WO2001031791A1 - Circuit for converting the voltage level of a digital signal - Google Patents

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WO2001031791A1
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Hartmut Ressel
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Robert Bosch Gmbh
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Definitions

  • Circuit arrangement for converting a voltage level of a digital signal
  • the invention relates to a circuit arrangement for converting a voltage level of a digital signal from a first voltage level to a second voltage level.
  • digital signals are provided as a pulse train of a voltage alternating between two voltage levels.
  • a low level for example at 0 volts
  • a high level for example at 3 volts
  • it is necessary to raise the voltage level of the high signal to a higher value for example 5 volts to 40 volts.
  • level converters level shifers
  • a circuit arrangement provided for this purpose has as supply voltage a voltage with the desired higher voltage level and an input to which the digital signal with the lower voltage level is present. One out of this resulting voltage difference is present as a gate-source voltage on a switching transistor.
  • the circuit arrangement has quiescent current. If, for example, capacitive loads with fast switching times, that is to say a quick change between low level and high level, are to be switched on the input signal with the level converter, a correspondingly high quiescent current is required.
  • the circuit arrangement according to the invention with the features mentioned in claim 1 offers the advantage that a quiescent current is not required.
  • the circuit arrangement comprises mutually decoupling switching transistors, a supply terminal having the higher voltage level being connectable to output terminals via a decoupled transistor circuit, the presence of the voltage level at the output terminal being dependent on the presence of a low level or high level of the digital signal to be converted, it is advantageously achieved that the gate-source voltage of the switching transistors is not influenced by the voltage difference between the lower input voltage level and the higher output voltage level to be achieved.
  • the decoupling ensures that dynamic current consumption occurs only when the input signal switches from low level to high level or vice versa. Preferred embodiments of the invention result from the features mentioned in the subclaims.
  • Figure 1 shows a circuit arrangement for increasing a voltage level from 3 volts to 5 volts
  • Figure 2 shows a circuit arrangement for increasing a voltage level from 3 volts to up to 40 volts.
  • FIG. 1 shows a circuit arrangement 10 for level conversion of a digital signal 14 present at an input connection 12.
  • the digital signal 14 consists of a sequence of pulses, the low level of which is 0 volts and the high level of which is 3 volts.
  • Another input terminal 16 is connected to ground.
  • Input connections 18 and 20 are also provided.
  • a voltage U ] _ is present at the input terminal 18, which serves to supply an inverter 22 with voltage.
  • a voltage U2 is present at the input terminal 20, the voltage level of which corresponds to the level at which the digital signal 14 is to be raised. In the example it is assumed that the voltage U2 is 5 volts.
  • the input connection 12 is connected on the one hand to the inverter 22 and on the other hand to the gate connections of a transistor T2 and a transistor Tg.
  • the source terminal of transistor T2 is grounded, while the drain terminal of transistor T2 is connected to the drain terminal of transistor Tg and via an inverter 24 to an output terminal 26.
  • An output of the Inv ⁇ rters 22 is connected to gate terminals of transistors T] _ and T5.
  • the source of the transistor T ⁇ _ is grounded, while the drain of the transistor T j is connected to the drain of the transistor T5 and the gate of a transistor T 4 .
  • the drain of transistor T4 is connected to a source of transistor Tg.
  • a source terminal of the transistor T5 is connected to a drain terminal of the transistor T3 and the input terminal 20.
  • the input terminal 20 is also connected to a source terminal of the transistor T3 and a source terminal of the transistor T4.
  • the drain connections of the transistors T2 and Tg are also connected to an output connection 28.
  • the circuit arrangement 10 in FIG. 1 shows the following function:
  • the transistor T2 is driven so that it closes (switches on). As a result, the gate terminal of transistor T3 is connected to ground, so that it also switches on (closes). Via the inverter 22, the gate terminal of the transistor T5 is driven at the same time, so that it also switches on (closes). As a result, the drain voltage of the transistor T j _ is raised to the voltage U2. The transistor T- j _ blocks, however, because the output of the inverter 22 is low. At the same time, the gate connection of transistor T4 is driven, so that it blocks. This results in the voltage potential of the output terminal 28 through the closed transistor T2 and the blocking transistor T4
  • the transistor T2 blocks due to the lack of drive voltage.
  • the transistor Tg is closed (switched on).
  • the supply voltage of 3 volts is present at an input potential of 0 volts.
  • This controls the gate connection of transistor T ] _ and the gate connection of transistor T5.
  • the transistor T_ closes as a result, so that the gate terminal of the transistor T4 is pulled to ground potential, and the latter therefore also closes.
  • the voltage U2 is present across the closed transistors T4 and Tg Gate connection of the transistor T3, so that it blocks.
  • the voltage U2 (5 volts) is present at the output connection 28 and at the input connection of the inverter 22 via the closed transistors T4 and Tg.
  • the output connection of the inverter 22 is negated with respect to its supply voltage, so that a voltage of 0 volt is present at the output connection 26. It is thus clear that when the low level (0 volt) of the digital signal 14 is present at the input terminal, the high level (5 volt) is present at the output terminal 28 and the low level (0 volt) is present at the output terminal 26.
  • the transistors Tg and T5 depending on the high level or low level present at the input terminal 12, serve to reduce the cross-current.
  • FIG. 2 shows a modified circuit arrangement 10, the same parts as in FIG. 1 being provided with the same reference symbols and not being explained again.
  • the circuit arrangement 10 is designed such that a level conversion of the high level of the input signal 14 from 3 volts to a voltage level U2 of up to 40 volts is possible.
  • an input connection 30 is provided, at which an input voltage U3 is present.
  • the input terminal 30 is connected to gate terminals of transistors T 7 and Tß.
  • the drain connection of transistor T 7 is connected to output connection 28 and the source connection of transistor T7 is connected to the gate connection of transistor T3.
  • the drain connection of the transistor Tg is connected to the output connection 26 and the source connection of the transistor Tg to the gate connection of the transistor T 4 .
  • the circuit arrangement 10 according to FIG. 2 shows the following function:
  • transistor T2 When input signal 14 is present with its high level (3 volts), transistor T2 is activated and closes. As a result, the output terminal 28 is pulled to ground so that the low level (0 volt) is present there.
  • the transistor T ⁇ _ is switched off via the inverter 22.
  • the transistors T7 and Tg are driven via the voltage U3 present at the connection 30, and in turn the transistors T3 and T4 are driven via them.
  • transistor T2 is closed, the drain of transistor T7 is pulled to ground so that transistor T3 can be switched on via transistor T7.
  • the input terminal 20, at which the voltage U2 is present is connected to the output terminal 26 via the closed transistor T3.
  • the low level is at 0 volt at output terminal 28 and the converted high level at voltage U2, 40 volts in the example, at output terminal 26.
  • the output port 26 is over the closed transistor T ] _ connected to the ground connection 2 £, so that the low level (0 volts) is applied to this.
  • transistor T ⁇ is closed, the drain of transistor Tg is simultaneously pulled to ground. This allows transistor Tg to turn on and transistor T4 to turn on.
  • the voltage U2 is present at the output terminal 28 via the closed transistor T 4 (since T2 is open). It is clear that by changing the low level (0 volts) and high level (3 volts) of the input signal 14, the low level (0 volts) and the high level Ü2, in the example 40 volts, between the output connections 26 , 28 changes.
  • the transistors T7 and Tg are supplied with a voltage U3 which ensures that the maximum gate-source breakdown voltage of the transistors T3 and T4 is not exceeded.
  • the voltage U3 can be derived from the applied voltage U2 by means of a circuit component which, for example, comprises Zener diodes and resistors.
  • the switching transistors T lr T 2 , T 3 , T 4 , T5, Tg, T 7 and Tg are in complementary MOS technology (CMOS technology) structured in a silicon wafer.
  • CMOS technology complementary MOS technology

Abstract

The invention relates to a circuit for converting a voltage level of a digital signal from a first voltage level to a second voltage level. It is disclosed that an input connector (20) with the higher voltage level (U2) may be connected to output connectors (26) or (28) via an isolated transistor circuit, whereby connection of the voltage level (U2) to the output connector (26) or (28) is dependent on the connection of a low level signal or a high level signal to an input connector (12), said signal corresponding to the digital signal (14), which is to be converted.

Description

Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen SignalesCircuit arrangement for converting a voltage level of a digital signal
Die Erfindung betrifft eine Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen Signales von einem ersten Spannungspegel auf einen zweiten Spannungspegel .The invention relates to a circuit arrangement for converting a voltage level of a digital signal from a first voltage level to a second voltage level.
Stand der TechnikState of the art
Bekannterweise werden digitale Signale als Pulsfolge einer zwischen zwei Spannungspegeln wechselnden Span- nung bereitgestellt. Hierbei ist ein Low-Pegel, beispielsweise bei 0 Volt, und ein High-Pegel, beispielsweise bei 3 Volt, definiert. Für bestimmte Anwendungsfälle ist es erforderlich, den Spannungspegel des High-Signales auf einen höheren Wert, von bei- spielsweise 5 Volt bis 40 Volt, anzuheben. Hierzu werden sogenannte Pegelwandler (Pegelshif er) eingesetzt, mittels denen der Spannungspegel des High- Signales anhebbar ist. Eine hierzu vorgesehene Schaltungsanordnung besitzt als Versorgungsspannung eine Spannung mit dem gewünschten höheren Spannungspegel und einen Eingang, an dem das digitale Signal mit dem niederen Spannungspegel anliegt. Eine sich hieraus ergebende Spannungsdifferenz liegt als Gate-Source- Spannung an einem Schalttransistor an. Zwangsläufig hat die Schaltungsanordnung Ruhestromaufnähme . Sollen mit dem Pegelwandler beispielsweise kapazitive Lasten mit schnellen Schaltzeiten, also schnellem Wechsel zwischen Low-Pegel und High-Pegel, am Eingangssignal geschaltet werden, ist ein entsprechend hoher Ruhestrom erforderlich.As is known, digital signals are provided as a pulse train of a voltage alternating between two voltage levels. Here, a low level, for example at 0 volts, and a high level, for example at 3 volts, are defined. For certain applications, it is necessary to raise the voltage level of the high signal to a higher value, for example 5 volts to 40 volts. For this purpose, so-called level converters (level shifers) are used, by means of which the voltage level of the high signal can be raised. A circuit arrangement provided for this purpose has as supply voltage a voltage with the desired higher voltage level and an input to which the digital signal with the lower voltage level is present. One out of this resulting voltage difference is present as a gate-source voltage on a switching transistor. Inevitably, the circuit arrangement has quiescent current. If, for example, capacitive loads with fast switching times, that is to say a quick change between low level and high level, are to be switched on the input signal with the level converter, a correspondingly high quiescent current is required.
Vorteile der ErfindungAdvantages of the invention
Die erfindungsgemäße Schaltungsanordnung mit den im Anspruch 1 genannten Merkmalen bietet demgegenüber den Vorteil, daß ein Ruhestrom nicht benötigt wird. Dadurch, daß die Schaltungsanordnung sich gegenseitig entkoppelnde Schalttransistoren umfaßt, wobei ein den höheren Spannungspegel aufweisender Versorgungs- anschluß über eine entkoppelte Transistorschaltung mit Ausgangsanschlüssen verbindbar ist, wobei das An- liegen des Spannungspegels am Ausgangsanschluß abhängig ist vom Anliegen eines Low-Pegels oder High- Pegels des zu wandelnden digitalen Signales, wird vorteilhaft erreicht, daß die Gate-Source-Spannung der Schalttransistoren nicht von der Spannungs- differenz des niederen Ξingangsspannungspegels und des zu erreichenden höheren Ausgangsspannungspegels beeinflußt ist. Durch die Entkopplung wird erreicht, daß nur im ümschaltmoment des Eingangssignales von Low-Pegel auf High-Pegel beziehungsweise umgekehrt eine dynamische Stromaufnahme erfolgt. Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den in den Unteransprüchen genannten Merkmalen.The circuit arrangement according to the invention with the features mentioned in claim 1 offers the advantage that a quiescent current is not required. Characterized in that the circuit arrangement comprises mutually decoupling switching transistors, a supply terminal having the higher voltage level being connectable to output terminals via a decoupled transistor circuit, the presence of the voltage level at the output terminal being dependent on the presence of a low level or high level of the digital signal to be converted, it is advantageously achieved that the gate-source voltage of the switching transistors is not influenced by the voltage difference between the lower input voltage level and the higher output voltage level to be achieved. The decoupling ensures that dynamic current consumption occurs only when the input signal switches from low level to high level or vice versa. Preferred embodiments of the invention result from the features mentioned in the subclaims.
Zeichnungendrawings
Die Erfindung wird nachfolgend in Ausführungsbeispie- len anhand der zugehörigen Zeichnungen näher erläutert. Es zeigen:The invention is explained in more detail below in exemplary embodiments with reference to the associated drawings. Show it:
Figur 1 eine Schaltungsanordnung zur Erhöhung eines Spannungspegels von 3 Volt auf 5 Volt undFigure 1 shows a circuit arrangement for increasing a voltage level from 3 volts to 5 volts and
Figur 2 eine Schaltungsanordnung zur Erhöhung eines Spannungspegels von 3 Volt auf bis 40 Volt.Figure 2 shows a circuit arrangement for increasing a voltage level from 3 volts to up to 40 volts.
Beschreibung der AusführungsbeispieleDescription of the embodiments
Figur 1 zeigt eine Schaltungsanordnung 10 zum Pegel- wandeln eines an einem Eingangsanschluß 12 anliegen- den digitalen Signales 14. Das digitale Signal 14 besteht aus einer Folge von Pulsen, deren Low-Pegel 0 Volt beträgt und deren High-Pegel 3 Volt beträgt. Ein weiterer Eingangsanschluß 16 ist mit Masse verbunden. Ferner sind Eingangsanschlüsse 18 und 20 vor- gesehen. Am Eingangsanschluß 18 liegt eine Spannung U]_ an, die der Spannungsversorgung eines Inverters 22 dient. Am Eingangsanschluß 20 liegt eine Spannung U2 an, deren Spannungspegel dem Niveau entspricht, auf dem das digitale Signal 14 angehoben werden soll. Im Beispiel wird davon ausgegangen, daß die Spannung U2 5 Volt beträgt. Der Eingangsanschluß 12 ist einerseits mit dem Inver- ter 22 und andererseits mit Gateanschlüssen eines Transistors T2 und eines Transistors Tg verbunden. Der Sourceanschluß des Transistors T2 liegt an Masse, während der Drainanschluß des Transistors T2 mit dem Drainanschluß des Transistors Tg und über einen In- verter 24 mit einem Ausgangsanschluß 26 verbunden ist. Ein Ausgang des Invεrters 22 ist mit Gateanschlüssen von Transistoren T]_ und T5 verbunden. Der Sourceanschluß des Transistors T^_ liegt an Masse, während der Drainanschluß des Transistors Tj mit dem Drainanschluß des Transistors T5 und dem Gateanschluß eines Transistors T4 verbunden ist. Der Drainanschluß des Transistors T4 ist mit einem Sourceanschluß des Transistors Tg verbunden. Ein Sourceanschluß des Transistors T5 ist mit einem Drainanschluß des Transistors T3 und dem Eingangsanschluß 20 verbunden. Der Eingangsanschluß 20 ist ferner mit einem Sourceanschluß des Transistors T3 sowie einem Source- anschluß des Transistors T4 verbunden. Die Drain- anschlüsse der Transistoren T2 und Tg sind weiterhin mit einem Ausgangsanschluß 28 verbunden.FIG. 1 shows a circuit arrangement 10 for level conversion of a digital signal 14 present at an input connection 12. The digital signal 14 consists of a sequence of pulses, the low level of which is 0 volts and the high level of which is 3 volts. Another input terminal 16 is connected to ground. Input connections 18 and 20 are also provided. A voltage U ] _ is present at the input terminal 18, which serves to supply an inverter 22 with voltage. A voltage U2 is present at the input terminal 20, the voltage level of which corresponds to the level at which the digital signal 14 is to be raised. In the example it is assumed that the voltage U2 is 5 volts. The input connection 12 is connected on the one hand to the inverter 22 and on the other hand to the gate connections of a transistor T2 and a transistor Tg. The source terminal of transistor T2 is grounded, while the drain terminal of transistor T2 is connected to the drain terminal of transistor Tg and via an inverter 24 to an output terminal 26. An output of the Invεrters 22 is connected to gate terminals of transistors T] _ and T5. The source of the transistor T ^ _ is grounded, while the drain of the transistor T j is connected to the drain of the transistor T5 and the gate of a transistor T 4 . The drain of transistor T4 is connected to a source of transistor Tg. A source terminal of the transistor T5 is connected to a drain terminal of the transistor T3 and the input terminal 20. The input terminal 20 is also connected to a source terminal of the transistor T3 and a source terminal of the transistor T4. The drain connections of the transistors T2 and Tg are also connected to an output connection 28.
Die Schaltungsanordnung 10 in Figur 1 zeigt folgende Funktion:The circuit arrangement 10 in FIG. 1 shows the following function:
Wenn am Eingangsanschluß 12 das digitale Signal 14 mit seinem High-Pegel (3 Volt) anliegt, wird der Transistor T2 angesteuert, so daß dieser schließt (einschaltet) . Hierdurch wird der Gateanschluß des Transistors T3 mit Masse verbunden, so daß dieser ebenfalls einschaltet (schließt) . Über den Inverter 22 wird gleichzeitig der Gateanschluß des Transistors T5 angesteuert, so daß dieser ebenfalls einschaltet (schließt) . Hierdurch wird die Drainspannung des Transistors Tj_ auf die Spannung U2 angehoben. Der Transistor T-j_ sperrt jedoch, weil der Ausgang des Inverters 22 low ist. Gleichzeitig wird der Gateanschluß des Transistors T4 angesteuert, so daß dieser sperrt. Hierdurch liegt am Ausgangsanschluß 28 durch den geschlossenen Transistor T2 und den sperrenden Transistor T4 das Spannungspotential desIf the digital signal 14 is present at its high level (3 volts) at the input terminal 12, the transistor T2 is driven so that it closes (switches on). As a result, the gate terminal of transistor T3 is connected to ground, so that it also switches on (closes). Via the inverter 22, the gate terminal of the transistor T5 is driven at the same time, so that it also switches on (closes). As a result, the drain voltage of the transistor T j _ is raised to the voltage U2. The transistor T- j _ blocks, however, because the output of the inverter 22 is low. At the same time, the gate connection of transistor T4 is driven, so that it blocks. This results in the voltage potential of the output terminal 28 through the closed transistor T2 and the blocking transistor T4
Masseanschlusses 16, also 0 Volt, an. Gleichzeitig wird der Inverter 24 mit diesem Spannungspotential angesteuert, wodurch dessen Versorgungsspannung U2Ground connection 16, i.e. 0 volts. At the same time, the inverter 24 is driven with this voltage potential, as a result of which its supply voltage U2
(5 Volt) am Ausgangsanschluß 26 anliegt. Somit ergibt sich, daß bei anliegendem High-Pegel (3 Volt) am Eingangsanschluß 12 der Low-Pegel (0 Volt) am Ausgangsanschluß 28 und am Ausgangsanschluß 26 der High-Pegel (5 Volt) abgegriffen werden kann.(5 volts) is present at the output terminal 26. It follows that when the high level (3 volts) is present at the input terminal 12, the low level (0 volt) can be tapped at the output terminal 28 and the high level (5 volt) at the output terminal 26.
Wird der Eingangsanschluß 12 durch das digitale Signal 14 auf dessen Low-Pegel (0 Volt) gezogen, sperrt der Transistor T2 durch die fehlende Ansteuerspannung. Gleichzeitig wird der Transistor Tg geschlossen (eingeschaltet) . Am Ausgangsanschluß des Inverters 22 liegt bei einem Eingangspotential von 0 Volt dessen Versorgungsspannung von 3 Volt an. Hiermit wird der Gateanschluß des Transistors T]_ und der Gateanschluß des Transistors T5 angesteuert. Der Transistor T_ schließt hierdurch, so daß der Gateanschluß des Transistors T4 auf Massepotential gezogen wird und dieser somit ebenfalls schließt. Über die geschlossenen Transistoren T4 und Tg liegt die Spannung U2 am Gateanschluß des Transistors T3 an, so daß dieser sperrt. Über die geschlossenen Transistoren T4 und Tg liegt die Spannung U2 (5 Volt) am Ausgangsanschluß 28 und am Eingangsanschluß des Inverters 22 an. Hier- durch wird der Ausgangsanschluß des Inverters 22 gegenüber seiner Versorgungsspannung negiert, so daß am Ausgangsanschluß 26 eine Spannung von 0 Volt anliegt. Somit wird klar, daß bei am Eingangsanschluß anliegendem Low-Pegel (0 Volt) des digitalen Signales 14 am Ausgangsanschluß 28 der High-Pegel (5 Volt) und am Ausgangsanschluß 26 der Low-Pegel (0 Volt) anliegt .If the input terminal 12 is pulled to its low level (0 volt) by the digital signal 14, the transistor T2 blocks due to the lack of drive voltage. At the same time, the transistor Tg is closed (switched on). At the output connection of the inverter 22, the supply voltage of 3 volts is present at an input potential of 0 volts. This controls the gate connection of transistor T ] _ and the gate connection of transistor T5. The transistor T_ closes as a result, so that the gate terminal of the transistor T4 is pulled to ground potential, and the latter therefore also closes. The voltage U2 is present across the closed transistors T4 and Tg Gate connection of the transistor T3, so that it blocks. The voltage U2 (5 volts) is present at the output connection 28 and at the input connection of the inverter 22 via the closed transistors T4 and Tg. As a result, the output connection of the inverter 22 is negated with respect to its supply voltage, so that a voltage of 0 volt is present at the output connection 26. It is thus clear that when the low level (0 volt) of the digital signal 14 is present at the input terminal, the high level (5 volt) is present at the output terminal 28 and the low level (0 volt) is present at the output terminal 26.
Die Transistoren Tg beziehungsweise T5 dienen je nach anliegendem High-Pegel beziehungsweise Low-Pegel am Eingangsanschluß 12 einer Querstrom-Reduziεrung.The transistors Tg and T5, depending on the high level or low level present at the input terminal 12, serve to reduce the cross-current.
Figur 2 zeigt eine abgewandelte Schaltungsanordnung 10, wobei gleiche Teile wie in Figur 1 mit gleichen Bezugszeichen versehen und nicht nochmals erläutert sind. Die Schaltungsanordnung 10 ist so ausgelegt, daß eine Pegelwandlung des High-Pegels des Eingangs- signales 14 von 3 Volt auf einen Spannungspegel U2 von bis zu 40 Volt möglich ist.FIG. 2 shows a modified circuit arrangement 10, the same parts as in FIG. 1 being provided with the same reference symbols and not being explained again. The circuit arrangement 10 is designed such that a level conversion of the high level of the input signal 14 from 3 volts to a voltage level U2 of up to 40 volts is possible.
Zusätzlich ist ein Eingangsanschluß 30 vorgesehen, an dem eine Eingangsspannung U3 anliegt. Der Eingangsanschluß 30 ist mit Gateanschlüssen von Transistoren T7 und Tß verbunden. Der Drainanschluß des Tran- sistors T7 ist mit dem Ausgangsanschluß 28 und der Sourceanschluß des Transistors T7 mit dem Gatε- anschluß des Transistors T3 verbunden. Der Drain- anschluß des Transistors Tg ist mit dem Ausgangs- anschluß 26 und der Sourceanschluß des Transistors Tg mit dem Gateanschluß des Transistors T4 verbunden.In addition, an input connection 30 is provided, at which an input voltage U3 is present. The input terminal 30 is connected to gate terminals of transistors T 7 and Tß. The drain connection of transistor T 7 is connected to output connection 28 and the source connection of transistor T7 is connected to the gate connection of transistor T3. The drain connection of the transistor Tg is connected to the output connection 26 and the source connection of the transistor Tg to the gate connection of the transistor T 4 .
Die Schaltungsanordnung 10 gemäß Figur 2 zeigt folgende Funktion:The circuit arrangement 10 according to FIG. 2 shows the following function:
Bei anliegendem Eingangssignal 14 mit seinem High- Pegel (3 Volt) wird der Transistor T2 angesteuert und schließt. Hierdurch wird der Ausgangsanschluß 28 auf Masse gezogen, so daß dort der Low-Pegel (0 Volt) anliegt. Über den Inverter 22 wird der Transistor T^_ ausgeschaltet. Über die am Anschluß 30 anliegende Spannung U3 werden die Transistoren T7 und Tg ange- steuert, über die wiederum die Transistoren T3 und T4 angesteuert werden. Bei geschlossenem Transistor T2 wird der Drainanschluß des Transistors T7 auf Masse gezogen, so daß über den Transistor T7 der Transistor T3 eingeschaltet werden kann. Hierdurch wird der Eingangsanschluß 20, an dem die Spannung U2 anliegt, über den geschlossenen Transistor T3 mit dem Ausgangsanschluß 26 verbunden. Somit liegt bei am Eingangsanschluß 12 anliegendem High-Pegel von 3 Volt am Ausgangsanschluß 28 der Low-Pegel mit 0 Volt und am Ausgangsanschluß 26 der gewandelte High-Pegel mit der Spannung U2 , im Beispiel 40 Volt, an.When input signal 14 is present with its high level (3 volts), transistor T2 is activated and closes. As a result, the output terminal 28 is pulled to ground so that the low level (0 volt) is present there. The transistor T ^ _ is switched off via the inverter 22. The transistors T7 and Tg are driven via the voltage U3 present at the connection 30, and in turn the transistors T3 and T4 are driven via them. When transistor T2 is closed, the drain of transistor T7 is pulled to ground so that transistor T3 can be switched on via transistor T7. As a result, the input terminal 20, at which the voltage U2 is present, is connected to the output terminal 26 via the closed transistor T3. Thus, when there is a high level of 3 volts at input terminal 12, the low level is at 0 volt at output terminal 28 and the converted high level at voltage U2, 40 volts in the example, at output terminal 26.
Liegt am Eingangsanschluß 12 das digitale Eingangssignal 14 mit seinem Low-Pegel (0 Volt) an, wird der Transistor 2 gesperrt und über den Inverter 22 derIs at the input terminal 12, the digital input signal 14 with its low level (0 volts), the transistor 2 is blocked and via the inverter 22
Transistor T_ mit der Spannung U]_ angesteuert und geschlossen. Somit ist der Ausgangsanschluß 26 über den geschlossenen Transistor T]_ mit dem Masseanschluß 2£ verbunden, so daß an diesem der Low-Pegel (0 Volt) anliegt. Bei geschlossenem Transistor T^ wird der Drainanschluß des Transistors Tg gleichzeitig auf Masse gezogen. Hierdurch kann der Transistor Tg durchsteuern und den Transistor T4 einschalten. Hierdurch liegt über den geschlossenen Transistor T4 die Spannung U2 am Ausgangsanschluß 28 an (da T2 offen) . Es wird deutlich, daß durch Wechsel des Low- Pegels (0 Volt) und High-Pegels (3 Volt) des Eingangssignales 14 der Low-Pegel (0 Volt) und der High- Pegel Ü2 , im Beispiel 40 Volt, zwischen den Ausgangsanschlüssen 26, 28 wechselt.Transistor T_ with the voltage U ] _ driven and closed. Thus, the output port 26 is over the closed transistor T ] _ connected to the ground connection 2 £, so that the low level (0 volts) is applied to this. When transistor T ^ is closed, the drain of transistor Tg is simultaneously pulled to ground. This allows transistor Tg to turn on and transistor T4 to turn on. As a result, the voltage U2 is present at the output terminal 28 via the closed transistor T 4 (since T2 is open). It is clear that by changing the low level (0 volts) and high level (3 volts) of the input signal 14, the low level (0 volts) and the high level Ü2, in the example 40 volts, between the output connections 26 , 28 changes.
Die Transistoren T7 und Tg sind mit einer Spannung U3 beaufschlagt, die sicherstellt, daß die maximale Gate-Source-Durchbruchspannung der Transistoren T3 und T4 nicht überschritten wird. Die AnsteuerSpannung der Transistoren T7 und Tg ist somit abhängig von der am Eingangsanschluß 20 anliegenden Spannung U2. Somit ergibt sich, daß die Spannung U3 größer sein muß als eine Differenz aus der Spannung U2 minus der maximalen Durchbruchspannung TJQQ der Transistoren T3 beziehungsweise T (UQS = Durchbruchspannung zwischen Gate- und Sourceanschluß der Transistoren T3 beziehungsweise T4 ) . Die Spannung U3 läßt sich aus der anliegenden Spannung U2 durch einen Schaltungsbe- standteii ableiten, der beispielsweise Zenerdioden und Widerstände umfaßt.The transistors T7 and Tg are supplied with a voltage U3 which ensures that the maximum gate-source breakdown voltage of the transistors T3 and T4 is not exceeded. The drive voltage of the transistors T7 and Tg is therefore dependent on the voltage U2 present at the input terminal 20. It thus follows that the voltage U3 must be greater than a difference between the voltage U2 minus the maximum breakdown voltage TJ QQ of the transistors T3 and T (U Q S = breakdown voltage between the gate and source connections of the transistors T3 and T4). The voltage U3 can be derived from the applied voltage U2 by means of a circuit component which, for example, comprises Zener diodes and resistors.
Die Schalttransistoren Tl r T2 , T3 , T4 , T5, Tg, T7 und Tg sind in komplementärer MOS-Technik (CMOS-Technik) in einem Siliziumwafer strukturiert. Hierdurch läßt sich die Schaltungsanordnung mittels bekannter Verfahrensschritte zur Herstellung integrierter Schaltungen in einfacher Weise herstellen. The switching transistors T lr T 2 , T 3 , T 4 , T5, Tg, T 7 and Tg are in complementary MOS technology (CMOS technology) structured in a silicon wafer. As a result, the circuit arrangement can be produced in a simple manner by means of known method steps for producing integrated circuits.

Claims

Patentansprüche claims
1. Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen Signales von einem ersten Spannungspegel auf einen zweiten Spannungspegel, da- durch gekennzeichnet, daß ein den höheren Spannungs- pegel (U2) aufweisender Eingangsanschluß (20) über eine entkoppelte Transistorschaltung mit Ausgangsan- schlüssen (26) oder (28) verbindbar ist, wobei das Anliegen des Spannungspegels (U2) am Ausgangsanschluß (26) oder (28) abhängig ist vom Anliegen eines Low- Pegels oder High-Pegels des zu wandelnden digitalen Signales (14) an einem Eingangsanschluß (12).1. Circuit arrangement for converting a voltage level of a digital signal from a first voltage level to a second voltage level, characterized in that an input terminal (20) having the higher voltage level (U2) has a decoupled transistor circuit with output terminals (26) or (28) can be connected, the application of the voltage level (U2) at the output connection (26) or (28) being dependent on the application of a low level or high level of the digital signal (14) to be converted at an input connection (12) ,
2. Schaltungsanordnung nach Anspruch 1, dadurch ge- kennzeichnet, daß der Eingangsanschluß (20) über eine2. Circuit arrangement according to claim 1, characterized in that the input connection (20) via a
Reihenschaltung von Transistoren (T4, Tg) mit dem Ausgangsanschluß (28) verbunden ist, und der Eingangsanschluß (20) über die Reihenschaltung der Transistoren (T4, Tg) und einen Inverter (24), dessen Versorgungsspannung (U2) am Eingangsanschluß (20) abgegriffen wird, mit dem Ausgangsanschluß (26) verbunden ist.Series connection of transistors (T4, Tg) is connected to the output connection (28), and the input connection (20) via the series connection of the transistors (T4, Tg) and an inverter (24), whose supply voltage (U2) at the input connection (20) is tapped, is connected to the output terminal (26).
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Gateanschluß des Transistors (Tg) mit dem Eingangsanschluß (12) und ein Gateanschluß des Transistors (T4) über eine Reihenschaltung von Transistoren (T3, T5) mit dem Eingangsanschluß (20) und über einen Transistor (T]_) mit einem Masseanschluß (16) verbunden ist, wobei die Gateanschlüsse der Transistoren (T]_, T5) über ein am Eingangsanschluß (14) anliegendes invertiertes Signal ansteuerbar sind.3. Circuit arrangement according to one of the preceding claims, characterized in that the gate terminal of the transistor (Tg) with the input terminal (12) and a gate terminal of the transistor (T4) via a series connection of transistors (T3, T5) is connected to the input connection (20) and via a transistor (T ] _) to a ground connection (16), the gate connections of the transistors (T] _, T5) being connected to the input connection ( 14) adjacent inverted signal can be controlled.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgangs- anschluß (26) über den Inverter (24) und einen Transistor (T2) mit dem Masseanschluß (16) verbunden ist .4. Circuit arrangement according to one of the preceding claims, characterized in that the output terminal (26) via the inverter (24) and a transistor (T2) is connected to the ground terminal (16).
5. Schaltungsanordnung nach Anspruch 1, dadurch ge- kennzeichnet, daß der Eingangsanschluß (20) über den5. Circuit arrangement according to claim 1, characterized in that the input connection (20) via the
Transistor (T3) mit dem Ausgangsanschluß (26) und über den Transistor (T4) mit dem Ausgangsanschluß (28) verbunden ist, wobei ein Gateanschluß des Transistors (T3) über einen Transistor (T7) mit dem Aus- gangsanschluß (28) und ein Gateanschluß des Transistors (T4) über einen Transistor (Tg) mit dem Ausgangsanschluß (26) verbunden ist.Transistor (T3) is connected to the output terminal (26) and via the transistor (T4) to the output terminal (28), a gate terminal of the transistor (T3) being connected via a transistor (T7) to the output terminal (28) and a Gate terminal of the transistor (T4) is connected to the output terminal (26) via a transistor (Tg).
6. Schaltungsanordnung nach Anspruch 5 , dadurch gekennzeichnet, daß der Ausgangsanschluß (28) über den Transistor (T2) und der Ausgangsanschluß (26) über den Transistor (T_) mit dem Masseanschluß (16) verbunden ist .6. Circuit arrangement according to claim 5, characterized in that the output terminal (28) via the transistor (T2) and the output terminal (26) via the transistor (T_) is connected to the ground terminal (16).
7. Schaltungsanordnung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß die Gateanschlüsse der Transistoren (T7) und (Tg) mit einem Eingangs- anschluß (30) verbunden sind, an dem eine Spannung (U3) anliegt, die kleiner ist als eine Differenz der Spannungen (U2) minus der maximalen Durchbruchspannung (U S) der Transistoren (T3) und (T4).7. Circuit arrangement according to one of claims 5 or 6, characterized in that the gate connections of the transistors (T7) and (Tg) with an input Connection (30) are connected to which a voltage (U3) is present, which is less than a difference in voltages (U2) minus the maximum breakdown voltage (US) of the transistors (T3) and (T4).
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Spannung (U3) aus der Spannung (Ü2) abgeleitet wird. 8. Circuit arrangement according to claim 7, characterized in that the voltage (U3) is derived from the voltage (Ü2).
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