WO2002071452A2 - Method for patterning silicides in the submicrometer range and components so produced - Google Patents

Method for patterning silicides in the submicrometer range and components so produced Download PDF

Info

Publication number
WO2002071452A2
WO2002071452A2 PCT/DE2002/000387 DE0200387W WO02071452A2 WO 2002071452 A2 WO2002071452 A2 WO 2002071452A2 DE 0200387 W DE0200387 W DE 0200387W WO 02071452 A2 WO02071452 A2 WO 02071452A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
mask
metal layer
notch
silicide
Prior art date
Application number
PCT/DE2002/000387
Other languages
German (de)
French (fr)
Other versions
WO2002071452A3 (en
Inventor
Quing-Tai Zhao
Patrick Kluth
Siegfried Mantl
Original Assignee
Forschungszentrum Jülich GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Forschungszentrum Jülich GmbH filed Critical Forschungszentrum Jülich GmbH
Priority to EP02708199A priority Critical patent/EP1364395A2/en
Publication of WO2002071452A2 publication Critical patent/WO2002071452A2/en
Publication of WO2002071452A3 publication Critical patent/WO2002071452A3/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28537—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Definitions

  • the invention relates to a method for producing submicron structures in a silicide layer, and to components to be produced by this method.
  • Silicides are used in technology as contact and connection materials in highly integrated circuits. Metal silicides are suitable as source, drain and gate contacts of a metal oxide semiconductor field effect transistor (MOSFETs). Nano-structured silicides are widely used in semiconductor components, for example in nanometer Shottky source / drain MOSFETs (Tucker et al.; Metall silicide patterning: a new approach to Silicon nanoelectrics, Nanotechnology 7, 275 (1996). The structuring of Silicide layers in areas below 100 nm represent a problem that has not yet been solved due to the lack of suitable gases for reactive ion etching.
  • MOSFET metal oxide semiconductor field effect transistor
  • Self-adjusting structuring methods are preferred for the production of nano-structuring.
  • a method for structuring monocrystalline cobalt disilicide by local oxidation is described in DE 195 03 641.7. This method disadvantageously requires high temperatures above 950 ° C and an oxidizing, ie oxygen-containing environment.
  • Both the starting layer and the layer structured by the method consist of a silicide which has a high temperature resistance. Therefore, only crystalline silicides are suitable for this process. Polycrystalline silicides, such as those used in semiconductor technology due to simplified processes and low costs, are not suitable for this process, since they generally do not have the required temperature resistance.
  • the object of the invention is to provide a method for structuring suicides which allows structuring in the nanometer range. Furthermore, it is the object of the invention to provide components which have a silicide structure have in the nanometer range.
  • the object is achieved by a method with all the features of the first claim.
  • the object is also achieved by components according to the subclaims.
  • Advantageous embodiments of the method and the components result from the claims which refer back to them in each case.
  • the invention relates to a method for producing nano-structured silicide layers.
  • metal layers are applied to a semiconductor material that can form silicide layers in one reaction.
  • the metal layer can be a single pure metal layer made of e.g. B. Co, Ti, Ni, Pd, W, Ta, Pt, Er or a layer system.
  • a first and then a second mask layer is applied to the metal layer.
  • the mask layers create an elastic tension in the metal layer.
  • a suitable material for the first mask is, for example, silicon dioxide (Si0 2 ) and for the second mask silicon nitride (Si 3 N 4 ), which is formed for example by chemical vacuum deposition (CVD).
  • the applied mask layers create an elastic tension in the metal layer.
  • the magnitude of the voltage varies with the layer thickness of the mask layers.
  • the elastic tension for a given 20 nm thick first mask layer can be modified by varying the layer thickness of the second layer, e.g. B. by varying the layer thickness of a Si 3 N layer as a second mask in the range of 100 to 300 nm.
  • a notch is formed through the mask layers, which extends to the surface of the metal layer. This can be done, for example, by anisotropic etching.
  • the distance of the notch at the height of the second mask is called the width of the notch.
  • This width of the notch is responsible for the width of the silicide structure that is formed later.
  • the width of the notch thus essentially corresponds to the gate width in a component produced by this method.
  • the silicide is then formed by a solid-state reaction.
  • an oven or a cutting anneal can advantageously be used, depending on which silicide material is to be formed.
  • the tempering can take place both in vacuum and under ambient pressure.
  • the gases N 2 , 0 2 , H 2 0 N 2 0 or NO or corresponding gas mixtures, eg. B. Ar + H 2 or N 2 + H 2 used.
  • the semiconductor substrate reacts with the metal layer and forms silicide. Depending on the process conditions, metal and / or substrate atoms diffuse.
  • Co and Si are the dominant diffusing atoms.
  • Co atoms react with silicon to form Co 2 Si.
  • the Co atoms are the dominant diffusing atoms.
  • the Co 2 Si then reacts with further silicon atoms to form cobalt monosilicide (CoSi), this time the silicon atoms being the dominant, diffusing atoms.
  • CoSi converts to CoSi 2 , the Co atoms again being the predominantly diffusing atoms (see also K.
  • the diffusion during the solid-state reaction occurs inconsistently due to the field distribution of the elastic stress generated.
  • the tempering ends with the formation of the desired suicide, monocrystalline or polycrystalline, and the structuring of this silicide. It happens only in the areas below the masks to form the silicide. In the area of the bottom of the notch, no silicide is formed, but other compounds that can be easily removed afterwards.
  • TiSi 2 is formed in the area below the masks, while TiN is formed in the area of the bottom of the indentation. After annealing, TiN can be selectively removed from the bottom of the notch.
  • the founding atoms can advantageously be controlled in the process by using a metastable silicon phase on a substrate before the masks are applied.
  • cobalt monosilicide (CoSi) on silicon is used as the starting material.
  • CoSi is only stable up to temperatures of 450 ° C and has a high specific resistance.
  • a first and second mask are then applied and a notch of nanometer size is created.
  • the solid-state reaction takes place at temperatures of 700 to 900 ° C., during which Co-Si is formed and the silicide layer formed in this way has a nano-structuring corresponding to the indentation.
  • the Co atoms mainly diffuse during the solid-state reaction, the diffusion being influenced by the stress distribution occurring at the bottom of the notch.
  • An example of a suitable application is a Schottky source / drain MOSFET.
  • the silicide layers separated by a nano-structure form Schottky contacts for source and drain.
  • the width of the notch determines the gate length of the transistor, ie the effective channel length corresponds to the distance between the two silicide layers separated by the nano-structuring at the bottom of the notch.
  • the sacrificial layer is removed again after a few further process steps. First, however, the sacrificial layer is anisotropically etched back to the surface of the second mask, with the notch remaining filled with the sacrificial material.
  • the thickness of the two mask layers is then reduced, so that the sacrificial material protrudes from the notch beyond the mask layers.
  • the sacrificial material in the notch serves as a mask for the subsequent ion implantation, so that the bottom of the notch is protected from the implantation. On- the sacrificial material is then selectively removed.
  • a local channel implantation can be carried out to set the threshold voltage of the transistor. This is followed by the formation of the dielectric film and the gate electrode.
  • Figures 1 to 5 describe the process of a nano- Structuring (notching) in a mask by controlled under-etching technique and standard lithography steps.
  • FIG. 6 describes the nano-structuring method of a silicide layer according to the invention.
  • FIGS. 7 to 8 describe the manufacturing process for a Schottky source / drain MOSFET component using the nano-structuring method according to the invention.
  • FIGS. 9 to 14 describe the manufacturing process for a pn source / drain MOSFET component using the nano-structuring method according to the invention.
  • the present invention discloses a method of nano-structuring a silicide layer by means of a voltage-dependent silicidation process.
  • the tension caused by a mask layer is varied by a notch in the mask layer.
  • the width of the notch is set to less than 100 nm in order to achieve a nano-structured silicide layer.
  • Such a narrow indentation can be done by electron beam lithography or other sub-100 nm
  • a metal layer (SL) for forming the desired silicide structure is formed on a semiconductor surface (SB).
  • a first mask layer (ML1) for example 20 nm Si0 2 is applied.
  • a second mask layer (ML2) e.g. B. 50 - 300 nm Si 3 N 4 applied.
  • a sacrificial layer (SMI) is applied to the surface of the second mask. This layer can be selectively etched with respect to the second mask.
  • a strip of a photoresist lacquer (PR) with a width of approximately 1 ⁇ m is applied to the surface of the sacrificial layer (SM1) with the aid of photolithography.
  • the sacrificial layer (SM1) is selectively etched in consideration of ML2 and PR in order to achieve the undercut shown in the figure.
  • a second sacrificial layer (SM2) is applied to the free surface of the second mask (ML2) from FIG. 1.
  • the edge of this layer results exactly from the position of the edge of the photo-resistant strips (PR).
  • the structure shown in FIG. 3 results.
  • the distance between the sacrificial layers SM1 and SM2 is chosen such that it results in the silicide structure that is formed.
  • the layers SM1 and SM2 are used as masks in order to effect the production of the notch in the first and second mask layers (ML1 and ML2) by selective etching, as shown in FIG.
  • the metal layer (SL) reacts with the semiconductor substrate (SB) during the annealing to the desired silicide.
  • Furnace or rapid annealing (RTA) can be used, depending on which silicide material is to be formed.
  • the stresses generated by the masks (ML1 and ML2) are modified by the notch. The tension is particularly high at the bottom of the notch. Therefore, the voltage-dependent solid-state reaction in FIG. 6 only forms silicide (SL) below the masks ML1 and ML2, while no such reaction takes place in the region of the bottom of the indentation, and the metal of the metal layer (SL) evaporates.
  • a possible application for this nano-structuring method according to the invention is the production of a Schottky barrier MOSFET, which uses Schottky contacts both as a source and as a drain.
  • An 8 nm thick Co layer with a 4 nm thick silicon layer applied thereon serves as the starting material according to layer SL in FIG. 1.
  • a 20 nm thick SiO 2 layer is used as a first mask, and a 50 to 300 nm thick Si as a second mask 3 N 4 layer applied by PECVD.
  • annealing at 800 ° C. for 1 minute in one step N 2 atmosphere the silicidation carried out.
  • the structure shown in FIG. 6 is obtained with a nano-structured CoSi 2 layer.
  • a dielectric material (GD) is introduced into the notch that now extends to the surface of the semiconductor substrate.
  • the material (GD) covering the bottom of the notch serves as dielectric gate material.
  • the dielectric material comprises Si0 2 , which was formed by thermal oxidation or deposition and / or other materials with a high dielectric constant.
  • FIG. 8 shows the T-shaped gate electrode (G) which is formed in the indentation without exact alignment or adaptation.
  • the source and drain electrodes windows are first opened in the mask layers (ML1 and ML2), which extend to the surface of the silicide layer.
  • the silicide layers (FL) on both sides of the notch form Schottky contacts.
  • the substrate can also be lightly doped or also an intrinsic substrate (Tucker et al., "Silicon field-effect transistor based on quantum tunneling", Applied Physics Letters 65 (5), 618-620 (1994)).
  • a 12 nm thick Co layer with a 4 nm thick silicon layer applied thereon are arranged on a silicon (100) substrate and serve as the starting material according to layer SL in FIG. 1.
  • the first mask is a 20 nm thick SiO 2 layer
  • a 50 to 300 nm thick Si 3 N 4 layer is applied by PECVD.
  • the silicidation is carried out by tempering at 850 ° C. for 1 minute in an N 2 + H 2 atmosphere.
  • the structure shown in FIG. 6 is obtained with an approximately 40 nm wide structured CoSi 2 layer.
  • a sacrificial layer e.g. B. a photoresist or SiO x , applied in the notch and on the surface of the second mask (ML2).
  • This GSL layer can be selectively etched with respect to the second mask.
  • the layer is thicker than the height of the notch in order to be able to achieve a planar surface with regard to the second mask (ML2) after removal of the top GSL layer. This process is not a difficult process due to the extremely narrow indentation.
  • the top layer of the GSL material is removed by anisotropic etching up to the level of the second mask (ML2), so that only the notch is filled with the sacrificial material of the GSL layer.
  • the second mask is partially etched back.
  • the GSL material in the notch serves as a mask for the following process step to protect the bottom of the notch from a doping with which the source / drain implantation is carried out.
  • the GSL material protrudes beyond the etched back second mask layer.
  • Figure 12 shows the structure after the ion implantation.
  • an arsenic ion implantation is used for an NMOSFET.
  • Arsenic ions with a concentration of approx. 10 15 per cm 2 are implanted into the silicide layer with a suitable energy through the first and second mask. The area below the notch is protected by the GSL material. After heating up
  • the arsenic ions diffuse from the silicide layer into the silicon layer below.
  • the N + P source / drain implanted zones (DL1 and DL2) are formed as shown in Figure 12.
  • the heating temperature should not be chosen too high considering the thermal stability of the silicide layer.
  • FIG. 13 shows the arrangement in which the sacrificial layer (GSL) from FIG. 12 was first selectively removed.
  • a local channel implantation follows, for example boron for an NMOSFET, and heating in order to set the threshold voltage of the transistor (see also C.-P. Chang et al., "SALVO Process for sub-50 nm Low V ⁇ replacement Gate CMOS with KrF Lithography "IEDM Tech. Digest (2000)).
  • a dielectric layer is introduced as the gate material (GD).
  • the GD material comprises thermally grown and deposited silicon dioxide and / or other materials with a high dielectric constant.
  • FIG. 14 shows a T-shaped gate electrode (G) which was produced by depositing a conductive layer and structuring with the aid of photolithography.
  • the gate material comprises highly doped polysilicon and polysilicon alloys, for example highly doped poly-Si ⁇ _ x Ge x , and metals.
  • the source and drain electrodes (SD1 and SD2) are formed by opening windows in the mask layers ML1 and ML2 up to the silicide layer (FL) and then depositing conductive material.

Abstract

The invention relates to a self-aligned patterning method for producing submicrometer patterns in silicide layers on a substrate. The inventive method is characterized by applying a metal layer to a substrate, said metal layer being capable of reacting with the substrate to give a silicide layer. Masks are then applied to the metal layer. The distribution of stresses generated by the mask is changed by producing in said mask cuts, that is notches that extend to the surface of the metal layer formed. On the bottom of such a notch the electric field is regularly stronger. A voltage-dependent solid state reaction (silicidation) generates the desired nanometer pattern of the silicide layer formed. For example, the silicidation reaction takes only place in the area below the mask while on the bottom of the notch no silicidation takes place. The invention provides a method for producing, in combination with some further process steps, various MOSFETs.

Description

Beschreibung description
Verfahren zur Submikrometer-Strukturierung von Suiziden sowie dadurch hergestellte BauteileProcess for submicrometer structuring of suicides and components manufactured thereby
Die Erfindung betrifft ein Verfahren zur Herstellung von Submikrometer-Strukturen in einer Silizidschicht, sowie durch dieses Verfahren herzustellende Bauteile.The invention relates to a method for producing submicron structures in a silicide layer, and to components to be produced by this method.
Stand der Technik Silizide werden in der Technik als Kontakt- und Verbindungsmaterialien in hochintegrierten Schaltungen eingesetzt. Metallsilizide sind dabei als source- , drain- und gate-Kontakte eines Metalloxid-Halbleiter Feldeffekttransistors (MOSFETs) geeignet. Nano-strukturierte Silizide finden vielfach Anwendung in Halbleiterbauelementen, beispielsweise in nanometer Shottky sour- ce/drain MOSFETs (Tucker et al . ; Metall silicide pat- terning: a new approach to Silicon nanoelectrics, Nanotechnology 7, 275 (1996) . Die Strukturierung von Silizidschichten in Bereichen unterhalb von 100 nm stellt aufgrund fehlender geeigneter Gase für das reaktive Ionenätzen ein bislang ungelöstes Problem dar.PRIOR ART Silicides are used in technology as contact and connection materials in highly integrated circuits. Metal silicides are suitable as source, drain and gate contacts of a metal oxide semiconductor field effect transistor (MOSFETs). Nano-structured silicides are widely used in semiconductor components, for example in nanometer Shottky source / drain MOSFETs (Tucker et al.; Metall silicide patterning: a new approach to Silicon nanoelectrics, Nanotechnology 7, 275 (1996). The structuring of Silicide layers in areas below 100 nm represent a problem that has not yet been solved due to the lack of suitable gases for reactive ion etching.
Selbst justierende Strukturierungsmethoden werden bevorzugt für die Herstellung von nano-Strukturierungen eingesetzt. Ein Verfahren zur Strukturierung von einkristallinem Kobaltdisilizid durch lokale Oxidation wird in DE 195 03 641.7 beschrieben. Nachteilig benötigt dieses Verfahren hohe Temperaturen oberhalb von 950 °C und eine oxidierende, d. h. sauerstoffhaltige Umgebung .Self-adjusting structuring methods are preferred for the production of nano-structuring. A method for structuring monocrystalline cobalt disilicide by local oxidation is described in DE 195 03 641.7. This method disadvantageously requires high temperatures above 950 ° C and an oxidizing, ie oxygen-containing environment.
Sowohl die Ausgangs- als auch die durch das Verfahren strukturierte Schicht bestehen aus einem Silizid, wel- ches eine hohe Temperaturbeständigkeit aufweist. Daher sind für dieses Verfahren nur kristalline Silizide geeignet. Polykristalline Silizide, wie sie in der Halbleitertechnologie aufgrund vereinfachter Prozesse und niedriger Kosten verwendet werden, sind für dieses Ver- fahren nicht geeignet, da sie die erforderliche Temperaturbeständigkeit regelmäßig nicht aufweisen.Both the starting layer and the layer structured by the method consist of a silicide which has a high temperature resistance. Therefore, only crystalline silicides are suitable for this process. Polycrystalline silicides, such as those used in semiconductor technology due to simplified processes and low costs, are not suitable for this process, since they generally do not have the required temperature resistance.
Mit dem in DE 195 03 641.7 beschriebenen Verfahren wurde ein Schottky barrier source/drain MOSFET mit einem 100 nm langen Kanal hergestellt, wie auch in Zhao et al . ; "Nanometer patterning of epitaxial CoSi2/Si (100) for ultrashort Schottky barrier metal-oxide- semiconductor field effect transistors" , Applied Phy- sics Letters, Vol. 74(3), pp. 454-456 (1999) beschrieben wird. Aufgrund der asymmetrischen Struktur ist es jedoch nicht möglich, ein Gate-Kontakt mit einer schmalen Überlappung auf der Silizidseite herzustellen. Weiterhin ist die Dotierung des Siliziums unterhalb der Silizidschicht auf beiden Seiten sehr schwierig.With the method described in DE 195 03 641.7, a Schottky barrier source / drain MOSFET with a 100 nm long channel was produced, as also in Zhao et al. ; "Nanometer patterning of epitaxial CoSi 2 / Si (100) for ultrashort Schottky barrier metal-oxide-semiconductor field effect transistors", Applied Physics Letters, Vol. 74 (3), pp. 454-456 (1999). However, due to the asymmetrical structure, it is not possible to make a gate contact with a narrow overlap on the silicide side. Furthermore, doping the silicon below the silicide layer is very difficult on both sides.
Aufgabe und Lösung Aufgabe der Erfindung ist es, ein Verfahren zur Strukturierung von Suiziden zur Verfügung zu stellen, das es erlaubt, Strukturierungen im Nanometerbereich durchzuführen. Weiterhin ist es die Aufgabe der Erfindung, Bauteile zu schaffen, die eine Silizid-Strukturierung im Nanometerbereich aufweisen.OBJECT AND SOLUTION The object of the invention is to provide a method for structuring suicides which allows structuring in the nanometer range. Furthermore, it is the object of the invention to provide components which have a silicide structure have in the nanometer range.
Die Aufgabe wird gelöst durch ein Verfahren mit der Gesamtheit der Merkmale des ersten Anspruchs. Die Aufgabe wird ferner durch Bauteile gemäß der Nebenansprüche ge- löst. Vorteilhafte Ausführungsformen des Verfahrens und der Bauteile ergeben sich aus den jeweils darauf rückbezogenen Ansprüchen.The object is achieved by a method with all the features of the first claim. The object is also achieved by components according to the subclaims. Advantageous embodiments of the method and the components result from the claims which refer back to them in each case.
Gegenstand der ErfindungSubject of the invention
Die Erfindung betrifft ein Verfahren zur Herstellung von nano-strukturierten Silizidschichten. In dem Verfahren werden Metallschichten auf einem Halbleitermaterial aufgebracht, die in einer Reaktion Silizidschichten ausbilden können. Die MetallSchicht kann sowohl eine einzelne reine Metallschicht aus z. B. Co, Ti, Ni, Pd, W, Ta, Pt, Er oder auch ein Schichtsystem sein. Ein geeignetes Schichtsystem weist beispielsweise noch eine Abdeckschicht oder auch eine unterhalb der Metall- Schicht angeordnete Pufferschicht auf. Als Substratmaterialien sind insbesondere Silizium oder auch auf einem dielektrischen Material aufgebrachtes Silizium (SOI = Silicon on insulator) geeignet.The invention relates to a method for producing nano-structured silicide layers. In the method, metal layers are applied to a semiconductor material that can form silicide layers in one reaction. The metal layer can be a single pure metal layer made of e.g. B. Co, Ti, Ni, Pd, W, Ta, Pt, Er or a layer system. A suitable layer system also has, for example, a cover layer or also a buffer layer arranged below the metal layer. Silicon or silicon applied on a dielectric material (SOI = Silicon on insulator) are particularly suitable as substrate materials.
Auf die Metallschicht wird eine erste und anschließend eine zweite Maskenschicht aufgebracht . Die Maskenschichten erzeugen eine elastische Spannung in der Me- tallschicht. Ein geeignetes Material für die erste Maske ist beispielsweise Siliziumdioxid (Si02) und für die zweite Maske Siliziumnitrid (Si3N4) , welches beispielsweise durch eine chemische Vakuumabscheidung (CVD) ausgebildet wird. Die aufgebrachten Maskenschichten erzeugen eine elastische Spannung in der Metallschicht. Die Größe der Spannung variiert dabei mit der Schichtdicke der Maskenschichten. Beispielsweise kann die elastische Spannung bei einer vorgegebenen 20 nm dicken ersten Maskenschicht durch die Variation der Schichtdicke der zweiten Schicht modifiziert werden, z. B. durch Variation der Schichtdicke einer Si3N Schicht als zweite Maske im Bereich von 100 bis 300 nm. Durch die Maskenschichten hindurch wird eine Einkerbung, die bis zur Oberfläche der Metallschicht reicht, gebildet. Dies kann beispielsweise durch anisotropes Ätzen erfolgen. Der Abstand der Einkerbung auf der Höhe der zweiten Maske wird die Breite der Einkerbung ge- nannt . Diese Breite der Einkerbung ist verantwortlich für die Breite der später gebildeten Silizidstrukturie- rung. Damit entspricht die Breite der Einkerbung im wesentlichen der gate-Breite in einem durch dieses Verfahren hergestellten Bauteil. Nach der Ausbildung der Einkerbung verändert sich die durch die Masken erzeugte elastische Spannung derart, daß diese Spannung am Boden der Einkerbung am größten ist .A first and then a second mask layer is applied to the metal layer. The mask layers create an elastic tension in the metal layer. A suitable material for the first mask is, for example, silicon dioxide (Si0 2 ) and for the second mask silicon nitride (Si 3 N 4 ), which is formed for example by chemical vacuum deposition (CVD). The applied mask layers create an elastic tension in the metal layer. The magnitude of the voltage varies with the layer thickness of the mask layers. For example, the elastic tension for a given 20 nm thick first mask layer can be modified by varying the layer thickness of the second layer, e.g. B. by varying the layer thickness of a Si 3 N layer as a second mask in the range of 100 to 300 nm. A notch is formed through the mask layers, which extends to the surface of the metal layer. This can be done, for example, by anisotropic etching. The distance of the notch at the height of the second mask is called the width of the notch. This width of the notch is responsible for the width of the silicide structure that is formed later. The width of the notch thus essentially corresponds to the gate width in a component produced by this method. After the formation of the notch, the elastic tension generated by the masks changes such that this tension is greatest at the bottom of the notch.
Durch eine Festkörperreaktion bildet sich anschlieOend das Silizid. Dabei können vorteilhaft eine Ofen- oder eine Schneiltemperung (RTA) eingesetzt werden, je nachdem welches Silizidmaterial gebildet werden soll. Die Temperung kann sowohl im Vakuum als auch unter Umgebungsdruck erfolgen. Bei einer Temperung unter Umgebungsdruck werden vorteilhaft die Gase N2, 02, H20 N20 oder NO oder auch entsprechende Gasmischungen, z. B. Ar + H2 oder N2 + H2, eingesetzt. Während der Temperung reagiert das Halbleitersubstrat mit der Metallschicht und bildet Silizid. In Abhängigkeit von den Prozeßbedingungen diffundieren dabei Metall und/oder Substratatome. In einem Prozeß, in dem eine Cobalt-Schicht auf einem Siliziumsubstrat angeordnet ist, und während der Tempe- rung, bei der in Anwesenheit von Ar oder N2 CoS2 gebildet wird, sind Co und Si die dominaten diffundierenden Atome. Co-Atome reagieren mit Silizium zum Co2Si. Während dieser Reaktion sind die Co-Atome die dominant diffundierenden Atome. Anschließend reagiert das Co2Si mit weiteren Siliziumatomen zum Cobaltmonosilicid (CoSi) , wobei diesmal die Siliziumatome die dominant di- fundierenden Atome sind. Zum Schluß, wenn die Temperung höhere Temperaturen erreicht, wandelt sich das CoSi zum CoSi2 um, wobei auch hier wieder die Co-Atome die domi- nant diffundierenden Atome sind (siehe auch K. Maex, "Silicides for integrated circuits: TiSi2 and CoSi2", Materials Sei. & Engeneering Rll, Nos . 2-3, pp 53-153 (1993) ) . Die Diffusion der Atome während einer Festkörperreakti- on bei der Temperung wird durch Spannungen, die durch die aufgebrachten Maskenschichten erzeugt werden, beeinflußt. Die auftretenden elastischen Spannungen können die Diffusion dabei sowohl verstärken als auch abschwächen, je nach Art des Diffusionsmechanismus der wandernden Atomsorte und dem Vorzeichen der Spannung.The silicide is then formed by a solid-state reaction. In this case, an oven or a cutting anneal (RTA) can advantageously be used, depending on which silicide material is to be formed. The tempering can take place both in vacuum and under ambient pressure. When tempering under ambient pressure, the gases N 2 , 0 2 , H 2 0 N 2 0 or NO or corresponding gas mixtures, eg. B. Ar + H 2 or N 2 + H 2 used. During the annealing, the semiconductor substrate reacts with the metal layer and forms silicide. Depending on the process conditions, metal and / or substrate atoms diffuse. In a process in which a cobalt layer is arranged on a silicon substrate and during the heat treatment in which Co or 2 is formed in the presence of Ar or N 2 , Co and Si are the dominant diffusing atoms. Co atoms react with silicon to form Co 2 Si. During this reaction, the Co atoms are the dominant diffusing atoms. The Co 2 Si then reacts with further silicon atoms to form cobalt monosilicide (CoSi), this time the silicon atoms being the dominant, diffusing atoms. Finally, when the annealing reaches higher temperatures, the CoSi converts to CoSi 2 , the Co atoms again being the predominantly diffusing atoms (see also K. Maex, "Silicides for integrated circuits: TiSi 2 and CoSi 2 ", Materials Sei. & Engeneering Rll, Nos. 2-3, pp 53-153 (1993)). The diffusion of the atoms during a solid-state reaction in the annealing process is influenced by tensions which are generated by the mask layers applied. The elastic tensions that occur can both increase and decrease the diffusion, depending on the type of diffusion mechanism of the migrating atom type and the sign of the tension.
Am Boden der Einkerbung erfolgt die Diffusion während der Festkörperreaktion uneinheitlich aufgrund der Feldverteilung der erzeugten elastischen Spannung. Die Tem- perung endet mit der Bildung des gewünschten Suizids, einkristallin oder polykristallin und der Ausbildung einer Strukturierung dieses Silizids. Dabei kommt es lediglich in den Bereichen unterhalb der Masken zur Ausbildung des Silizids. In dem Bereich des Bodens der Einkerbung wird kein Silizid, sondern andere Verbindungen gebildet, die im Anschluß leicht entfernbar sind.At the bottom of the indentation, the diffusion during the solid-state reaction occurs inconsistently due to the field distribution of the elastic stress generated. The tempering ends with the formation of the desired suicide, monocrystalline or polycrystalline, and the structuring of this silicide. It happens only in the areas below the masks to form the silicide. In the area of the bottom of the notch, no silicide is formed, but other compounds that can be easily removed afterwards.
Beispielsweise wird im Fall einer Titan-Schicht auf einem Siliziumsubstrat in Anwesenheit von Stickstoff während der Temperung im Bereich unterhalb der Masken TiSi2 gebildet, während im Bereich des Bodens der Ein- kerbung TiN gebildet wird. TiN kann auf einfache Weise im Anschluß an die Temperung selektiv vom Boden der Einkerbung entfernt werden.For example, in the case of a titanium layer on a silicon substrate in the presence of nitrogen during the heat treatment, TiSi 2 is formed in the area below the masks, while TiN is formed in the area of the bottom of the indentation. After annealing, TiN can be selectively removed from the bottom of the notch.
Vorteilhaft können die di fundierenden Atome im Verfah- ren kontrolliert werden, indem man eine metastabile Siliziumphase auf einem Substrat einsetzt, bevor die Masken aufgebracht werden.The founding atoms can advantageously be controlled in the process by using a metastable silicon phase on a substrate before the masks are applied.
Als Beispiel wird Kobaltmonosilizid (CoSi) auf Silizium als Ausgangsmaterial eingesetzt. CoSi ist nur bis zu Temperaturen von 450 °C stabil und weist einen hohen spezifischen Widerstand auf. Anschließend werden eine erste und zweite Maske aufgebracht und eine Nanometer große Einkerbung erzeugt. Bei Temperaturen von 700 bis 900 °C findet die Festkörperreaktion statt, bei der Co- Si gebildet wird, und die so gebildete Silizidschicht eine der Einkerbung entsprechende nano-Strukturierung aufweist. Während der Festkörperreaktion diffundieren hauptsächlich die Co-Atome, wobei die Diffusion durch die am Boden der Einkerbung auftretenden Spannungsver- teilung beeinflußt wird. Mit dem erfindungsgemäßen Verfahren lassen sich auf einfache Weise Bauteile herstellen, die eine nano- strukturierte Silizidschicht aufweisen. Ein Beispiel für eine geeignete Anwendung ist ein Schottky sour- ce/drain MOSFET. Die durch eine nano-Strukturierung getrennten Silizidschichten bilden dabei Schottky Kontakte für source und drain. Die Breite der Einkerbung bestimmt die gate-Länge des Transistors, d. h. die effektive Kanallänge entspricht dem Abstand der beiden durch die nano-Strukturierung getrennten Silizidschichten am Boden der Einkerbung.As an example, cobalt monosilicide (CoSi) on silicon is used as the starting material. CoSi is only stable up to temperatures of 450 ° C and has a high specific resistance. A first and second mask are then applied and a notch of nanometer size is created. The solid-state reaction takes place at temperatures of 700 to 900 ° C., during which Co-Si is formed and the silicide layer formed in this way has a nano-structuring corresponding to the indentation. The Co atoms mainly diffuse during the solid-state reaction, the diffusion being influenced by the stress distribution occurring at the bottom of the notch. With the method according to the invention, components can be produced in a simple manner that have a nano-structured silicide layer. An example of a suitable application is a Schottky source / drain MOSFET. The silicide layers separated by a nano-structure form Schottky contacts for source and drain. The width of the notch determines the gate length of the transistor, ie the effective channel length corresponds to the distance between the two silicide layers separated by the nano-structuring at the bottom of the notch.
Eine weitere Anwendung des erfindungsgemäßen Verfahrens ist die Herstellung eines normalen pn junction sour- ce/drain MOSFETs, wobei im Anschluß an das Verfahren noch weitere Schritte erforderlich sind. Als erstes wird auf die Struktur eine Opferschicht aufgebracht, die zudem die Einkerbung ausfüllt und die Oberfläche so einebnet . Da die Breite der Einkerbung weniger als 100 nm beträgt, ist kein weiteres Planarisierungsverfahren, z. B. CMP = chemical mechanical polishing, erforderlich. Die Opferschicht wird nach einigen weiteren Verfahrensschritten wieder entfernt . Zunächst wird die Opferschicht jedoch anisotrop bis auf die Oberfläche der zweiten Maske zurückgeätzt, wobei die Einkerbung mit dem Opfermaterial gefüllt bleibt. Im Anschluß wird die Dicke der beiden Maskenschichten reduziert, so daß das Opfermaterial aus der Einkerbung über die Maskenschichten hinausragt . Das in der Einker- bung befindliche Opfermaterial dient als Maske für die nachfolgende Ionenimplantation, so daß der Boden der Einkerbung vor der Implantation geschützt wird. An- schließend wird das Opfermaterial selektiv entfernt.Another application of the method according to the invention is the production of a normal pn junction source / drain MOSFET, further steps being required after the method. The first step is to apply a sacrificial layer to the structure, which also fills the notch and thus levels the surface. Since the width of the notch is less than 100 nm, no further planarization method, e.g. B. CMP = chemical mechanical polishing, required. The sacrificial layer is removed again after a few further process steps. First, however, the sacrificial layer is anisotropically etched back to the surface of the second mask, with the notch remaining filled with the sacrificial material. The thickness of the two mask layers is then reduced, so that the sacrificial material protrudes from the notch beyond the mask layers. The sacrificial material in the notch serves as a mask for the subsequent ion implantation, so that the bottom of the notch is protected from the implantation. On- the sacrificial material is then selectively removed.
Eine lokale Kanalimplantation kann durchgeführt werden um die threshold Spannung des Transistors einzustellen. Es folgen die Bildung des dielektrischen Films und der gate-Elektrode .A local channel implantation can be carried out to set the threshold voltage of the transistor. This is followed by the formation of the dielectric film and the gate electrode.
Zusammenfassend lassen sich die folgenden Vorteile für das erfindungsgemäße Verfahren aufführen. - Das Verfahren ist einfach,In summary, the following advantages for the method according to the invention can be listed. - The procedure is simple,
- source und drain mit Silizidkontakten sind bezogen auf das gate selbst ausrichtend,- source and drain with silicide contacts are self-aligning with respect to the gate,
- da das gate erst nach der Bildung von source und drain ausgebildet wird, können neben Siliziumdioxid vorteilhaft auch noch andere Materialien mit einer hohen Dielktrizitätskonstante als dielektisches Material für das gate eingesetzt werden, die mit den üblichen Standard Silizium CMOS-Technologien nicht verträglich sind, - aufgrund der symmetrischen Struktur mit elektrisch isolierendem Material als Masken können T-förmige gates mit niedrigem spezifischen Widerstand ausgebildet werden, die keine exakte Ausrichtung erfordern,- since the gate is only formed after the formation of source and drain, other materials with a high dielectric constant can advantageously be used as the dielectric material for the gate in addition to silicon dioxide, which are incompatible with the standard silicon CMOS technologies, due to the symmetrical structure with electrically insulating material as masks, T-shaped gates with low resistivity can be formed which do not require exact alignment,
- eine lokale Kanalimplantation ist möglich, - der Einsatz von CPM ist nicht notwendig.- a local canal implantation is possible, - the use of CPM is not necessary.
Spezieller BeschreibungsteilSpecial description part
Die Erfindung wird im Folgenden anhand von 14 Figuren erläutert .The invention is explained below with reference to 14 figures.
Die Figuren 1 bis 5 beschreiben den Prozeß einer nano- Strukturierung (Einkerbung) in eine Maske durch kontrollierte Unterätztechnik und Standard Lithographieschritte .Figures 1 to 5 describe the process of a nano- Structuring (notching) in a mask by controlled under-etching technique and standard lithography steps.
Die Figur 6 beschreibt das erfindungsgemäße nano- Strukturierungsverfahren einer Silizidschicht.FIG. 6 describes the nano-structuring method of a silicide layer according to the invention.
Die Figuren 7 bis 8 beschreiben den Herstellungsprozeß für eine Schottky source/drain MOSFET Bauteil mit Hilfe des erfindungsgemäßen nano-Strukturierungsverfahrens .FIGS. 7 to 8 describe the manufacturing process for a Schottky source / drain MOSFET component using the nano-structuring method according to the invention.
Die Figuren 9 bis 14 beschreiben den Herstellungsprozeß für ein pn source/drain MOSFET Bauteil mit Hilfe des erfindungsgemäßen nano-Strukturierungsverfahrens .FIGS. 9 to 14 describe the manufacturing process for a pn source / drain MOSFET component using the nano-structuring method according to the invention.
Die vorliegende Erfindung offenbart ein Verfahren einer nano-Strukturierung einer Silizidschicht durch einen spannungsabhängigen Silizidierungsprozeß. Die durch ei- ne Maskenschicht verursachte Spannung wird durch eine Einkerbung in der Maskenschicht variiert. Die Breite der Einkerbung wird dabei auf weniger als 100 nm eingestellt, um so eine nano-strukturierte Silizidschicht zu erzielen. Eine solche enge Einkerbung kann durch Elekt- ronenstrahl Lithographie oder auch anderen sub-100 nmThe present invention discloses a method of nano-structuring a silicide layer by means of a voltage-dependent silicidation process. The tension caused by a mask layer is varied by a notch in the mask layer. The width of the notch is set to less than 100 nm in order to achieve a nano-structured silicide layer. Such a narrow indentation can be done by electron beam lithography or other sub-100 nm
Lithographietechniken bewirkt werden. Die Figuren 1 bis 5 erläutern hier die Bildung der Einkerbung durch einen kontrollierten Unterätzungsprozeß und Photolithographie.Lithography techniques can be effected. Figures 1 to 5 explain the formation of the notch by a controlled under-etching process and photolithography.
In Figur 1 wird eine Metallschicht (SL) zur Bildung der erwünschten Silizidstruktur auf einer Halbleiteroberfläche (SB) ausgebildet. Eine erste Maskenschicht (ML1) , beispielsweise 20 nm Si02 wird aufgebracht. Anschließend wird darauf eine zweite Maskenschicht (ML2) , z. B. 50 - 300 nm Si3N4 aufgebracht. Als nächstes wird auf der Oberfläche der zweiten Maske eine Opferschicht (SMl) aufgetragen. Diese Schicht kann im Hinblick auf die zweite Maske selektiv geätzt werden. Auf der Oberfläche der Opferschicht (SMl) wird ein Streifen eines photoresistenten Lacks (PR) mit einer Breite von ca. 1 μm mit Hilfe der Photolithographie aufgebracht. Die Op- ferschicht (SMl) wird mit Rücksicht auf ML2 und PR selektiv geätzt, um die in der Figur gezeigten Unterätzung zu erzielen.In FIG. 1, a metal layer (SL) for forming the desired silicide structure is formed on a semiconductor surface (SB). A first mask layer (ML1), for example 20 nm Si0 2 is applied. A second mask layer (ML2), e.g. B. 50 - 300 nm Si 3 N 4 applied. Next, a sacrificial layer (SMI) is applied to the surface of the second mask. This layer can be selectively etched with respect to the second mask. A strip of a photoresist lacquer (PR) with a width of approximately 1 μm is applied to the surface of the sacrificial layer (SM1) with the aid of photolithography. The sacrificial layer (SM1) is selectively etched in consideration of ML2 and PR in order to achieve the undercut shown in the figure.
In Figur 2 wird eine zweite Opferschicht (SM2) auf die freie Oberfläche der zweiten Maske (ML2) aus Figur 1 aufgebracht. Die Kante dieser Schicht (SM2) ergibt sich dabei exakt aus der Position der Kante der photoresti- tenten Streifen (PR) .In FIG. 2, a second sacrificial layer (SM2) is applied to the free surface of the second mask (ML2) from FIG. 1. The edge of this layer (SM2) results exactly from the position of the edge of the photo-resistant strips (PR).
Nach Entfernen des Photolacks (PR) ergibt sich die Figur 3 gezeigte Struktur. Der Abstand zwischen den Op- ferschichten SMl und SM2 ist derart gewählt, daß er in der sich bildenden Silizidstruktur resultiert.After removing the photoresist (PR), the structure shown in FIG. 3 results. The distance between the sacrificial layers SM1 and SM2 is chosen such that it results in the silicide structure that is formed.
Die Schichten SMl und SM2 werden als Masken eingesetzt, um durch selektives Ätzen die Herstellung der Einkerbung in die erste und zweite Maskenschicht (ML1 und ML2) zu bewirken, wie es in Figur 4 dargestellt ist.The layers SM1 and SM2 are used as masks in order to effect the production of the notch in the first and second mask layers (ML1 and ML2) by selective etching, as shown in FIG.
Durch Entfernen der ersten und zweiten Opferschicht (SMl und SM2) mit Rücksicht auf die Metallschicht (SL) und die beiden Maskenschichten (ML1 und ML2) ergibt sich die in Figur 5 dargestellte Struktur.By removing the first and second sacrificial layer (SM1 and SM2) with regard to the metal layer (SL) and the two mask layers (ML1 and ML2) the structure shown in Figure 5.
Anschließend erfolgt eine thermische Behandlung der Struktur, bei der es zur Ausbildung einer Silizidschicht kommt. Dazu reagiert die Metallschicht (SL) mit dem Halbleitersubstrat (SB) während der Temperung zum gewünschten Silizid. Dabei können eine Ofen- oder eine Schnelltemperung (RTA) eingesetzt werden, je nachdem welches Silizidmaterial gebildet werden soll. Die durch die Masken (ML1 und ML2) erzeugten Spannungen werden durch die Einkerbung modifiziert. Am Boden der Einkerbung ist die Spannung besonders hoch. Daher wird durch die spannungsabhängige Festkörperreaktion in Figur 6 nur unterhalb der Masken ML1 und ML2 Silizid (SL) gebildet, während im Bereich des Bodens der Einkerbung keine solche Reaktion stattfindet, und das Metall der Metallschicht (SL) verdampft.This is followed by a thermal treatment of the structure, which results in the formation of a silicide layer. For this purpose, the metal layer (SL) reacts with the semiconductor substrate (SB) during the annealing to the desired silicide. Furnace or rapid annealing (RTA) can be used, depending on which silicide material is to be formed. The stresses generated by the masks (ML1 and ML2) are modified by the notch. The tension is particularly high at the bottom of the notch. Therefore, the voltage-dependent solid-state reaction in FIG. 6 only forms silicide (SL) below the masks ML1 and ML2, while no such reaction takes place in the region of the bottom of the indentation, and the metal of the metal layer (SL) evaporates.
Eine mögliche Anwendung für dieses erfindungsgemäße nano-Strukturierungsverfahren ist die Herstellung eines Schottky barrier MOSFETs, der Schottky Kontakte sowohl als source und auch als drain einsetzt.A possible application for this nano-structuring method according to the invention is the production of a Schottky barrier MOSFET, which uses Schottky contacts both as a source and as a drain.
Ausführungsbeispiel 1:Example 1:
Eine 8 nm dicke Co-Schicht mit einer darauf aufgebrachten 4 nm dicken Siliziumschicht dient als Ausgangsmaterial gemäß der Schicht SL in Figur 1. Als eine erste Maske wird eine 20 nm dicke Si02 Schicht, als eine zweite Maske eine 50 bis 300 nm dicke Si3N4-Schicht durch PECVD aufgebracht. Gemäß der Verfahrensschritte, die in den Figuren 1 bis 5 dargestellt sind, wird durch eine Temperung bei 800 °C für 1 Minute in einer N2-Atmosphäre die Silizidierung durchgeführt. Man erhält die in Figur 6 wiedergegebene Struktur mit einer nano-strukturierten CoSi2-Schicht .An 8 nm thick Co layer with a 4 nm thick silicon layer applied thereon serves as the starting material according to layer SL in FIG. 1. A 20 nm thick SiO 2 layer is used as a first mask, and a 50 to 300 nm thick Si as a second mask 3 N 4 layer applied by PECVD. According to the process steps shown in FIGS. 1 to 5, annealing at 800 ° C. for 1 minute in one step N 2 atmosphere the silicidation carried out. The structure shown in FIG. 6 is obtained with a nano-structured CoSi 2 layer.
In Figur 7 wird ein dielektrisches Material (GD) in die nun bis zur Oberfläche des Halbleitersubstrates reichende Einkerbung eingebracht . Das den Boden der Einkerbung bedeckende Material (GD) dient nach der Reinigung der in Figur 6 gezeigten Struktur als dieletri- sches gate-Material . Das dielektrische Material umfaßt Si02, welches durch thermische Oxidation oder Abscheidung gebildet wurde und/oder andere Materialien mit einer hohen Dielektrizitätskonstanten.In FIG. 7, a dielectric material (GD) is introduced into the notch that now extends to the surface of the semiconductor substrate. After cleaning the structure shown in FIG. 6, the material (GD) covering the bottom of the notch serves as dielectric gate material. The dielectric material comprises Si0 2 , which was formed by thermal oxidation or deposition and / or other materials with a high dielectric constant.
Figur 8 zeigt die T-fδrmige gate-Elektrode (G) , die ohne exakte Ausrichtung oder Anpassung in der Einkerbung gebildet wird. Für die source und drain Elektroden werden zunächst Fenster in den Maskenschichten (ML1 und ML2) geöffnet, die bis zur Oberfläche der Silizidschicht reichen. Die Silizidschichten (FL) zu beiden Seiten der Einkerbung bilden Schottky Kontakte aus . Für die Ausbildung als Schottky barrier MOSFET kann das Substrat auch gering dotiert oder auch ein intrinsi- sches Substrat sein (Tucker et al . , "Silicon field- effect transistor based on quantum tunneling", Applied Physics Letters 65(5), 618-620 (1994)).FIG. 8 shows the T-shaped gate electrode (G) which is formed in the indentation without exact alignment or adaptation. For the source and drain electrodes, windows are first opened in the mask layers (ML1 and ML2), which extend to the surface of the silicide layer. The silicide layers (FL) on both sides of the notch form Schottky contacts. For training as a Schottky barrier MOSFET, the substrate can also be lightly doped or also an intrinsic substrate (Tucker et al., "Silicon field-effect transistor based on quantum tunneling", Applied Physics Letters 65 (5), 618-620 (1994)).
Ausführungsbeispiel 2 :Example 2:
Eine 12 nm dicke Co-Schicht mit einer darauf aufgebrachten 4 nm dicken Siliziumschicht werden auf einem Silizium (100) Substrat angeordnet und dienen als Ausgangsmaterial gemäß der Schicht SL in Figur 1. Als eine erste Maske wird eine 20 nm dicke Si02 Schicht, als eine zweite Maske eine 50 bis 300 nm dicke Si3N4-Schicht durch PECVD aufgebracht. Gemäß der Verfahrensschritte, die in den Figuren 1 bis 5 dargestellt sind, wird durch eine Temperung bei 850 °C für 1 Minute in einer N2 + H2 -Atmosphäre die Silizidierung durchgeführt. Man erhält die in Figur 6 wiedergegebene Struktur mit einer ca. 40 nm breiten strukturierten CoSi2-Schicht .A 12 nm thick Co layer with a 4 nm thick silicon layer applied thereon are arranged on a silicon (100) substrate and serve as the starting material according to layer SL in FIG. 1. As one the first mask is a 20 nm thick SiO 2 layer, as a second mask a 50 to 300 nm thick Si 3 N 4 layer is applied by PECVD. According to the process steps shown in FIGS. 1 to 5, the silicidation is carried out by tempering at 850 ° C. for 1 minute in an N 2 + H 2 atmosphere. The structure shown in FIG. 6 is obtained with an approximately 40 nm wide structured CoSi 2 layer.
Eine weitere Anwendung für dieses erfindungsgemäße na- no-Strukturierungsverfahren ist die Herstellung eines normalen MOSFETs, mit pn-Kontaktstellen für source und drain. Dazu sind einige zusätzliche Verfahrensschritte notwendig, die in den Figuren 9 bis 14 näher erläutert werden.Another application for this nanopatterning method according to the invention is the production of a normal MOSFET, with pn contact points for source and drain. For this purpose, some additional method steps are necessary, which are explained in more detail in FIGS. 9 to 14.
Ausgehend von einer nano-strukturierten CoSi2-Schicht wie in Figur 6 gezeigt, wird in der Figur 9 eine Opferschicht (GSL) , z. B. ein Photolack oder SiOx, in die Einkerbung und auf die Oberfläche der zweiten Maske (ML2) aufgebracht. Diese GSL Schicht kann in Bezug auf die zweite Maske selektiv geätzt werden. Die GSLStarting from a nano-structured CoSi 2 layer as shown in FIG. 6, a sacrificial layer (GSL), e.g. B. a photoresist or SiO x , applied in the notch and on the surface of the second mask (ML2). This GSL layer can be selectively etched with respect to the second mask. The GSL
Schicht ist dabei dicker als die Höhe der Einkerbung, um nach der Entfernung der obersten GSL Schicht eine planare Oberfläche im Hinblick auf die zweite Maske (ML2) erzielen zu können. Dieser Vorgang ist aufgrund der extrem schmalen Einkerbung kein schwieriger Prozeß.The layer is thicker than the height of the notch in order to be able to achieve a planar surface with regard to the second mask (ML2) after removal of the top GSL layer. This process is not a difficult process due to the extremely narrow indentation.
In Figur 10 wird die oberste Schicht des GSL Materials durch anisotropes Ätzen bis auf Höhe der zweiten Maske (ML2) entfernt, so daß lediglich die Einkerbung mit dem Opfermaterial der GSL Schicht aufgefüllt ist . In einem nächsten Schritt (Figur 11) wird die zweite Maske teilweise zurückgeätzt. Das GSL Material in der Einkerbung dient für den folgenden Verfahrensschritt als Maske, um den Boden der Einkerbung vor einer Dotie- rung zu schützen, mit der die source/drain Implantierung erfolgt. Das GSL-Material ragt dabei über die zurückgeätzte zweite Maskenschicht hinaus.In FIG. 10, the top layer of the GSL material is removed by anisotropic etching up to the level of the second mask (ML2), so that only the notch is filled with the sacrificial material of the GSL layer. In a next step (FIG. 11), the second mask is partially etched back. The GSL material in the notch serves as a mask for the following process step to protect the bottom of the notch from a doping with which the source / drain implantation is carried out. The GSL material protrudes beyond the etched back second mask layer.
Figur 12 zeigt die Struktur nach der Ionenimplantation. Für die Herstellung der source/drain wird beispielswei- se für einen NMOSFET die Arsen-Ionenimplantation eingesetzt. Arsenionen mit einer Konzentration von ca. 1015 pro cm2 werden mit einer geeigneten Energie durch die erste und zweite Maske in die Silizidschicht implantiert. Der Bereich unterhalb der Einkerbung wird durch das GSL Material geschützt. Nach einer AufheizungFigure 12 shows the structure after the ion implantation. For the manufacture of the source / drain, for example, an arsenic ion implantation is used for an NMOSFET. Arsenic ions with a concentration of approx. 10 15 per cm 2 are implanted into the silicide layer with a suitable energy through the first and second mask. The area below the notch is protected by the GSL material. After heating up
(z. B. RTA bei 900 °C, 2 min) diffundieren die Arsenionen aus der Silizidschicht in die darunterliegende Siliziumschicht. Dabei bilden sich die N+P source/drain implantierten Zonen (DL1 und DL2) wie in Figur 12 dar- gestellt aus. Die Aufheiztemperatur sollte dabei mit Rücksicht auf die thermische Stabilität der Silizidschicht nicht zu hoch gewählt werden.(e.g. RTA at 900 ° C, 2 min) the arsenic ions diffuse from the silicide layer into the silicon layer below. The N + P source / drain implanted zones (DL1 and DL2) are formed as shown in Figure 12. The heating temperature should not be chosen too high considering the thermal stability of the silicide layer.
Die Figur 13 zeigt die Anordnung, bei der zunächst die Opferschicht (GSL) aus der Figur 12 selektiv entfernt wurde. Es folgt eine lokale Kanalimplantation, beispielsweise Bor für einen NMOSFET, und eine Aufheizung, um die threshold Spannung des Transistors einzustellen (siehe auch C.-P. Chang et al . , "SALVO Process für sub- 50 nm Low Vτ replacement Gate CMOS with KrF Lithography" IEDM Tech. Digest (2000)). Nach einer Rei- nigung und der Entfernung von Verunreinigungen vom Boden der Einkerbung, wird eine dielektrische Schicht als gate-Material (GD) eingebracht. Das GD Material umfaßt thermisch gewachsenes und abgeschiedenen Siliziumdioxid und/oder weitere Materialien mit einer hohen Dielektrizitätskonstanten.FIG. 13 shows the arrangement in which the sacrificial layer (GSL) from FIG. 12 was first selectively removed. A local channel implantation follows, for example boron for an NMOSFET, and heating in order to set the threshold voltage of the transistor (see also C.-P. Chang et al., "SALVO Process for sub-50 nm Low V τ replacement Gate CMOS with KrF Lithography "IEDM Tech. Digest (2000)). After a rice and the removal of impurities from the bottom of the notch, a dielectric layer is introduced as the gate material (GD). The GD material comprises thermally grown and deposited silicon dioxide and / or other materials with a high dielectric constant.
Die Figur 14 zeigt eine T-förmig ausgebildete gate- Elektrode (G) , die durch Abscheidung einer leitfähigen Schicht und Strukturierung mit Hilfe der Photolithogra- phie erzeugt wurde. Das gate-Material umfaßt hoch dotiertes Polysilizium und Polysiliziumlegierungen, beispielsweise hochdotiertes poly-Siι_xGex, und Metalle. Die source und drain Elektroden (SD1 und SD2) werden durch Öffnen von Fenstern in die Maskenschichten ML1 und ML2 bis hin zur Silizidschicht (FL) und anschließender Abscheidung von leitfähigem Material gebildet. FIG. 14 shows a T-shaped gate electrode (G) which was produced by depositing a conductive layer and structuring with the aid of photolithography. The gate material comprises highly doped polysilicon and polysilicon alloys, for example highly doped poly-Siι_ x Ge x , and metals. The source and drain electrodes (SD1 and SD2) are formed by opening windows in the mask layers ML1 and ML2 up to the silicide layer (FL) and then depositing conductive material.

Claims

Patentansprüche claims
1. Verfahren zur Herstellung einer Nanometer- strukturierten Silizidschicht auf einem Halbleitersubstrat mit den Schritten1. A method for producing a nanometer-structured silicide layer on a semiconductor substrate with the steps
auf der Oberfläche eines Halbleitersubstrats wird eine Metallschicht gebildet, die mit dem Halbleitersubstrat in einer Festkörperreaktion Silizid zu bilden vermag,a metal layer is formed on the surface of a semiconductor substrate which is capable of forming silicide with the semiconductor substrate in a solid-state reaction,
auf die Oberfläche der Metallschicht wird eine erste und darauf eine zweite Maske aufgebracht,a first mask and a second mask are applied to the surface of the metal layer,
eine Einkerbung wird in der ersten und der zweiten Maske bis hin zur Oberfläche der Metall- schicht erzeugt, wobei die Einkerbung eine laterale Ausdehnung im Nanometerbereich aufweist,a notch is created in the first and the second mask up to the surface of the metal layer, the notch having a lateral extension in the nanometer range,
durch eine Festkörperreaktion bildet sich eine Nanometer-strukturierte Silizidschicht aus.a solid-state reaction forms a nanometer-structured silicide layer.
2. Verfahren nach vorhergehendem Anspruch, dadurch gekennzeichnet, daß das Halbleitersubstrat einkristallines, amorphes oder polykristallines Silizium, Silizium-Legierungen oder auf einem dielektrischen Material aufgebrachtes Silizium aufweist.2. The method according to the preceding claim, characterized in that the semiconductor substrate comprises single-crystal, amorphous or polycrystalline silicon, silicon alloys or silicon applied to a dielectric material.
3. Verfahren nach vorhergehendem Anspruch, dadurch gekennzeichnet, daß das Halbleitersubstrat geschieh- tetes einkristallines Silizium aufweist.3. The method according to the preceding claim, characterized in that the semiconductor substrate happens- tetes single crystal silicon.
4. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die aufgebrachte Metallschicht ein Metall aus der Gruppe (Co, Ti,4. The method according to any one of the preceding claims 1 to 3, characterized in that the applied metal layer is a metal from the group (Co, Ti,
Ni, Pd, W, Ta, Pt, Er) aufweist.Ni, Pd, W, Ta, Pt, Er).
5. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die aufgebrachte Metallschicht ein Schichtsystem umfaßt, welches eine Abdeckschicht oder eine an eine Metallschicht angrenzende Pufferschicht und eine metastabile Si- lizidphase aufweist.5. The method according to any one of the preceding claims 1 to 4, characterized in that the applied metal layer comprises a layer system which has a cover layer or a buffer layer adjacent to a metal layer and a metastable silicide phase.
6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Mas- kenschicht Siliziumoxid aufweist.6. The method according to any one of the preceding claims 1 to 5, characterized in that the first mask layer has silicon oxide.
7. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die zweite Mas- kenschicht Siliziumnitrid aufweist.7. The method according to any one of the preceding claims 1 to 6, characterized in that the second mask layer has silicon nitride.
8. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste und zweite Maskenschicht eine Spannung erzeugen, die von der Schichtdicke dieser beiden Schichten auf der Metallschicht abhängt, und diese am Boden der Einkerbung am größten ist. 8. The method according to any one of the preceding claims 1 to 7, characterized in that the first and second mask layers generate a voltage which depends on the layer thickness of these two layers on the metal layer, and this is greatest at the bottom of the notch.
9. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, daß Festkörperreaktion eine Silizidierungsreaktion ist.9. The method according to any one of the preceding claims 1 to 8, characterized in that the solid-state reaction is a silicidation reaction.
10. Verfahren nach vorhergehendem Anspruch, dadurch gekennzeichnet, daß die Silizidierungsreaktion im Vakuum oder bei Umgebungsdruck bei Temperaturen unterhalb von 900 °C erfolgt.10. The method according to the preceding claim, characterized in that the silicidation reaction takes place in a vacuum or at ambient pressure at temperatures below 900 ° C.
11. Verfahren nach vorhergehendem Anspruch, dadurch gekennzeichnet, daß die Silizidierungsreaktion in Anwesenheit von Ar, N2, 02 H20 oder daraus gebildeten Gasmischungen durchgeführt wird.11. The method according to the preceding claim, characterized in that the silicidation reaction is carried out in the presence of Ar, N 2 , 0 2 H 2 0 or gas mixtures formed therefrom.
12. Halbleiterbauelement mit einer lateralen Nanometer- Strukturierung, die nach einen Verfahren nach einen der vorhergehenden Ansprüche 1 bis 11 hergestellt wurde . 12. Semiconductor component with a lateral nanometer structuring, which was produced by a method according to one of the preceding claims 1 to 11.
PCT/DE2002/000387 2001-03-02 2002-02-02 Method for patterning silicides in the submicrometer range and components so produced WO2002071452A2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP02708199A EP1364395A2 (en) 2001-03-02 2002-02-02 Method for patterning silicides in the submicrometer range and components so produced

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2001110222 DE10110222A1 (en) 2001-03-02 2001-03-02 Process for sub-micrometer structuring of silicides and components manufactured thereby
DE10110222.4 2001-03-02

Publications (2)

Publication Number Publication Date
WO2002071452A2 true WO2002071452A2 (en) 2002-09-12
WO2002071452A3 WO2002071452A3 (en) 2003-02-06

Family

ID=7676158

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2002/000387 WO2002071452A2 (en) 2001-03-02 2002-02-02 Method for patterning silicides in the submicrometer range and components so produced

Country Status (3)

Country Link
EP (1) EP1364395A2 (en)
DE (1) DE10110222A1 (en)
WO (1) WO2002071452A2 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053105A (en) * 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04288834A (en) * 1991-03-18 1992-10-13 Fujitsu Ltd Manufacturing for semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053105A (en) * 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
KLUTH P ET AL: "FABRICATION OF EPITAXIAL COSI2 NANOWIRES" APPLIED PHYSICS LETTERS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, Bd. 79, Nr. 6, 6. August 2001 (2001-08-06), Seiten 824-826, XP001083193 ISSN: 0003-6951 *
KLUTH P ET AL: "Growth of patterned thin epitaxial CoSi2-films by a titanium oxide mediated epitaxy process" THIN SOLID FILMS, ELSEVIER-SEQUOIA S.A. LAUSANNE, CH, Bd. 380, Nr. 1-2, 22. Dezember 2000 (2000-12-22), Seiten 201-203, XP004226633 ISSN: 0040-6090 *
KLUTH P ET AL: "Nanometer patterning of thin CoSi2-films by application of local stress" MICROELECTRONIC ENGINEERING, ELSEVIER PUBLISHERS BV., AMSTERDAM, NL, Bd. 55, Nr. 1-4, März 2001 (2001-03), Seiten 177-182, XP004229613 ISSN: 0167-9317 *
KLUTH P ET AL: "Self-assembly patterning of epitaxial CoSi2 wires" MICROELECTRONIC ENGINEERING, ELSEVIER PUBLISHERS BV., AMSTERDAM, NL, Bd. 60, Nr. 1-2, Januar 2002 (2002-01), Seiten 239-245, XP004313069 ISSN: 0167-9317 *
PATENT ABSTRACTS OF JAPAN vol. 017, no. 097 (E-1326), 25. Februar 1993 (1993-02-25) & JP 04 288834 A (FUJITSU LTD), 13. Oktober 1992 (1992-10-13) *

Also Published As

Publication number Publication date
DE10110222A1 (en) 2002-09-05
WO2002071452A3 (en) 2003-02-06
EP1364395A2 (en) 2003-11-26

Similar Documents

Publication Publication Date Title
DE102005020133B4 (en) A method of fabricating a transistor element having a technique of making a contact isolation layer with improved voltage transfer efficiency
DE102015108690B4 (en) SEMICONDUCTOR DEVICE INCLUDING FRAME STRUCTURES AND MANUFACTURING METHODS
DE102006051492B4 (en) Semiconductor device with NMOS and PMOS transistors with embedded Si / Ge material for generating a tensile deformation and a compression deformation and a method for producing such a semiconductor device
DE102009010882B4 (en) A transistor having an embedded semiconductor alloy in drain and source regions extending below the gate electrode and methods of fabricating the transistor
DE102006062916B3 (en) Method of manufacturing and operating a semiconductor device with piezoelectric stress liner
DE112011100326B4 (en) P-FET with a strained nanowire channel and embedded SiGe source and drain stressors and methods
DE102005052054B4 (en) Semiconductor device with shaped channel region transistors and method of making the same
DE69909205T2 (en) Method of manufacturing vertical transistors
DE102006009225B4 (en) Preparation of silicide surfaces for silicon / carbon source / drain regions
DE69835203T2 (en) MANUFACTURING METHOD FOR NMOS AND PMOS COMPONENTS WITH REDUCED MASKING STEPS
DE102005057073B4 (en) Manufacturing method for improving the mechanical voltage transfer in channel regions of NMOS and PMOS transistors and corresponding semiconductor device
DE102006009226B9 (en) A method of fabricating a transistor having increased threshold stability without on-state current drain and transistor
DE112007003116B4 (en) Method for producing a strained transistor and transistor
EP0809860B1 (en) Process for producing a LAYERED STRUCTURE WITH A SILICIDE LAYER
DE102005051994A1 (en) Deformation technique in silicon-based transistors using embedded semiconductor layers with atoms of large covalent radius
DE102006015090A1 (en) Transistor`s e.g. p-type MOS transistor, embedded deformation layers producing method for e.g. memory chip, involves forming recesses near gate electrodes of transistors, and epitaxially growing deformed semiconductor material in recess
DE10154835A1 (en) Method of manufacturing a semiconductor device
DE10351006B4 (en) A method of fabricating a transistor having raised drain and source regions, wherein a reduced number of process steps is required
EP1649505B1 (en) Method for producing a contact
DE102005046977B4 (en) A method of producing a different mechanical deformation by means of a contact etch stop layer stack with an etch stop layer therebetween
DE10002121B4 (en) Production of a semiconductor device with flat barrier layers
DE10351008A1 (en) Improved technique for fabricating transistors with high drain and source regions of different heights
EP0159617B1 (en) Method of producing highly integrated mos field-effect transistors
DE10012112A1 (en) Bar-type field effect transistor (FET) used in electronic devices comprises a bar formed on a substrate, and a gate and a spacer formed over part of the bar
DE10250899B4 (en) A method of removing sidewall spacers of a semiconductor device using an improved etch process

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
AK Designated states

Kind code of ref document: A3

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

WWE Wipo information: entry into national phase

Ref document number: 2002708199

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2002708199

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP

WWW Wipo information: withdrawn in national office

Ref document number: 2002708199

Country of ref document: EP