WO2002103532A2 - Verfahren zur bearbeitung von daten - Google Patents

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WO2002103532A2
WO2002103532A2 PCT/EP2002/006865 EP0206865W WO02103532A2 WO 2002103532 A2 WO2002103532 A2 WO 2002103532A2 EP 0206865 W EP0206865 W EP 0206865W WO 02103532 A2 WO02103532 A2 WO 02103532A2
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data
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Martin Vorbach
Armin NÜCKEL
Frank May
Markus Weinhardt
Joao Manuel Paiva Cardoso
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Pact Xpp Technologies Ag
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

Definitions

  • the present invention is concerned with data processing.
  • the present invention is concerned with conventional, i.e. conventional and reconfigurable processor architectures as well as methods for this, which enable a translation of a classic high-level language (PROGRAM) such as Pascal, C, C ++, Java, etc., especially to a reconfigurable architecture.
  • PROGRAM classic high-level language
  • the present invention is concerned with the integration and / or close coupling of reconfigurable processors with standard processors, the data exchange and the synchronization of the data processing.
  • a conventional processor architecture is understood here to mean, for example, sequential processors with a von Neumann or Harvard architecture, such as controllers, CISC, RISC, VLIW, DSP and other processors.
  • a reconfigurable target architecture is understood to mean modules (VPU) with repetitive and, in particular, uninterruptedly configurable function and / or networking at runtime, in particular integrated modules with a plurality of arithmetic and / or logic and / or analog and / or one-dimensionally arranged storing, in particular possibly also coarse-granular assemblies (PAE), which are connected to each other directly or by a bus system.
  • VPU modules
  • PAE coarse-granular assemblies
  • the genus of these modules includes, in particular, systolic arrays, neural networks, multiprocessor systems, processors with several arithmetic units and / or logical cells, networking and network modules such as e.g. Crossbar switches, as well as known modules of the type FPGA, DPGA, XPUTER, etc.
  • the system can in particular be designed as a (standard) processor or assembly and / or be integrated in a semiconductor (system on chip SoC).
  • VPUs Reconfigurable modules of different types (such as PACT XPP technology, Morphics, Morphosys, Chamele- on) are largely incompatible with existing technical environments and programming methods.
  • the object of this invention is to provide something new for commercial use.
  • a reconfigurable processor is thus designed into a technical environment that has a standard processor (CPU), such as a DSP, RISC, CISC processor or (micro) controller.
  • CPU such as a DSP, RISC, CISC processor or (micro) controller.
  • the design can be such that there is a simple and efficient connection.
  • a resultant aspect is the easy programmability of the resulting system.
  • the Further use of existing CPU programs as well as code compatibility and the simple integration of the VPU into the existing programs are taken into account.
  • a VPU (or, without being specifically mentioned, several VPUs) is coupled to a preferred CPU (or, without being particularly mentioned, several CPUs) in such a way that it takes on the position and function of a coprocessor (or several optionally addressable coprocessors). occupies.
  • the function enables simple integration into existing program codes according to the already existing methods for handling coprocessors according to the state of the art.
  • CPU and VPU can share all resources, in special configurations it is also possible that CPU and VPU share only a part of the resources and other resources are explicitly and / or exclusively available for a CPU or VPU.
  • data records and / or configurations can be copied or written / read into memory areas specially provided for this purpose and / or corresponding base addresses can be set so that they point to the respective data areas.
  • a data record is preferably provided which contains, for example, the basic settings of a VPU, such as certain base addresses. Furthermore, status variables can be provided for the control and function control of a VPU by a CPU and for feedback from a VPU to a CPU.
  • the record can be over a common memory (RAM) and / or via a common peripheral address space (10).
  • one-sided or reciprocal interrupt procedures e.g. implemented by signal transfer via in particular dedicated or specially designed interrupt lines and / or interrupt inputs
  • Interrupts can also be used to synchronize data and / or DMA transfers.
  • a VPU is started by a CPU and then preferably processes the application independently.
  • a preferred structure is particularly powerful, in which the VPU used provides its own mechanisms for loading and checking configurations.
  • the genus of these VPUs include, for example, PACT XPP and Chameleon.
  • the circuits according to the invention enable a method for operating such that the configurations of the VPU are loaded into a memory together with the program to be executed by the CPU.
  • the CPU can point the VPU to the memory locations (for example by specifying the addresses or pointers) which contain the configurations to be carried out in each case.
  • the VPU can then load the configurations independently and without further influence from the CPU. Execution starts immediately or, if necessary, with additional information (e.g. interrupt and / or start command) from the CPU.
  • the VPU can read and write data independently within a memory.
  • the VPU can also independently load new configurations from the memory and reconfigure itself if necessary, without the need for further influence by the CPU.
  • VPUs to operate largely independently of CPUs. Only a synchronization exchange between CPU and VPU, which can preferably take place bidirectionally, should be additionally provided in order to coordinate the data processing and / or configuration executions.
  • VPU-CODE particularly suitable parts of the program to be translated for the reconfigurable target architecture (VPU) are identified and extracted for particularly efficient data processing to enable. These parts must be partitioned accordingly and the configuration of the individual partitions must be controlled in their chronological order.
  • the remaining parts of the program can be translated to a conventional processor architecture (PROCESSOR). This is preferably done in such a way that these parts are output as high-level language code in a standard high-level language (e.g. ANSI C) in such a way that a normal (possibly already existing) high-level language compiler can process them without further ado.
  • a standard high-level language e.g. ANSI C
  • a normal (possibly already existing) high-level language compiler can process them without further ado.
  • the methods can also be applied to groups of several components.
  • a type of "double buffering" can be used for particularly simple and at the same time fast reconfiguration, in which a plurality of VPUs are provided, it being possible for a part of the VPUs to be reconfigured at a time at which another part is computing and possibly another one may be inactive.
  • the data, trigger, status connections etc. are suitably exchanged between the plurality of VPUs and, if necessary, interconnected by addressed buses and / or multiplexers / demultiplexers in accordance with the currently active and / or reconfigurable VPUs.
  • An advantage of this method is that existing code, which was written for any PROCESSOR, can be used with the involvement of a VPU and no or only comparatively minor modifications have to be carried out.
  • the modifications can also be carried out step by step, whereby more and more code can be transferred from the PROCESSOR to the VPU.
  • the project risk decreases and the manageability increases significantly. It is pointed out that such a successive transfer of more and more tasks to the VPU, i.e. to the integral multidimensional, partially reconfigurable, in particular coarse-granular field of elements, which is of particular importance for itself and is considered to be inventive because of its serious advantages in system porting.
  • a first essential aspect of the present invention is that a PROCESSOR is connected to one or more VPU (s) in such a way that an efficient exchange of information, in particular in the form of data and status information, is possible.
  • connection methods and / or means can be used first: a) shared memory b) network (for example bus systems such as PCI bus, serial buses such as Ethernet) c) coupling to an internal register set or more internal register sets d) other storage media (hard disk, flash ROM, etc.)
  • network for example bus systems such as PCI bus, serial buses such as Ethernet
  • other storage media hard disk, flash ROM, etc.
  • the VPU and / or CPU can also access the memory independently without the aid of a DMA.
  • the shared memory can in particular also be designed as a dual-port or multi-port memory.
  • Further modules can be assigned to the system, in particular reconfigurable FPGAs can be used to enable fine-grained processing of individual signals or data bits and / or flexible adaptable interface (e.g. various serial interfaces (V24, USB, etc.), various parallel interfaces, hard disk interfaces, Ethernet, telecommunication interfaces (a / b, TO, ISDN, DSL, etc)).
  • VPUs can be integrated into a system in different ways.
  • a connection to a host processor is possible, for example.
  • the host processor can also take over the configuration control (HOSTRECONF) (e.g. Chameleon) or, e.g. B., a dedicated unit (CT) to control the (re) configuration exist.
  • HOSTRECONF configuration control
  • CT dedicated unit
  • the translator generates the control information for the reconfiguration for a CT and / or a HOSTRECONF according to the described method.
  • the translation principle can now be designed in such a way that the parts are extracted from a PROGRAM using a PREPROCESSOR that can be efficiently and / or sensibly mapped to the particular VPU (s). These parts are transformed into a format suitable for VPUs (NML) and then further translated into an object code.
  • the remaining code and / or the extracted code is expanded at or with regard to the location of the parts of the code that are missing due to the extraction by an interface code that controls the communication between the PROCESSOR (s) and the VPU (s) in accordance with the architecture of the target system .
  • the remaining and possibly extended code can be preferred should be traced. For example, this can be done as follows:
  • the unit for converting the program into configuration codes is designed to recognize the hints or implementation specifications.
  • the implementation unit is designed to integrate NML program parts, that is to say program parts for execution in and / or on a reconfigurable array, into a larger program.
  • Macros suitable for a VPU are defined as a class in the class hierarchy of an object-oriented programming language.
  • the macros can be characterized by annotation in such a way that they are recognized as codes intended for a VPU and are further processed accordingly - even in higher hierarchies of language.
  • a certain networking and / or mapping is preferably predetermined by the macro, which then determines the mapping of the macro to the VPU.
  • the instantiation and chaining of the class creates an implementation of the function, consisting of several macros on the VPU.
  • the instantiation and chaining of the macros defines the mapping and networking of the individual operations of all macros on the VPU and / or if necessary, networking and / or data exchange between the VPU and CPU.
  • the interface codes are added during instantiation.
  • the chaining describes the detailed mapping of the class to the VPU.
  • a class can also be formed as a call to one or more NML routines.
  • Extraction by analysis is also possible.
  • parts of the PROGRAM are recognized that can be efficiently and / or sensibly mapped to the VPU. These parts are extracted from the PROGRAM.
  • An analysis method suitable for many VPUs is the construction of data flow and / or control flow graphs from the PROGRAM. These graphs can be automatically examined with regard to their possible partitioning and / or mapping to the target VPU.
  • the parts of the generated graphs or the corresponding PROGRAM PARTS are extracted, which can be partitioned and / or mapped sufficiently well.
  • a partitionability and / or mappability analysis can be carried out, which evaluates the respective property. According to this evaluation, the program parts are then partitioned and extracted onto the VPU, and the interfaces provided are introduced. ,
  • a possible analysis method is also given by recognizing certain data types.
  • a complex pointer arithmetic or a pointer-based data addressing is difficult to map to a VPU, while arrays (array) can be mapped very well.
  • the respectively suitable data types and at least essential parts of their data processing can therefore be largely automatically or manually transferred to a VPU and extracted accordingly.
  • the extraction takes place in response to the occurrence of certain data types and / or data operations.
  • special data types can be created by a specially adapted compiler or possibly by a user (e.g. using TYPE in Pascal) that are particularly suitable for VPUs and whose data processing is then carried out on a VPU.
  • TYPE streaml of Byte [] TYPE stream2 of byte [0..255;
  • Stream defines a data stream (stream) of generally large, possibly not previously known and / or infinite length. Streaml had an unknown length here.
  • an FIR filter programmed with this data type or e.g. an FFT or DCT
  • the reconfiguration is then typically and preferably in response to mechanisms other than the data stream course, for example by counters, comparators, CT-controlled and / or by time-out.
  • a wave or other reconfiguration is to be triggered, this can be done by marking a data packet, in particular data bytes, as the last one by means of the aforementioned methods in order to reconfigure after and / or with the passage of this data packet identified as the last data packet trigger.
  • stream2 defines a data stream with a length of 256 bytes here, which can be treated like streaml, but has the property of ending after 256 bytes and thus possibly triggering a reconfiguration in the sense of the same applicant's previously cited patents.
  • a wave reconfiguration e.g. according to DE 197 04 728.9, DE 199 26 538.0, DE 102 06 857.7, DE 100 28 397.7 can be triggered with the arrival of the last data byte and with the processing of this last data Bytes the respective PAE processing the byte are reconfigured.
  • a translation of the extracted code to NML suitable for the implemented VPU can preferably be carried out.
  • a data flow and / or control flow graph can be set up automatically.
  • the graphs are then translated into NML code.
  • Corresponding code parts such as B. Loops can be translated using a database (LookUp) or ordinary transformations can be carried out. Macros can also be provided for code parts, which are then used according to the IKR disclosed in the aforementioned applications. Modularization according to PACT13, Fig. 28 can also be supported.
  • mapping to the VPU or its preparation can already take place, for example by carrying out the placement of the required resources and routing the connections (place and route). This can be done, for example, according to rules of placement and routing known per se.
  • the analysis method is preferably selected so that the interface code and the resulting performance influences flow into the analysis at a suitable point. Suitable analysis methods are described in particular in the aforementioned applications of the present applicant.
  • the analysis is carried out by a complete translation and implementation on the hardware system by executing the PROGRAM and measuring it using suitable methods, as are known, for example, according to the prior art.
  • a loop can be inserted into the compiler run at several different points.
  • the NML code obtained must be partitioned according to the properties of the VPU used, i.e. to be broken down into individual parts that can be mapped to the available resources.
  • Partitioning methods of any kind are to be adapted according to the VPU type used. If there are VPUs that allow the storage of intermediate results in registers and / or memory, the integration of the memory for storing data and / or states must be taken into account by partitioning.
  • the partitioning algorithms e.g. temporal partitioning
  • Some VPUs offer the option of differential reconfiguration. This can be used if only relatively few changes within the arrangement of the PAEs are necessary for a reconfiguration. In other words, only the changes in a configuration compared to the current configuration are reconfigured. In this case, the partitioning can be such that the configuration, which may be differential, following a configuration only contains the necessary reconfiguration data and does not represent a complete configuration. It is possible to consider the configuration data overhead for analysis purposes when assessing the distribution efficiency.
  • the scheduling mechanisms for the partitioned codes can be expanded in such a way that the scheduling is controlled by feedback from the VPU to the respective reconfiguring unit (CT and / or HOSTRECONF).
  • CT and / or HOSTRECONF reconfiguring unit
  • the resulting possibility of conditional execution i. H. the explicit determination of the subsequent partition by the state of the current partition.
  • conditional executions such as B. IF, CASE etc. are taken into account.
  • VPUs are used that have the ability to transmit status signals between the PAEs, whereby PAEs react to and / or process the respective transmitted states
  • the conditional execution within the arrangement of the PAEs can also be carried out within the partitioning and scheduling, i.e. without the need a complete or partial reconfiguration due to a changed conditional program flow.
  • Scheduling can also support the ability to preload configurations during the runtime of another configuration. Several configurations can possibly also be preloaded speculatively, ie without ensuring that the configurations are required at all. Selection mechanisms can then be used to select the configurations to be used at runtime (see also example NLS in DE 100 50 442.6, EP 01 102 674.7)
  • An additional or alternative variant provides that the data processing within the VPU coupled to the CPU requires exactly the same number of cycles as the data processing within the computing pipeline of the CPU.
  • This concept can be ideally used in particular for modern high-performance CPUs with a large number of pipeline stages (> 20).
  • the particular advantage is that no special synchronization mechanisms such as RDY / ACK are necessary and / or no adjustment of opcodes for register control is required.
  • the compiler has to ensure that the VPU complies with the required number of clocks and, if necessary, data processing by inserting delay stages such as e.g. B. to balance a fall-through FIFOs as described in other aforementioned applications.
  • the output code is usually complete and can preferably be processed on the subsequent compilers without further intervention. If necessary, compiler flags and constraints can be generated to control subsequent compilers, whereby the user can optionally add his own specifications and / or modify the generated specifications.
  • compiler flags and constraints can be generated to control subsequent compilers, whereby the user can optionally add his own specifications and / or modify the generated specifications.
  • the following compilers do not need any considerable modifications, so that standard tools known per se can be used in principle.
  • the proposed method is thus particularly suitable, for example, as a preprocessor or preprocessor method before compilers and development systems.
  • compilers according to PACT11 can also be integrated instead of and / or together with the previously described translators.
  • An FPGA can be coupled to the architecture described, in particular directly to the VPU, to enable fine-grained data processing and / or a flexibly adaptable interface (e.g. various serial interfaces (V24, USB, etc.), various parallel interfaces, hard disk interfaces, Ethernet, To enable telecommunication interfaces (a / b, TO, ISDN, DSL, etc) to other modules.
  • the FPGA can be configured from the VPU architecture, in particular by the CT, and / or by the CPU.
  • the FPGA can be operated statically, ie without reconfiguration at runtime and / or dynamically, i.e. with reconfiguration at runtime.
  • the interface code that is used in the extracted code can be specified by different methods.
  • the interface code is preferably stored in a database which is accessed.
  • the unit for implementation can be designed in such a way that it takes into account a selection, for example of the programmer, in which the appropriate interface code is selected, for example, by notes in the PROGRAM or by compiler flags.
  • suitable interface code can be selected.
  • the database itself can be set up and maintained using different methods. A few examples are given to illustrate the possibilities: a) The interface code can be specified by the compiler supplier for certain connection methods between the VPU and CPU (s). This can be taken into account when organizing the database by providing appropriate storage means for this information. b) The interface code can be written by the user who has determined the system structure himself or from existing ones
  • the interface code can be generated automatically by a development system with which, for example, the system structure of the VPU-CPU system was planned and / or described and / or tested.
  • the interface code is usually preferably designed in such a way that it corresponds to the requirements of the programming language in which the extracted code is present, into which the interface code is to be inserted.
  • Communication routines can be introduced into the interface codes in order to synchronize the different development systems for PROCESSOR and VPU.
  • code for the respective debugger e.g. according to PACT11.
  • the interface code is designed so that it enables and / or controls the data exchange between the PROCESSOR and the VPU. It is therefore a suitable and preferred interface for controlling the respective development systems and debuggers. For example, it is possible to activate a debugger for the PROCESSOR as long as the data is being processed by the processor. As soon as the data is transferred to one (or more) VPUs via the interface code, a debugger for VPUs must be activated. If the code is sent back to the PROCESSOR, the PROCESSOR debugger should be activated again. It is therefore possible and preferred to handle such processes by inserting control codes for debuggers and / or development systems into the interface code.
  • control codes incorporated in the interface codes of PROZESSOR and / or VPU.
  • the control codes can largely correspond to existing standards for the control of development systems.
  • the management and communication of the development systems is preferably handled as described in the interface codes, but can, if appropriate, also be carried out separately from them using a similar process.
  • time information can be mapped to synchronization models such as RDY / ACK and / or REQ / ACK or a time stamp process.
  • a subsequent for loop is only run through and iterated if a variable, here inputstream per run, is acknowledged with an RDY. If there is no RDY, the loop is stopped until RDY arrives:
  • command processing is linked to the data flow principle to control processing by the data stream or to control the existence of data.
  • Macros can be parameterized to enable simple adaptation to the algorithm described (see also PACT11)
  • a standard processor e.g. a RISC, CISC, DSP (CPU) is thus coupled with a reconfigurable processor (VPU).
  • VPU reconfigurable processor
  • a first variant provides a direct connection to the instruction set of a CPU (instruction set coupling).
  • a second variant provides a connection via tables in the main memory. So table means are provided.
  • VPUCODE VPUCODE
  • the decoding of a VPUCODE controls a configuration unit (CT) of a VPU that executes certain processes depending on the VPUCODE. There is therefore a CT available for VPU decoding.
  • CT configuration unit
  • a VPUCODE can trigger the loading and / or execution of configurations by the configuration unit (CT) for a VPU.
  • CT configuration unit
  • a VPUCODE can be translated to different VPU commands via a translation table, which is preferably managed by the CPU, but alternatively also by the or a VPU or an external unit
  • the configuration table can be set depending on the executed CPU program or code section.
  • the VPU loads configurations from its own memory or memory shared with the CPU.
  • a VPU configuration can be included in the code of the currently running CPU program.
  • a VPU After receiving an execution command, a VPU executes the configuration to be executed and the corresponding data processing.
  • the termination of data processing can be indicated by a termination signal (TERM) to the CPU.
  • TEM termination signal
  • Corresponding signal lines / interrupt inputs etc. are available and / or designed for this purpose.
  • the occurrence of a VPUCODE can be carried out on the CPU until the termination signal (TERM) of the termination of the data processing arrives from the VPU.
  • the processing of the next codes is continued. If a further VPUCODE occurs, the end of the previous one can then be waited for, or all started VPUCODEs are placed in a processing pipeline, or a task change is carried out in particular as described below.
  • the termination of data processing is confirmed by the arrival of the termination signal (TERM) in a status register. gnalengine.
  • the termination signals arrive in the order of a possible processing pipeline.
  • Data processing on the CPU can be synchronized by testing the status register for the arrival of a termination signal.
  • a task change can be triggered if an application is available prior to the arrival of TERM e.g. due to data dependencies.
  • Such a coupling provides one or more common data sources and sinks, mostly via common bus systems and / or common memories.
  • Data is exchanged between a CPU and a VPU via DMAs and / or other memory access controllers.
  • the data processing is preferably synchronized via an interrupt control or a status query mechanism (e.g. polling).
  • a close coupling corresponds to the direct coupling of a VPU into the instruction set of a CPU described above.
  • the wave reconfiguration can therefore preferably be used.
  • the configuration words are preferably preloaded in advance in such a way that when the command is executed, the configuration which can be configured quickly (using wave reconfiguration, ideally within one cycle).
  • Signals can z. B. are supplied via MUX / Demux stages the subarrays, in particular I / O, data, status and / or trigger signals.
  • the configurations that are likely to be carried out are preferably recognized in advance by the compiler at compile time and preloaded accordingly at runtime.
  • the corresponding configuration is optionally selected and carried out individually for each PAE and / or for a PAE subset. Such procedures are also according to the above. Writings known.
  • a preferred implementation can provide different data transfers between a CPU and VPU. Three particularly preferred methods that can be used individually or in combination are described below.
  • the VPU can extract data from a CPU register, process it and write it back to a CPU register. Synchronization mechanisms between the CPU and the VPU are preferably used.
  • the VPU can receive an RDY signal when the data is written into a CPU register by the CPU and can then process the written data. Reading out data from a CPU register by the CPU can generate an ACK signal, which signals the data acceptance by the CPU of the VPU.
  • the use of the RDY / ACK protocol, known per se, in different forms is advantageous in the present case, particularly in the case of coarse-granular cells of the reconfigurable units.
  • An easy to implement approach is to perform data synchronization using a status register.
  • the VPU can display the readout of data from a register and the associated ACK signal and / or the writing of data into a register and the associated RDY signal in the status register.
  • the CPU first tests the status register and, for example, executes waiting loops or task changes until - depending on the operation - the RDY or ACK has arrived. The CPU then executes the respective register data transfer.
  • the instruction set of the CPU is expanded by load / store instructions with an integrated status query (load_rdy, store_ack). For example, in the case of a store_ack, a new data word is only written into a CPU register wrote if the register was previously read by the VPU and an ACK arrived. Accordingly, load_rdy only reads data from a CPU register if the VPU has previously written new data and generated an RDY.
  • Data belonging to a configuration to be carried out can be written to and / or read from the CPU registers successively, quasi by block moves, similarly to the prior art. Possibly. implemented block-move instructions can preferably be expanded using the integrated RDY / ACK status query described.
  • the wave reconfiguration already mentioned allows a new VPU instruction and the corresponding configuration to be started as soon as the operands of the previous VPU instruction have been removed from the CPU registers.
  • the operands for the new command can be written to the CPU registers immediately after the command has started.
  • the VPU is successively reconfigured for the new VPU command upon completion of the data processing of the previous VPU command, and the new operands are processed.
  • data can be exchanged between a VPU and a CPU by means of suitable bus access to shared resources. If data are to be exchanged that were processed shortly beforehand by the CPU and are therefore likely to still be in the preferred cache of the CPU or are then immediately processed by the CPU and are therefore usefully placed in the cache of the CPU, they are preferred read by the VPU from the cache of the CPU or written to the cache of the CPU. This can be determined by suitable analyzes as far as possible in advance by the compiler at the compile time of the application and the binary code can be generated accordingly.
  • data are to be exchanged that are not expected to be in the cache of the CPU or are not expected to be subsequently required in the cache of the CPU, they are preferably read by the VPU directly from the external bus and the data source connected to it (e.g. memory, peripherals), or written to the external bus and the associated data sink (e.g. memory, peripherals). This can be determined by suitable analyzes as far as possible in advance by the compiler at the compile time of the application and the binary code can be generated accordingly.
  • the data source connected to it e.g. memory, peripherals
  • the associated data sink e.g. memory, peripherals
  • a protocol is preferably implemented between the cache and the bus, which ensures the correct content of the cache.
  • the known MESI protocol according to the prior art can be used for this.
  • the described methods do not initially have to provide a special mechanism for supporting operating systems. It is preferable to ensure that an operating system to be executed corresponds to the status of a to the supporting VPU behaves what is possible and for which, in particular, schedulers can be provided.
  • the status register of the CPU is preferably queried, in which the coupled VPU enters its data processing status (termination signal). If further data processing is to be transferred to the VPU and the VPU has not yet ended the previous data processing, it is waited and / or a task change is preferably carried out.
  • the operating system i.b. Mechanisms controlled by the scheduler:
  • a simple scheduler can either let the current task continue to run on the CPU, provided that it can run on a VPU independently and in parallel with data processing. If or as soon as the task has to wait for the data processing on the VPU to end, the task scheduler switches over to another task.
  • Each newly activated task if it uses the VPU, will check before use whether it is available for data processing and / or is currently still processing data; then either the data processing should be waited for or the task should preferably be changed.
  • Each task generates one or more table (s) (VPUCALL) with a suitable defined data format in the memory area assigned to it to call the VPU.
  • This table contains all control information for a VPU, such as the program / configuration to be executed and / or pointers to the memory location (s) or data sources of the input data and / or the memory location (s) or data sinks of the result data and / or further execution parameters.
  • VPUCALL table with a suitable defined data format in the memory area assigned to it to call the VPU.
  • This table contains all control information for a VPU, such as the program / configuration to be executed and / or pointers to the memory location (s) or data sources of the input data and / or the memory location (s) or data sinks of the result data and / or further execution parameters.
  • er eg data array sizes.
  • the data processing on the VPU now proceeds in such a way that a task creates a VPUCALL and calls the VPU via the operating system.
  • the operating system creates an entry in the LINKLIST.
  • the VPU processes the LINKLIST and executes the referenced VPUCALL.
  • the completion of the respective data processing is indicated by a corresponding entry in the LINKLIST and / or VPUCALL table.
  • the VPU thus works largely independently of the CPU.
  • the operating system and / or the respective task only have to monitor the tables (LINKLIST or VPUCALL).
  • the two methods work particularly efficiently when an architecture is used as the VPU that permits a reconfiguration that is overlaid and / or superimposed on the data processing. This makes it possible to start new data processing and any associated reconfiguration immediately after reading the last operands from the data sources. In other words, it is no longer necessary to end the data processing for the synchronization, but to read the last operands. This significantly increases the performance of data processing.
  • operating systems use task schedulers to manage multiple tasks (tasks) to provide multitasking.
  • Task schedulers cancel tasks at a certain point in time, start other tasks and return after processing to continue processing the canceled task. If it is ensured that a configuration - which corresponds to the processing of a task - only after complete processing - i.e. If all data and states to be processed within this configuration cycle are saved - terminated, locally relevant states can remain unsaved.
  • the memory for results and possibly also the memory for the operands must be saved and restored at a later point in time, i.e. when the task is returned. This can be done comparable to the PUSH / POP commands and methods according to the prior art.
  • the state of the data processing must also be saved, i.e. the pointer to the last operands that were completely processed. Special reference is made to PACT18.
  • the canceled configuration is reconfigured and only the operands are loaded.
  • the data processing starts again as if the configuration has not yet been started. In other words, all data calculations are simply carried out from the beginning, with calculations possibly being carried out beforehand. This option is simple but not very efficient.
  • the canceled configuration is reconfigured, the operades and results already calculated are loaded into the respective memories. Data processing continues with the operands that have not been fully calculated. This method is much more efficient, but assumes that additional states that may arise during the processing of the configuration become relevant.For example, at least one pointer must be saved to the last operands that have been fully calculated so that their successors can be set up again after the new configuration can be.
  • a particularly preferred variant for managing relevant data is provided by the context switch described below.
  • changing tasks and / or at the execution of configurations and their change see, for example, patent application PACT15, which is fully incorporated for disclosure purposes
  • the context switch according to the invention is carried out in such a way that a first configuration is removed, the data to be backed up remain in the corresponding memories (REG) (memories, registers, counters, etc.).
  • REG memories, registers, counters, etc.
  • a second configuration is loaded, this connects the REG with one or more global memory (s) in a suitable manner and in a defined sequence.
  • the configuration can use address generators, for example, to access the global memory (s).
  • the configuration can use address generators, for example, to access REGs configured as memories. According to the configured connection between the REGs, the contents of the REG are written into the global memory in a defined order, the respective addresses being specified by address generators.
  • the address generator generates the addresses for the global memory (s) in such a way that the described memory areas (PUSHAREA) can be uniquely assigned to the removed first configuration.
  • the configuration corresponds to a PUSH of ordinary processors.
  • the first configuration should be started again.
  • a third configuration is started beforehand, which the REG of the most configuration in a defined order.
  • the configuration can use address generators, for example, to access the global memory (s).
  • the configuration can use address generators, for example, to access REGs configured as memories.
  • An address generator generates addresses in such a way that correct access to the PUSHAREA assigned to the first configuration takes place.
  • the generated addresses and the configured sequence of the REG are such that the data of the REG are written from the memories into the REG in the original order.
  • the configuration corresponds to a POP of ordinary processors.
  • the first configuration is started again.
  • a context switch is carried out in such a way that by loading special configurations that work similarly to PUSH / POP known processor architectures, the data to be backed up are exchanged with a global memory.
  • a function adds 2 rows of numbers, the length of the rows is not known at the time of translation, but only at runtime.
  • the function is now interrupted during its execution, for example by a task switch or because of the for x provided memory is full.
  • a, b, x are at this point in time according to the invention in memories, however i and possibly length must be saved.
  • the configuration example is terminated, the register contents are retained and a configuration push is started that reads i and length from the registers and writes them to a memory.
  • Figure 1 illustrates an example of the proposed method and shows a possible system structure.
  • a PROCESS SOR (0101) connected to a VPU (0103) via a suitable interface (0102) for data and status exchange.
  • a PROGRAM code (0110) is broken down (e.g. by a preprocessor for a compiler), for example according to the extraction methods described, into a part (Olli) suitable for the PROCESSOR and a part (0112) suitable for the VPU.
  • Olli is translated by a standard compiler (0113) corresponding to the PROGRAM code, the additional code for describing and managing the interface (0102) between the PROCESSOR and a VPU from a database (0114) being inserted beforehand.
  • Sequential code executable on 0101 is generated (0116) and, if necessary, the corresponding programming (0117) of the interface (0102).
  • the standard compiler can be such that it is available as a commercially available tool or within the framework of a customary development environment.
  • the preprocessor and / or possibly the VPU compiler and / or possibly the debugger and other tools can, for example, be integrated into an existing customary development environment.
  • 0112 is translated by a VPU compiler (0115), additional code for describing and managing the interface (0102) from a database (0114) being inserted. Configurations executable on 0103 are generated (0118) and, if necessary, the corresponding programming (0119) of the interface (0102). It should be expressly mentioned that, in principle, compilers according to DE 101 39 170.6 can also be used for 0115.
  • a basic sequence of a compilation is shown by way of example in FIG.
  • a PROGRAM (0201) is in the extraction unit (0202) according to different procedures in VPU code (0203) and PROCESSOR code (0204) disassembled.
  • Different methods can be used in any combination for extraction, for example information in the original PROGRAM (0205) and / or subroutine calls (0206) and / or analysis methods (0207) and / or the use of object-oriented class libraries (0206a).
  • the code extracted in each case is translated and, if necessary, checked for its suitability for the respective target system (0208).
  • Feedback (0209) to the extraction is possible in order to obtain improvements by changing the assignment of the codes to a PROCESSOR or a VPU or a large number of the same.
  • the resulting code is analyzed for its performance (0214); feedback (0215) on the extraction may be possible in order to obtain improvements by changing the assignment of the codes to the PROCESSOR or a VPU.
  • the resulting VPU code (0216) is passed on to a downstream compiler suitable for the VPU for further translation.
  • the resulting PROCESSOR code (0217) is processed for further translation in any downstream compiler suitable for the PROZESSOR.
  • a preprocessor means with a code input for feeding code to be compiled, with code analysis means, in particular code structure and / or data format and / or data stream detection and / or evaluation means, and with a division evaluation means for evaluating a response Signals from the code analysis means made code division and optionally an iteration means for repeating a code division until stable and / or sufficiently acceptable values are provided with at least two partial code outputs, a first partial code output outputs partial code for at least one conventional processor, and at least one further partial code output for processing with reconfigurable logic units, in particular multi-dimensional or multidimensional, in particular having cell structures, in particular coarse-granular data processing and / or logic cells (PAEs) with arithmetic units and the like and any assigned register means and / or fine-g
  • PAEs coarse-granular data processing and / or logic cells
  • the database for the interface codes (0210) is set up independently and before the compiler run.
  • the following sources are possible for the database: predefined by the supplier (0220), programmed by the user (0221) or automatically generated by a development system (0222).
  • CT's control and manage an arrangement of reconfigurable elements
  • PACs reconfigurable elements
  • the CT's is a local Allocated memory for the configurations (0303).
  • the memory also has an interface (0304) to a global memory that provides the configuration data.
  • the configuration process can be controlled via an interface (0305).
  • An interface of the reconfigurable elements (0302) for sequence control and event management (0306) is available, as is an interface for data exchange (0307).
  • FIG. 4 shows a section of an exemplary CPU system, for example a DSP of the type C6000 from Texas Instruments (0401).
  • Program memory 0402
  • data memory 0403
  • any peripherals (0404)
  • EMIF EMIF
  • a VPU is integrated as a coprocessor (0408) via a memory bus (0406) and a peripheral bus (0407).
  • a DMA controller (EDMA) (0409) can perform any DMA transfers, for example between memory (0403) and VPU (0408) or memory (0403) and peripherals (0404).
  • FIG. 5 shows a more abstract system definition.
  • a CPU (0501) is assigned memory (0502) to which it has write and / or read access.
  • a VPU (0503) is coupled to the memory.
  • the VPU is divided into a CT part (0509) and the reconfigurable elements for data processing (0510).
  • the memory can have several independent access buses (multiport).
  • the memory is segmented into a plurality of independent segments (memory banks), each bank being able to be accessed independently. All segments are preferably within a uniform address space.
  • one segment is mainly available for the CPU (0504)
  • another segment is mainly available for data processing of the VPU (0505)
  • another segment is mainly available for the configuration data of the VPU (0506).
  • a fully configured VPU has its own address generators and / or DMAs to carry out data transfers.
  • a DMA (0507) is provided within the system (FIG. 5) for data transfers with the VPU.
  • the system contains 10 (0508) which the CPU and VPU can have access to.
  • Both the CPU and the VPU can each have dedicated memory areas and IO areas to which the other has no access.
  • a data record (0511) which can be in the memory area and / or in the 10 area and / or partially in one of the two is used for communication between the CPU and VPU, e.g. for the exchange of basic parameters and control information.
  • the data record can contain the following information, for example:
  • Base address (es) of the CT memory area in 0506 for localizing the configurations.
  • synchronization information e.g. Reset, stop, start the VPU.
  • Status information of the VPU eg error or state of data processing.
  • the CPU and VPU are synchronized by polling data and / or preferably by interrupt control (0512).
  • FIG. 6 shows a possible configuration of the interface structure of a VPU for integration into a system similar to FIG. 5.
  • the VPU is assigned a memory / DMA and / or 10 interface for data transfer (0601), and a further system interface (0602) takes over the sequential control such as managing interrupts, starting / stopping processing, exchanging error states, etc.
  • the memory / DMA and / or 10 interface is connected to a memory bus and / or IO bus.
  • the system interface is preferably connected to an IO bus, but can alternatively or additionally be connected to a memory in accordance with 0511.
  • the interfaces (0601, 0402) can be designed to adapt different working frequencies of the CPU and / or VPU and / or system, for example the system or the CPU can currently work with 500MHz, for example, and the VPU with 200MHz.
  • the interfaces can translate the bus protocols, for example the VPU internal protocol can be converted to an external AMBA bus protocol. They therefore effect bus protocol translation means and / or are designed for bus protocol translation, in particular bus protocol translation between the internal VPU protocol and the known bus protocol. It is also possible to provide a conversion directly to CPU-internal bus protocols.
  • the memory / DMA and / or IO interface supports the memory access of the CT to an external memory, which is preferably done directly (memory mapped).
  • the data transfer of the CT (s) and / or PAC (s) can be buffered, for example via FIFO stages.
  • External memory can be addressed and addressed directly, and DMA internal and / or external DMA transfers can also be carried out.
  • the data processing is controlled via the system interface, such as the initialization and / or the start of configurations. Status and / or error states are also exchanged. Interrupts for the control and synchronization between the CT's and a CPU can be supported.
  • the system interface can convert internal VPU protocols in such a way that they are converted to external (standard) protocols (e.g. AMBA).
  • AMBA external (standard) protocols
  • a preferred method of code generation for the system described is described in other parts of this application.
  • the method describes a compiler that divides program code into code for a CPU and code for a VPU. Disassembly is carried out on the different processors using different methods. In a particularly preferred embodiment, the respective disassembled codes are expanded by the interface routines for communication between the CPU and the VPU. The expansion can be done automatically by the compiler.
  • the first table shows, for example, a sequence when using the system DMA (EDMA) for data transfer:
  • a second table shows, for example, a preferred, optimized process.
  • the VPU itself has direct access to the configuration memory (0306). Furthermore, the data transfer by DMA circuit are executed within the VPU that crizspielsw e ise be permanently implemented can and / or arise from the configuration of configurable parts of the PAC.
  • the present invention is concerned with methods which enable a translation of a classical high language such as Pascal, C, C ++, Java, etc. to a reconfigurable architecture.
  • the method is designed in such a way that only those parts of the program to be translated that are suitable for the reconfigurable target architecture are extracted. The remaining parts of the program are translated to a conventional processor architecture.
  • a preferred implementation can provide different data transfers between a CPU (0701) and VPU (0702).
  • the configurations to be carried out on the VPU are selected by the instruction decoder (0705) of the CPU, which recognizes specific instructions intended for the VPU and controls the CT (0706) in such a way that the corresponding configurations from a memory (0707) assigned to the CT in particular shared with the CPU or the same as the main memory of the CPU can be loaded into the array of PAEs (PA, 0108).
  • CPU registers (0703) are provided to extract, process and write data back to a CPU register when the register is coupled, b
  • a status register (0704) is provided for data synchronization.
  • a cache is also provided, which is intended to ensure that if data is to be exchanged that was previously processed by the CPU, it is likely that it is still in the cache (0709) of the CPU or will be processed immediately by the CPU.
  • the external bus is labeled (0710) and it is used to read data from a data source (e.g. memory, peripherals) connected to it, or to the external bus and the data sink connected to it (e.g. memory, peripherals).
  • a data source e.g. memory, peripherals
  • This bus can be the same as the external bus of the CPU (0712 & dashed).
  • a protocol (0711) between cache and bus is implemented, which ensures the correct content of the cache.
  • (0713) is an FPGA (0713) that can be coupled to the VPU to enable fine-grained data processing and / or a flexible, adaptable interface (0714) (e.g. various serial interfaces (V24, USB, etc.), various parallel interfaces, hard disk interfaces , Ethernet, telecommunication interfaces (a / b, TO, ISDN, DSL, etc)) to other modules and / or the external bus system (0712).
  • various serial interfaces V24, USB, etc.
  • various parallel interfaces e.g. various parallel interfaces, hard disk interfaces , Ethernet, telecommunication interfaces (a / b, TO, ISDN, DSL, etc)
  • FIG. 8 there is a table or linked list (LINKLIST, 0801) in the memory area of the operating system which points to all VPUCALL tables (0802) in the order in which they were created.
  • a table or linked list (LINKLIST, 0801) in the memory area of the operating system which points to all VPUCALL tables (0802) in the order in which they were created.

Abstract

Die Erfindung betrifft ein Verfahren zur Übersetzung von Programmen auf ein System bestehend aus wenigstens einem ersten Prozessor und einer rekonfigurierbaren Einheit. Hierbei ist vorgesehen, dass die Codeteile, die für die rekonfigurierbare Einheit geeignet sind, bestimmt und extrahiert werden und der verbleibende Code zur Abarbeitung durch den ersten Prozessor derart extrahiert wird.

Description

Titel: Verfahren zur Bearbeitung von Daten
Beschreibung
Die vorliegende Erfindung befaßt sich mit Datenverarbeitung. Insbesondere befaßt sich die vorliegende Erfindung mit herkömmlichen, d.h. konventionellen und rekonfigurierbaren Prozessorarchitekturen sowie mit Verfahren hierfür, die eine Übersetzung einer klassischen Hochsprache (PROGRAMM) wie Pascal, C, C++, Java, etc. ermöglichen, insbesondere auf eine rekonfigurierbare Architektur. Insbesondere befaßt sich die vorliegende Erfindung mit der Integration und/oder engen Kopplung von rekonfigurierbaren Prozessoren mit Standardprozessoren, dem Datenaustausch und der Synchronisation der Datenverarbeitung.
Unter einer konventionellen Prozessorarchitektur (PROZESSOR) werden vorliegend beispielsweise sequentielle Prozessoren mit einer von-Neumann- oder Harvardarchitektur verstanden, wie z.B. Kontroller, CISC-, RISC-, VLIW-, DSP-, u.a. Prozessoren verstanden. Unter einer rekonfigurierbaren Zielarchitektur werden vorliegend Bausteine (VPU) mit wiederholt und insbesondere zur Laufzeit insbesondere unterbrechungsfrei konfigurierbarer Funktion und/oder Vernetzung verstanden, insbesondere integrierte Bausteine mit einer Mehrzahl von ein- oder mehrdimensional angeordneten arithmetischen und/oder logischen und/oder analogen und/oder speichernden insbesondere evtl. auch grobgranularen Baugruppen (PAE) , die direkt oder durch ein Bussystem miteinander verbunden sind.
Zur Gattung dieser Bausteine zählen insbesondere systolische Arrays, neuronale Netze, Mehrprozessor Systeme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen, Vernet- zungs- und Netzwerkbausteine wie z.B. Crossbar-Schalter, ebenso wie bekannte Bausteine der Gattung FPGA, DPGA, XPUTER, etc.. Hingewiesen wird insbesondere in diesem Zusammenhang auf die folgenden Schutzrechte desselben Anmelders: P 44 16 881.0- 53, DE 197 81 412.3, DE 197 81 483.2, DE 196 54 846.2-53, DE 196 54 593.5-53, DE 197 04 044.6-53, DE 198 80 129.7, DE 198 61 088.2-53, DE 199 80 312.9, PCT/DE 00/01869, DE 100 36 627.9-33, DE 100 28 397.7, DE 101 10 530.4, DE 101 11 014.6, PCT/EP 00/10516, EP 01 102 674.7, DE 196 51 075.9-53, DE 196 54 846.2-53, DE 196 54 593.5-53, DE 197 04 728.9, DE 197 07 872.2, DE 101 39 170.6, DE 199 26 538.0, DE 101 42 904.5, DE 101 10 530.4. Diese sind hiermit zu Offenbarungszwecken vollumfänglich eingegliedert.
Das System kann insbesondere als (Standard) -Prozessor oder Baugruppe ausgestaltet sein und/oder in einem Halbleiter (System on Chip SoC) integriert sein.
Rekonfigurierbare Bausteine (VPUs) unterschiedlicher Gattungen (wie z.B. PACT XPP-Technologie, Morphics, Morphosys, Chamele- on) sind zu bestehenden technischen Umgebungen und Programmierverfahren weitgehend inkompatibel.
Programme für diese Bausteine sind typisch inkompatibel zu bereits bestehenden Programmen von CPUs. Dadurch wird ein erheblicher Entwicklungsaufwand zur Programmierung erforderlich, z.B. besonders für Bausteine der Gattungen Morphics, Morpho- sys. Cha eleon integriert bereits einen Standardprozessor (ARC) auf mehr oder minder rekonfigurierbaren Bausteinen. Dadurch stehen Ansätze für Tools zur Programmierung zur Verfügung. Allerdings ist nicht jede technische Umgebung für den Einsatz von ARC-Prozessoren geeignet, insbesondere liegen bestehende Programme, Codebibliotheken etc. oftmals für beliebige unbestimmte andere CPUs vor.
Es hat sich in internen Versuchen gezeigt, daß es bestimmte Verfahren und Programmabläufe gibt, die sich besser mit einer rekonfigurierbare Architektur abarbeiten lassen als mit einer konventionellen Prozessorarchitektur. Umgekehrt gibt es auch solche Verfahren und Programmabläufe, die besser mit einer konventionellen Prozessorarchitektur ausgeführt werden können. Es ist dafür wünschenswert, um eine jeweilige Optimierung zu ermöglichen, eine Ablaufteilung vorzusehen.
Bekannte Übersetzungsverfahren für rekonfigurierbare Architekturen unterstützen keine Weitergabe von Codes an beliebige Standard-Compiler zur Generierung von Objektcodes für einen beliebigen PROZESSOR. Gewöhnlicherweise ist der PROZESSOR fest innerhalb des Compilers definiert .
Weiterhin existieren keine Scheduling-Mechanismen zur Rekonfi- guration der einzelnen generierten Konfigurationen für VPUs. Insbesondere fehlen Scheduling-Mechanismen für die Konfigura- tion unabhängiger extrahierter Teile gleichwohl wie für einzelne Partitionen extrahierter Teile. Entsprechende Übersetzungsverfahren nach dem Stand der Technik sind beispielsweise definiert durch die Dissertation „Übersetzungsmethoden für strukturprogrammierbare Rechner, Dr. Markus Weinhardt, 1997".
Zur Partitionierung von Array-CODE sind mehrere Verfahren nach dem Stand der Technik bekannt, z. B. Joao M. P. Cardoso, „Com- pilation of Java™ Algorithms onto Reconfigurable Computing Systems with Exploitation of Operation-Level Parallelism", Ph. D. Thesis Universidade Tecnica de Lisboa (UTL) , 2000.
Diese Verfahren sind jedoch in keine kompletten Compilersysteme eingebettet. Weiterhin setzen die Verfahren die vollständige Steuerung der Rekonfiguration durch einen Hostprozessor voraus, was einen erheblichen Aufwand bedeutet. Die Partitio- nierungsstrategien sind für FPGA-basierende Systeme ausgelegt und entsprechen daher keinem echten Prozessormodell.
Die Aufgabe dieser Erfindung besteht darin, Neues für die gewerbliche Anwendung bereitzustellen.
Die Lösung dieser Aufgabe wird in unabhängiger Form beansprucht. Bevorzugte Ausführungen finden sich in den Unteransprüchen.
Ein rekonfigurierbarer Prozessor (VPU) wird somit in eine technische Umgebung eindesigned, die einen Standardprozessor (CPU) besitzt, wie beispielsweise einen DSP, RISC, CISC- Prozessor oder (Mikro) -Kontroller aufweist. Das Design kann erfindungsgemäß derart erfolgen, dass eine einfache und leistungsfähige Anbindung besteht . Ein sich ergebender Aspekt ist die einfache Programmierbarkeit des entstehenden Systems. Die Weiterverwendung bestehender Programme der CPU sowie die Codekompatibilität und die einfache Integration der VPU in die bestehenden Programme finden Berücksichtigung.
Eine VPU (oder ohne jeweils besonders erwähnt zu werden, mehrere VPUs) wird derart mit einer bevorzugten CPU (oder ohne jeweils besonders erwähnt zu werden, mehreren CPUs) gekoppelt, dass sie die Stelle und Funktion eines Coprozessors (bzw. mehrerer wahlweise ansprechbarer Coprozessoren) einnimmt. Die Funktion ermöglicht die einfache Einbindung in bestehende Programmcodes entsprechend den bereits existierenden Methoden zum Umgang mit Coprozessoren nach dem Stand der Technik.
Der erfindungsgemäße Datenaustausch zwischen CPU und VPU kann mittels Speicherkopplung und/oder IO-Kopplung erfolgen. CPU und VPU können sämtliche Ressourcen teilen, in besonderen Ausgestaltungen ist es auch möglich, dass CPU und VPU nur einen Teil der Ressourcen gemeinsam verwenden und andere Ressourcen jeweils explizit und/oder exclusive für eine CPU oder VPU zur Verfügung stehen.
Um einen Datenaustausch durchzuführen, können Datensätze und/oder Konfigurationen in jeweils besonders dafür vorgesehen Speicherbereiche kopiert bzw. geschrieben/gelesen werden und/oder entsprechende Basisadressen gesetzt werden, dass diese auf die jeweiligen Datenbereiche zeigen.
Zur Steuerung des Coprozessors wird bevorzugt ein Datensatz vorgesehen, der beispielsweise die Grundeinstellungen einer VPU beeinhaltet, wie beispielsweise bestimmte Basisadressen. Desweiteren können Statusvariablen zur Ansteuerung und Funktionssteuerung einer VPU durch eine CPU sowie für Rückmeldungen einer VPU an eine CPU vorgesehen sein. Der Datensatz kann über einen gemeinsamen Speicher (RAM) und/oder über einen gemeinsamen peripheren Adressraum (10) ausgetauscht werden.
Zur Synchronisation der CPU und VPU können einseitig oder gegenseitig wirkende Interruptverfahren (die z.B. durch Signaltransfer über insbesondere dedizierte bzw. hierfür ausgebildete Interruptleitungen und/oder Interrupteingänge realisiert sind) vorgesehen sein und/oder die Synchronisation erfolgt mittels Pollingverfahren. Weiterhin können Interrupts zur Syn- chonisation von Daten- und/oder DMA-Transfers verwendet werden.
In einer besonders zu bevorzugenden Ausgestaltung wird eine VPU durch eine CPU gestartet und arbeitet danach bevorzugt unabhängig die Applikation ab.
Besonders leistungsfähig ist ein bevorzugter Aufbau, bei welchen die verwendete VPU eigene Mechanismen zum Laden und Kontrollieren von Konfigurationen vorsieht. Zur Gattung dieser VPUs gehören beispielsweise PACT XPP und Chameleon. Die erfindungsgemäßen Schaltungen ermöglichen ein Verfahren zum Betrieb derart, dass die Konfigurationen der VPU zusammen mit dem auszuführenden Programm der CPU in einen Speicher geladen werden. Die CPU kann während der Ausführung des Programmes die VPU auf die Speicherstellen verweisen (z.B. durch Angabe der Adressen oder Pointer) , die die jeweils auszuführenden Konfigurationen beinhalten. Die VPU kann daraufhin die Konfigurationen selbständig und ohne weitere Einflußnahme durch die CPU laden. Die Ausführung startet sofort oder ggf. durch eine zusätzliche Information (z.B. Interrupt und/oder Start Befehl) durch die CPU. In einer besonders bevorzugten Erweiterung kann die VPU selbständig innerhalb eines Speichers Daten lesen und schreiben.
In einer besonders bevorzugten Erweiterung kann die VPU ebenfalls selbständig neue Konfigurationen aus dem Speicher laden und sich bei Bedarf neu konfigurieren, ohne dass es eines weiteren Einflusses durch die CPU bedarf.
Diese Ausgestaltungen ermöglichen einen weitestgehend von CPUs unabhängigen Betrieb von VPUs. Lediglich ein Synchronisations- austausch zwischen CPU und VPU, der bevorzugt bidirektional stattfinden kann, sollte zusätzlich vorgesehen werden, um die Datenverarbeitungen und/oder Konfigurationsausführungen aufeinander abzustimmen.
Es wurde weiter erkannt, daß Verfahren zur Datenverarbeitung bevorzugt so ausgelegt werden können und/oder sollen, daß jeweils für die rekonfigurierbare Zielarchitektur (VPU) besonders geeignete Teile (VPU-CODE) des zu übersetzenden Programmes identifiziert und extrahiert werden, um eine besonders effiziente Datenverarbeitung zu ermöglichen. Diese Teile sind entsprechend zu partitionieren und die Konfiguration der einzelnen Partitionen ist in ihrer zeitlichen Reihenfolge zu steuern.
Die verbleibenden Teile des Programmes können auf eine konventionelle Prozessorarchitektur (PROZESSOR) übersetzt werden. Dies geschieht bevorzugt dergestalt, daß diese Teile als Hochsprachencode in einer Standard-Hochsprache (z. B. ANSI C) derart ausgegeben werden, daß ein gewöhnlicher (ggf. bereits existierender) Hochsprachencompiler diese ohne weiteres verarbeiten kann. Weiterhin sei angemerkt, daß die Verfahren auch auf Gruppen von mehreren Bausteinen angewendet werden können.
Insbesondere kann eine Art "Double-Buffering" zur besonders einfachen und zugleich schnellen Rekonfiguration angewendet werden, in welchem eine Mehrzahl von VPUs vorgesehen sind, wobei ein Teil der VPUs zu einer Zeit rekonfiguriert werden kann, zu welcher ein anderer Teil rechnet und möglicherweise ein Weiterer etwa inaktiv sein kann. Die Daten-, Trigger-, Statusverbindungen etc. werden zwischen der Mehrzahl von VPUs geeignet ausgetauscht und ggf. durch adressierte Busse und/oder Multiplexer/Demultiplexer entsprechend der aktuell aktiven und/oder zu rekonfigurierenden VPUs verschaltet.
Ein Vorteil dieses Verfahrens liegt darin, daß bestehender Code, der für einen beliebigen PROZESSOR geschrieben wurde, unter Einbeziehung einer VPU weiterverwendet werden kann und keine oder nur vergleichsweise geringe Modifikationen durchgeführt werden müssen. Die Modifikationen können zudem schrittweise erfolgen, wobei nach und nach immer mehr Code von dem PROZESSOR auf die VPU übertragen werden kann. Das Projektrisiko sinkt und die Überschaubarkeit steigt wesentlich an. Es wird darauf hingewiesen, daß einer derartigen sukzessive Übertragung von immer mehr Aufgaben auf die VPU, d.h. auf das integrale multidimensionale partiell rekonfigurierbaren insbesondere grobgranulare Feld an Elementen, eine besondere Bedeutung für sich hat und für sich als erfinderisch angesehen wird aufgrund seiner gravierenden Vorteile bei der Systemportierung.
Weiterhin kann der Programmierer in seiner gewohnten Entwicklungsumgebung arbeiten und muß sich nicht auf eine neue, möglicherweise fremde Entwicklungsumgebung einstellen. Ein erster wesentlicher Aspekt der vorliegenden Erfindung ist darin zu sehen, daß ein PROZESSOR derart mit einer oder mehreren VPU(s) verbunden wird, daß ein effizienter Informationsaustausch, insbesondere in Form von Daten- und Statusinformation möglich ist.
Der Anordnung eines herkömmlichen Prozessors und eines rekonfigurierbaren Prozessors, dergestalt, daß ein Austausch von Daten- und/oder Statusinformation zwischen denselben während der Abarbeitung eines oder mehrerer Programme möglich ist und/oder ohne daß insbesondere die Datenverarbeitung auf dem rekonfigurierbaren Prozessor und/oder dem herkömmlichen Prozessor signifikant unterbrochen werden muß, sowie der Ausbildung eines derartigen Systems, wird gleichfalls für sich Bedeutung zugemessen.
Es können zunächst beispielsweise eines oder alle der folgenden Verbindungsverfahren und/oder -mittel verwendet werden: a) Shared-Memory b) Netzwerk (beispielsweise Bussysteme wie z.B. PCI -Bus, Serielle Busse wie z.B. Ethernet) c) Kopplung an einen internen Registersatz oder mehrere in- teren Registersätze d) andere Speichermedien (Festplatte, Flash-ROM, etc.)
Prinzipiell kann auch die VPU und/oder CPU selbständig ohne Zuhilfenahme eines DMAs auf den Speicher zugreifen. Der gemeinsame Speicher kann insbesondere auch als Dualport- oder Multiportspeicher ausgestaltet sein. Dem System können weitere Baugruppen zugeordnet werden, insbesondere können rekonfigurierbare FPGAs eingesetzt werden, um eine feingranulare Verarbeitung von einzelner Signale oder Datenbits zu ermöglichen und/oder flexible adaptierbare Interface (z.B. diverse serielle Schnittstellen (V24, USB, etc.), diverse parallele Schnittstellen, Festplattenschnittstellen, Ethernet, Telekommunikationsschnittstellen (a/b, TO, ISDN, DSL, etc)) aufbauen zu können.
Der Aufbau einer VPU ist beispielsweise bekannt aus den o. g. zitierten Anmeldungen. Versuche zu alternativen Bausteindefinitionen sind beispielsweise unter dem Namen Chameleon geführt worden. VPUs lassen sich auf unterschiedliche Weise in ein System integrieren. Ein Anschluß an einen Hostprozessor ist beispielsweise möglich. Je nach Verfahren kann der Hostprozessor die Konfigurationskontrolle (HOSTRECONF) mit übernehmen (z. B. Chameleon) oder, z . B., eine dedizierte Einheit (CT) zur Steuerung der (Re) Konfiguration bestehen.
Entsprechend generiert der Übersetzer gemäß dem beschriebenen Verfahren die Steuerinformation für die Rekonfiguration für eine CT und/oder einen HOSTRECONF.
Es kann nun das Übersetzungsprinzip derart ausgestaltet sein, daß aus einem PROGRAMM mittels eines PRÄPROZESSORS die Teile extrahiert werden, die sich auf die jeweils bestimmte (n) VPU(s) effizient und/oder sinnvoll abbilden lassen. Diese Teile werden in ein für VPUs geeignetes Format transformiert (NML) und dann weiter in einen Objektcode übersetzt.
Der verbleibenden Code und/oder der extrahierte Code wird erfahrungsgemäß an oder bezüglich der Stelle der durch die Extraktion fehlenden Code-Teile um einen Interface-Code erweitert, der entsprechend der Architektur des Zielsystems die Kommunikation zwischen PROZESSOR (en) und VPU(s) steuert. Der verbleibende und ggf. erweiterte Code kann bevorzugt trahiert werden sollen. Beispielsweise kann dies folgendermaßen erfolgen:
Code
# START_EXTRACTION
Zu extrahierender Code
# END_EXTRACTION
Code
„// START_EXTRACTIO w kennzeichnet den Beginn eines zu extrahierenden Codes .
„// END_EXTRACTION" kennzeichnet das Ende eines zu extrahierenden Code .
In einem solchen Fall ist die Einheit zur Umsetzung des Programms in Konfigurationscodes dazu ausgebildet, die Hints beziehungsweise Umsetzungsvorgaben zu erkennen.
Es ist auch möglich, daß zur Extraktion durch Aufruf von NML- Routinen Teile des PROGRAMMES direkt in NML implementiert werden und in die NML-Routinen durch Aufrufe (calls) gesprungen wird. Beispielsweise erfolgt dies derart:
a) NML-Code
procedure EXAMPLE begin
end b) PROGRAMM Code
Code
call EXAMPLE // Aufruf des NML-Codes
Code
In diesem Fall ist die Einheit zur Umsetzung dazu ausgebildet, NML-Programmteile, das heißt Programmteile zur Ausführung in und/oder auf einem rekonfigurierbaren Array in ein größeres Programm einzubinden.
Es ist weiter alternativ und/oder zusätzlich eine Extraktion aus einer objektorientierten Klasse möglich. Für eine VPU geeignete Makros werden als Klasse in der Klassenhierarchie einer objektorientierten Programmiersprache definiert. Die Makros können dabei durch Annotation derart gekennzeichnet sein, daß sie als für eine VPU bestimmte Codes erkannt und entsprechend - auch in höheren Hierarchien der Sprache - weiterverarbeitet werden.
Innerhalb eines Makros ist bevorzugt eine bestimmte Vernetzung und/oder Abbildung durch das Makro vorgegeben, die sodann die Abbildung des Makros auf die VPU bestimmt .
Durch die Instantiierung und Verkettung der Klasse entsteht eine Implementierung der Funktion, bestehend aus mehreren Makros auf der VPU. Mit anderen Worten definiert die Instantiierung und Verkettung der Makros die Abbildung und Vernetzung der einzelnen Operationen aller Makros auf der VPU und/oder ggf. die Vernetzung und/oder den Datenaustausch zwischen VPU und CPU.
Die Interfacecodes werden bei der Instantiierung hinzugefügt. Die Verkettung beschreibt das detaillierte Mapping der Klasse auf die VPU.
Eine Klasse kann beispielsweise auch als ein Aufruf einer oder mehrerer NML-Routinen gebildet werden.
a) Klassen-Code
class EXAMPLE begin
end
b) PROGRAMM Code
Code
EXAMPLE var() // Instantiierung der Klasse
Code
Es ist weiter auch eine Extraktion durch Analyse möglich. Durch an die jeweilige VPU angepaßte Analysemethoden werden Teile innerhalb des PROGRAMMES erkannt, die effizient und/oder sinnvoll auf die VPU abbildbar sind. Diese Teile werden aus dem PROGRAMM extrahiert. Eine beispielsweise für viele VPUs geeignete Analysemethode ist der Aufbau von Datenfluß- und/oder Kontrollflußgraphen aus dem PROGRAMM. Diese Graphen können hinsichtlich ihrer möglichen Partitionierung und/oder Abbildung auf die Ziel-VPU automatisch untersucht werden. In diesem Fall werden die Teile der generierten Graphen bzw. die entsprechenden PROGRAMMTEILE, extrahiert, die sich hinreichend gut partitionieren und/oder abbilden lassen. Hierzu kann eine Partitionierbarkeits- und/oder Abbildbarkeitsanalyse erfolgen, die die jeweilige Eigenschaft bewertet Entsprechend dieser Bewertung erfolgt dann die Partitionierung und Extraktion der Programmteile auf die VPU, sowie das Einführen der vorgesehenen Interfaces . .
Es soll ausdrücklich auf die in der Patentanmeldung DE 101 39 170.6 beschriebenen Analysemethoden verwiesen werden, die beispielsweise zur Anwendung kommen können. Die vorerwähnte Anmeldung ist zu Offenlegungszweckung vollumfänglich eingegliedert.
Eine mögliche Analysemethode ist auch durch Erkennung bestimmter Datentypen gegeben.
Unterschiedliche Datentypen eignen sich mehr oder weniger gut für die Bearbeitung auf einer VPU. Beispielsweise ist eine komplexe Pointer-Arithmetik, bzw. eine pointerbasierende Datenadressierung (pointer) schwer auf eine VPU abbildbar, während sich Arrays (array) sehr gut abbilden lassen.
Erfindungsgemäß können daher weitgehend automatisch oder manuell die jeweils geeigneten Datentypen und zumindest wesentliche Teile von deren Datenverarbeitung auf eine VPU übertragen und entsprechend extrahiert werden. Die Extraktion erfolgt da- mit im Ansprechen auf das Auftreten bestimmter Datentypen und/oder Datenoperationen.
Es soll erwähnt werden, daß zusätzliche, den Datentypen zugeordnete Parameter weitere Hinweise zur Bestimmung der Ausführbarkeit und/oder Ausführungsperformance auf einer VPU geben können und daher maßgeblich zur Extraktion mitverwendet werden können. Beispielsweise spielt die Größe von zu berechnenden Arrays eine wesentliche Rolle. Es lohnt sich zumeist nicht, kleine Arrays auf einer VPU zu berechnen, da hier der Synchro- nisations- und Datenaustauschaufwand zwischen CPU und VPU zu hoch sein kann. Einschränkend ist aber dabei wiederum zu erwähnen, daß kleine Arrays, die innerhalb einer Schleife besonders häufig verrechnet werden, sich dennoch sehr gut für VPUs eignen, insofern die Schleife weitestgehend komplett auf der VPU berechnet wird. Große Arrays können dagegen zumeist ohne weiteres auf einer VPU besonders performant berechnet werden.
Weiterhin soll erwähnt werden, daß besondere Datentypen durch einen besonders angepaßten Compiler oder ggf. durch einen Anwender (z. B. mittels TYPE in Pascal) erstellt werden können, die sich besonders für VPUs eignen und deren Datenverarbeitung dann auf einer VPU ausgeführt wird.
Beispielsweise können folgende Datentypen bestehen: TYPE streaml of Byte [] ; TYPE stream2 of Byte [0..255;
Stream definiert einen Datenstrom (stream) von in der Regel großer, ggf. nicht vorbekannter und/oder unendlicher Länge. Streaml hatte hier eine nicht vorbekannte Länge. Beispielsweise könnte ein mit diesem Datentyp programmierter FIR-Filter (oder z. B. eine FFT oder DCT) automatisch - und ggf ausgewalzt - auf eine VPU abgebildet werden. Die Rekonfiguration erfolgt dann typisch und bevorzugt im Ansprechen auf andere Mechanismen als den Datenstromverlauf, z.b. durch Zähler, Vergleicher, CT-gesteuert und/oder durch Time-Out. Soll hierbei etwa eine Wave- oder andere Rekonfiguration ausgelöst werden, so kann diese über eine durch vorgenannte Methoden veranlaßte Kennzeichnung eines Datenpaketes, insbesondere Datenbytes, als ein letztes zu sein erfolgen um nach und/oder mit dem Durchlauf dieses als letzes Datenpaket gekennzeichneten Datenpaketes die Rekonfiguration auszulösen.
stream2 definiert einen Datenstrom der Länge von hier 256 Byte, der wie streaml behandelt werden kann, jedoch die Eigenschaft aufweist, nach 256 Byte zu enden und damit nach Beendigung möglicherweise eine Rekonfiguration im Sinne der vorab zitierten Patente selbigen Anmelders auslösen kann. Insbesondere kann eine Wave-Rekonfiguration (z. B. nach DE 197 04 728.9, DE 199 26 538.0, DE 102 06 857.7, DE 100 28 397.7) mit dem Eintreffen des letzten Daten-Bytes ausgelöst werden und mit der Verarbeitung dieses letzten Daten-Bytes die jeweilige, das Byte verarbeitende PAE rekonfiguriert werden.
Eine für die implementierte VPU geeignete Übersetzung des extrahierten Codes nach NML kann bevorzugt durchgeführt werden.
Für datenflußorientierte VPUs kann beispielsweise automatisch ein Datenfluß- und/oder Kontrollflußgraph aufgebaut werden. Die Graphen werden dann in NML-Code übersetzt.
Entsprechende Code-Teile wie z. B. Schleifen können mittels einer Datenbank (LookUp) übersetzt werden oder gewöhnliche Transformationen können durchgeführt werden. Für Codeteile können auch Makros vorgesehen sein, die dann gemäß den in vorgenannten Anmeldungen offenbarten IKR weiterverwendet werden. Ebenfalls kann die Modularisierung nach PACT13, Fig. 28 unterstützt werden.
Gegebenenfalls kann bereits das Abbilden auf die VPU bzw. dessen Vorbereitung erfolgen, beispielsweise mittels der Durchführung des Plazierens der benötigten Ressourcen und des Rou- tens der Verbindungen (Place and Route) . Dies kann zum Beispiel nach per se bekannten Regeln des Plazierens und Routens geschehen.
Es ist auch möglich, mittels einer automatischen Analysemethode den extrahierten Code und/oder den übersetzten NML-Code auf seine Verarbeitungseffizienz hin zu analysieren. Dabei ist die Analysemethode bevorzugt so gewählt, daß der Interface-Code und die daraus entstehenden Performanceeinflüsse an geeigneter Stelle mit in die Analyse einfließen. Geeignete Analyseverfahren sind insbesondere in den vorgenannten Anmeldungen der vorliegenden Anmelderin beschrieben.
Gegebenenfalls wird die Analyse durch eine komplette Übersetzung und Implementierung auf dem Hardware-System durchgeführt, indem das PROGRAMM ausgeführt und mit geeigneten Methoden, wie sie beispielsweise nach dem Stand der Technik bekannt sind, vermessen wird.
Es ist weiter möglich, daß basierend auf den durchgeführten Analysen, verschiedene durch die Extraktion für eine VPU gewählte Teile als ungeeignet identifiziert werden können. Umgekehrt kann die Analyse ergeben, daß bestimmte, für einen PROZESSOR extrahierte Teile zur Ausführung auf einer VPU geeignet wäre . Eine optionale Schleife, die nach der Analyse basierend auf geeigneten Entscheidungskriterien zurück in den Extraktionsteil führt, um diesen mit entsprechend der Analyse angepaßten Extraktionsvorgaben erneut auszuführen, ermöglicht die Optimierung des Übersetzungsergebnisses. Man hat somit eine Iteration. Dieses Vorgehen ist bevorzugt.
Eine Schleife kann an mehreren unterschiedlichen Stellen in den Compilerlauf eingebracht sein.
Der erhaltene NML-Code ist bei Bedarf entsprechend den Eigenschaften der verwendeten VPU zu partitionieren, d.h. in einzelne Teile zu zerlegen, die auf jeweils in die vorhandenen Ressourcen abgebildet werden können.
Eine Vielzahl derartiger Mechanismen, insbesondere auf Graphenanalyse basierende, sind nach dem Stand der Technik per se bekannt. Eine bevorzugte Variante basiert jedoch auf der Analyse der Programmsourcen und ist unter dem Begriff temporal Partitioning bekannt. Dieses Verfahren ist in der genannten PHD-Thesis von Cardoso beschrieben, die zu Offenbarungszwecken vollumfänglich eingegliedert wird.
Partitionierungsverfahren gleich welcher Art sind entsprechend des verwendeten VPU-Types zu adaptieren. Liegen VPUs vor, die die Speicherung von Zwischenergebnissen in Register und/oder Speicher zulassen, ist durch die Partitionierung die Einbindung der Speicher zur Speicherung von Daten und/oder Zuständen zu berücksichtigen. Die Partitionierungsalgorithmen (z. B. die temporale Partitionierung) sind entsprechend zu adaptieren. Gewöhnlicherweise wird die eigentliche Partitionierung und das Scheduling durch die genannten Patente jedoch erheblich vereinfacht und erst sinnvoll ermöglicht. Manche VPUs bieten die Möglichkeit der differentiellen Rekon- figuration. Diese kann angewendet werden, wenn nur verhältnismäßig wenige Änderungen innerhalb der Anordnung der PAEs bei einer Rekonfiguration notwendig werden. Mit anderen Worten werden nur die Veränderungen einer Konfiguration gegenüber der aktuellen Konfiguration rekonfiguriert. Die Partitionierung kann in diesem Fall dergestalt sein, daß die auf eine Konfiguration folgende, gegebenenfalls differentielle Konfiguration nur die notwendigen Rekonfigurationsdaten enthält und keine vollständige Konfiguration darstellt. Es ist möglich, den Kon- figurationsdatenoverhead zu Analysezwecken bei der Beurteilung der Aufteilungseffizient mit zu berücksichtigen.
Die Schedulingmechanismen für die partitionierten Codes können derart erweitert werden, daß das Scheduling durch Rückmeldungen der VPU an die jeweils rekonfigurierende Einheit (CT und/oder HOSTRECONF) gesteuert wird. Insbesondere wird dabei bei der Partitionierung die sich daraus ergebende Möglichkeit der bedingten Ausführung, d. h. der expliziten Bestimmung der nachfolgenden Partition durch den Zustand der aktuellen Partition genutzt. Mit anderen Worten ist es möglich, die Partitionierung derart zu optimieren, daß bedingte Ausführungen wie z. B. IF, CASE etc. berücksichtigt werden.
Werden VPUs verwendet, die die Fähigkeit besitzen Statussignale zwischen den PAEs zu übertragen, wobei PAEs auf die jeweils übertragenen Zustände reagieren und/oder diese mitverarbeiten, kann innerhalb der Partitionierung und des Schedulings zudem die bedingte Ausführung innerhalb der Anordnung der PAEs, also ohne die Notwendigkeit einer vollständigen oder teilweisen Rekonfiguration aufgrund eines geänderten bedingten Programmablaufs, berücksichtigt werden. Weiterhin kann das Scheduling die Möglichkeit des Vorladens von Konfigurationen während der Laufzeit einer anderen Konfiguration unterstützen. Dabei können mehrere Konfigurationen möglicherweise auch spekulativ vorgeladen werden, d. h. ohne daß sichergestellt ist, daß die Konfigurationen überhaupt benötigt werden. Durch Selektionsmechanismen können dann zur Laufzeit die zu verwendenden Konfigurationen ausgewählt werden (siehe auch Beispiel NLS in DE 100 50 442.6, EP 01 102 674.7)
Eine zusätzliche oder alternative Variante sieht vor, dass die Datenverarbeitung innerhalb der an die CPU gekoppelten VPU exakt gleichviele Takte benötigt, wie die Datenverarbeitung innerhalb der Rechenpipeline der CPU. Insbesondere bei modernen Hochleistungs-CPUs mit einer Vielzahl von Pipelinestufen (>20) kann dieses Konzept ideal eingesetzt werden. Der besondere Vorteil ist, dass keine besonderen Synchronisationsmechanismen wie z.B. RDY/ACK notwendig sind und/oder keine Anpassung von Opcodes zur Registersteuerung erforderlich ist. Der Compiler hat bei diesem Verfahren sicherzustellen, dass die VPU die erforderliche Anzahl an Takten einhält und ggf. die Datenverarbeitung durch das Einfügen von Verzögerungsstufen wie z. B. einen Fall-Through FIFOs auszubalancieren wie er in anderen, vorerwähnten Anmeldungen beschrieben ist.
Der ausgegebene Code ist üblicherweise vollständig und bevorzugt ohne weitere Eingriffe auf den jeweils nachfolgenden Compilern verarbeitbar. Gegebenenfalls können Compilerflags und Constraints zur Steuerung nachfolgender Compiler generiert werden, wobei der Anwender falls gewünscht optional eigene Vorgaben hinzufügen und/oder die generierten Vorgaben modifizieren kann. Die nachfolgenden Compiler benötigen keine we- sentlichen Modifikationen, so daß per se bekannte Standard- Tools prinzipiell einsetzbar sind.
Das vorgeschlagene Verfahren eignet sich somit beispielsweise insbesondere als Präprozessor bzw. Präprozessorverfahren vor Compilern und Entwicklungssystemen. Es soll aber ausdrücklich erwähnt werden, daß prinzipiell anstatt und/oder zusammen mit den zuvor beschriebenen Übersetzers auch Compiler nach PACT11 eingebunden werden können.
An die beschriebene Architektur, insbesondere direkt an die VPU kann ein FPGA gekoppelt sein, um feingranulare Datenverarbeitung zu ermöglichen und/oder ein flexibel adaptierbares Interface (z.B. diverse serielle Schnittstellen (V24, USB, etc.), diverse parallele Schnittstellen, Festplattenschnittstellen, Ethernet, Telekommunikationsschnittstellen (a/b, TO , ISDN, DSL, etc)) zu weiteren Baugruppen zu ermöglichen. Der FPGA kann dabei aus der VPU-Architektur, insbesondere durch die CT, und/oder durch die CPU konfiguriert werden. Der FPGA kann statisch, also ohne Rekonfiguration zur Laufzeit und/oder dynamisch, also mit Rekonfiguration zur Laufzeit, betrieben werden.
Es wurde bereits das Vorsehen eines Interface-Code angesprochen. Der Interface-Code, der in den extrahierten Code eingesetzt wird, kann durch unterschiedliche Verfahren vorgegeben werden. Bevorzugt wird der Interface-Code in einer Datenbank abgelegt, auf die zugegriffen wird. Die Einheit zur Umsetzung kann so ausgebildet sein, daß sie eine Auswahl, etwa des Programmierers, berücksichtigt, bei der beispielsweise durch Hinweise im PROGRAMM oder durch Compilerflags der passende Interface-Code ausgewählt wird. Dabei kann ein für das jeweils ver- wendete Implementierungsverfahren des VPU/CPU-Systems geeigneter Interface-Code gewählt werden.
Die Datenbank selbst kann durch unterschiedliche Methoden aufgebaut und gewartet werden. Einige Beispiele sollen zur Verdeutlichung der Möglichkeiten angeführt werden: a) Der Interface-Code kann vom Lieferanten des Compilers für bestimmte Verbindungsverfahren zwischen VPU und CPU(s) vorgegeben werden. Dies kann bei der Organisation der Datenbank berücksichtigt werden, indem entsprechende Speichermittel für diese Angaben bereitgehalten werden. b) Der Interface-Code kann vom Benutzer, der den Systemaufbau bestimmt hat, selbst geschrieben oder aus bestehenden
(Beispiel-) Interface-Code modifiziert und der Datenbank zugefügt werden. Das Datenbankmittel wird hierzu bevorzugt benutzermodifizierbar gestaltet, um dem Benutzer die Datenbankmodifikation zu ermöglichen. c) Der Interface-Code kann von eine Entwicklungssystem, mit dem beispielsweise der Systemaufbau des VPU-CPU-Systems geplant und/oder beschrieben und/oder getestet wurde, automatisch generiert werden.
Der Interface-Code ist gewöhnlicherweise bevorzugt derart gestaltet, daß er den Anforderungen der Programmiersprache entspricht, in der der extrahierte Code vorliegt in den der Interface-Code eingefügt werden soll.
Debugging und Integration der Toolsets
In die Interface-Codes können Kommunikationsroutinen eingeführt werden, um die unterschiedlichen Entwicklungssysteme für PROZESSOR und VPU zu synchronisieren. Insbesondere kann Code für die jeweiligen Debugger (z. B. nach PACT11) aufgenommen werden.
Der Interface-Code ist so ausgebildet, daß er den Datenaustausch zwischen PROZESSOR und VPU ermöglicht und/oder steuert. Er ist daher eine geeignete und bevorzugte Schnittstelle, um die jeweiligen Entwicklungssysteme und Debugger zu steuern. Es ist beispielsweise möglich, einen Debugger für den PROZESSOR solange zu aktivieren, wie die Daten von dem Prozessor verarbeitet werden. Sobald die Daten über den Interface-Code an eine (oder mehrere) VPU übergeben werden, ist ein Debugger für VPUs zu aktivieren. Wird der Code zurück an den PROZESSOR gesendet, soll wiederum der PROZESSOR-Debugger aktiviert werden. Es ist daher also möglich und bevorzugt, derartige Abläufe durch das Einfügen von Steuercodes für Debugger und/oder Entwicklungssysteme in den Interface-Code abzuwickeln.
Die Kommunikation und Steuerung zwischen den unterschiedlichen Entwicklungssystemen soll daher bevorzugt mittels in die Interface-Codes von PROZESSOR und/oder VPU eingebrachte Steuercodes abgewickelt werden. Die Steuercodes können dabei bestehenden Standards für die Steuerung von Entwicklungssystemen weitgehend entsprechen.
Die Verwaltung und Kommunikation der Entwicklungssysteme wird vorzugsweise wie beschrieben in die Interface-Codes abgewik- kelt, kann jedoch - sofern sinnvoll - auch getrennt von diesen, nach einem entsprechenden ähnlichen Verfahren abgewickelt werden.
In vielen Programmiersprachen, besonders in sequentiellen wie z. B. C, wird eine exakte zeitliche Reihenfolge implizit durch die Sprache vorgegeben. Bei sequentiellen Programmiersprachen geschieht dies beispielsweise durch die Reihenfolge der einzelnen Anweisungen. Sofern durch Programmiersprache und/oder den Algorithmus erforderlich, läßt sich die Zeitinformation auf Synchronisationsmodelle wie RDY/ACK und/oder REQ/ACK oder ein Time-Stamp-Verfahren abbilden.
Beispielsweise wird eine nachfolgende for-Schleife nur dann durchlaufen und iteriert, wenn eine Variable, hier inputstream je Durchlauf mit einem RDY quittiert ist. Bleibt RDY aus, wird der Schleifendurchlauf bis zum Eintreffen RDY angehalten:
while TRUE s := 0 for i: 1 to 3 s := s + inputstream;
Die Eigenschaft der sequentiellen Sprachen, nur von der Befehlsverarbeitung gesteuert zu werden, wird mit dem Datenfluß- prinzip die Verarbeitung durch den Datenstrom, bzw. die Existenz von Daten zu steuern verbunden. Mit anderen Worten wird ein Befehl und/oder eine Anweisung (z. B. s := s + inputstream;) nur verarbeitet, wenn die Operation ausgeführt werden kann und die Daten verfügbar sind.
Bemerkenswert ist, daß dieses Verfahren gewöhnlicherweise zu keiner Änderung der Syntax oder Semantik einer Hochsprache führt .
Komplexere Funktionen einer Hochsprache, wie z. B. Schleifen, werden durch Makros realisiert. Die Makros werden vom Compiler vorgegeben und zur Übersetzungszeit instantiiert . Die Makros sind entweder aus einfachen Sprachkonstrukten der Hochsprache oder auf Assemblerlevel aufgebaut. Makros können parametriert sein, um eine einfach Adaption an den beschriebenen Algorithmus zu ermöglichen, (vgl. auch PACT11)
Ein Standardprozessor z.B. ein RISC, CISC, DSP (CPU) wird also mit einem rekonfigurierbaren Prozessor (VPU) gekoppelt.
Zwei unterschiedliche, bevorzugt jedoch auch zugleich implementierbare Kopplungsvarianten könenn wie folgt beschrieben sein.
Eine erste Variante sieht eine direkte Ankoppelung an den Befehlssatz einer CPU vor (Befehlssatzkopplung) . Eine zweite Variante sieht eine Ankoppelung über Tabellen im Hauptspeicher vor. Es sind also Tabellenmittel vorgesehen.
Innerhalb eines Instruktionssatzes (ISA) einer CPU sind für gewöhnlich freie unbenutzte Befehle vorhanden. Einer oder eine Mehrzahl dieser freien unbenutzen Befehle wird nunmehr für die Steuerung von VPUs verwendet (VPUCODE) .
Durch die Dekodierung eines VPUCODEs wird eine Konfigurations- einheit (CT) einer VPU angesteuert die in Abhängigkeit des VPUCODEs bestimmte Abläufe ausführt. Es ist also eine zur VPU- Decodierung ansprechbare CT vorhanden.
Beispielsweise kann ein VPUCODE das Laden und/oder Ausführen von Konfigurationen durch die Konfigurationseinheit (CT) für eine VPU auslösen. In einer erweiterten Ausführung kann ein VPUCODE über eine Übersetzungstabelle, die bevorzugt von der CPU, alternativ aber auch von der oder einer VPU oder einer externen Einheit aus verwaltet wird, auf unterschiedliche VPU-Kommandos übersetzt werden
Die Konfigurationstabelle kann in Abhängigkeit von dem ausgeführten CPU Programm oder Codeabschnitt gesetzt werden.
Die VPU lädt nach Eintreffen eines Ladekommandos Konfigurationen aus einem eigenen oder mit der CPU geteilten Speicher. Insbesondere kann eine VPU-Konfiguration im Code des aktuell ausgeführten CPU-Programmes beinhaltet sein.
Nach Erhalt eines Ausführungskommandos führt eine VPU die auszuführende Konfiguration aus und die entsprechende Datenverarbeitung durch. Das Beenden der Datenverarbeitung kann durch ein Terminierungssignal (TERM) an die CPU angezeigt werden. Dazu sind entsprechende Signalleitungen/Interrupt-Eingänge usw. vorhanden und/oder ausgebildet.
Das Auftreten eines VPUCODEs können solange Wartezyklen auf der CPU ausgeführt werden, bis das Terminierungssignal (TERM) der Beendigung der Datenverarbeitung von der VPU eintrifft.
In einer bevorzugten Ausgestaltung wird mit der Verarbeitung der nächsten Codes fortgefahren. Tritt ein weiterer VPUCODE auf, kann sodann auf die Beendigung des vorhergehenden gewartet werden, oder sämtliche gestartete VPUCODEs werden in einer Verarbeitungspipeline eingereiht, oder ein Taskwechsel wird insbesondere wie nachfolgend beschrieben ausgeführt. Die Beendigung einer Datenverarbeitung wird durch das Eintreffen des Terminierungssignal (TERM) in einem Statusregister si- gnalisiert. Die Terminierungssignale treffen in der Reihenfolge einer möglichen Verarbeitungspipeline ein.
Die Datenverarbeitung auf der CPU kann durch das Testen des Statusregisters auf das Eintreffen eines Terminierungssignales synchronisiert werden.
In einer möglichen Ausgestaltung kann, sofern eine Applikation vor dem Eintreffen von TERM z.B. durch Datenabhängigkeiten nicht fortgesetzt werden kann, ein Taskwechsel ausgelöst werden.
Es ist bevorzugt, wenn lose Kopplungen zwischen Prozessoren und VPUs aufgebaut sind, bei welchen VPUs weitestgehend als unabhängige Coprozessoren arbeiten.
Eine derartige Kopplung sieht eine oder mehrere gemeinsame Datenquellen und -senken, zumeist über gemeinsame Bussysteme und/oder gemeinsame Speicher vor. Über DMAs und/oder andere Speicherzugriffskontroller werden Daten zwischen einer CPU und einer VPU ausgetauscht. Die Synchronisation der Datenverarbeitung erfolgt bevorzugt über eine Interruptsteuerung oder einen Statusabfragemechanismus (z.B. Polling) .
Eine enge Ankopplung entspricht der vorab beschriebenen direkten Ankopplung einer VPU in den Befehlssatz einer CPU.
Bei einer direkten Rechenwerk-Ankopplung ist besonders auf eine hohe Rekonfigurationsperformance zu achten. Bevorzugt kann daher die Wave-Rekonfiguration zum Einsatz kommen. Desweiteren werden die Konfigurationsworte bevorzugt vorab derart vorgeladen, dass bei Ausführung des Befehls die Konfiguration beson- ders schnell (mittels Wave-Reconfiguration im Optimalfall innerhalb eines Taktes) konfiguriert werden kann. Im übrigen wäre auch möglich, anstelle einer Array-Teilkonfiguration bei hoch performanten, insbesondere aber auch bei überwiegend nie- derperformanten Anwendungen mehrere insbesondere identische Arrays vorzusehen, von diesen wenigstens eines für eine neue Task umzukonfigurieren, insbesondere im Vorgriff, und dann nach Bedarf anstelle einer Umkonfiguration oder Teilumkonfiguration eines integralen multidimensionalen partiell zur Laufzeit rekonfigurierbaren grobgranularen Feldes einfach auf ein anderes Array vollständig zu wechseln. Signale können dabei z. B. über MUX-/Demuxstufen den Teilarrays zugeführt werden, insbesondere I/O-, Daten-, Status- und/oder Triggersignale.
Für die Wave-Reconfiguration werden bevorzugt die voraussichtlich auszuführenden Konfigurationen vorab durch den Compiler zur Compilezeit erkannt und zur Laufzeit entsprechend vorgeladen.
Zum Zeitpunkt der Befehlsausführung wird die entsprechende Konfiguration gegebenenfalls für jede PAE einzeln und/oder für eine PAE-Teilmenge einzeln selektiert und ausgeführt. Auch derartige Verfahren sind nach den o.g. Schriften bekannt.
Eine bevorzugte Implementierung kann unterschiedliche Datentransfers zwischen einer CPU und VPU vorsehen. Drei besonders bevorzugte einzeln oder kombiniert einsetzbare Methoden werden nachfolgend beschrieben.
Bei einer Registerkopplung kann die VPU Daten aus einem CPU- Register entnehmen, verarbeiten und in ein CPU-Register zurückschreiben. Bevorzugt werden Synchronisationsmechanismen zwischen der CPU und der VPU eingesetzt.
Beispielsweise kann die VPU durch das Einschreiben der Daten in ein CPU-Register durch die CPU ein RDY-Signal erhalten und daraufhin die eingeschriebenen Daten verarbeiten. Das Auslesen von Daten aus einem CPU-Register durch die CPU kann ein ACK- Signal generieren, wodurch die Datenabnahme durch die CPU der VPU signalisiert wird. Die Verwendung des per se bekannten RDY/ACK-Protokolls in unterschiedlicher Ausprägung ist vorliegend gerade bei grobgranularen Zellen der rekonfigurierbaren Einheiten vorteilhaft.
CPUs stellen typischerweise keine entsprechenden Mechanismen zur Verfügung .
Zwei mögliche Lösungen werden näher beschrieben:
Ein einfach zu realsierenden Ansatz ist, die Datensynchronisation über ein Statusregister durchzuführen. Beispielsweise kann die VPU das erfolgte Auslesen von Daten aus einem Register und das damit verbundene ACK-Signal und/oder das Einschreiben von Daten in ein Register und das damit verbundene RDY-Signal in dem Statusregister anzeigen. Die CPU testet zunächst das Statusregister und führt beispielsweise so lange Warteschleifen oder Taskwechsel aus, bis - je nach Operation - das RDY oder ACK eintraf. Danach führt die CPU den jeweiligen Registerdatentransfer aus.
In einer erweiterten Ausgestaltung wird der Befehlssatz der CPU um load/store-Instruktionen mit integrierter Statusabfrage (load_rdy, store_ack) erweitert. Beispielsweise wird bei einem store_ack nur dann ein neues Datenwort in ein CPU-Register ge- schrieben, wenn das Register vorher von der VPU ausgelesen wurde und ein ACK eintraf. Entsprechend liest load_rdy nur Daten aus einem CPU-Register, wenn die VPU vorher neue Daten eingeschrieben und ein RDY generiert hat.
Daten, die zu einer auszuführenden Konfiguration gehören können sukzessive, quasi durch Block-Moves ähnlich wie nach dem Stand der Technik in die CPU-Register geschrieben und/oder aus diesen gelesen werden. Ggf. implementierte Block-Move- Instruktionen können bevorzugt durch die beschriebene integrierte RDY/ACK Statusabfrage erweitert werden.
Es ist offensichtlich, dass eine Vielzahl von leichten Modifikationen und unterschiedlichen Ausgestaltungen dieses Grundverfahrens möglich sind.
Die bereits erwähnte Wave-Rekonfiguration erlaubt das Starten eines neuen VPU-Befehls und der entsprechenden Konfiguration, sobald die Operanden des vorhergehenden VPU-Befehls aus den CPU-Registern abgenommen wurden. Die Operanden für den neuen Befehl können direkt nach Befehlsstart in die CPU-Register geschrieben werden.
Entsprechend des Wave-Rekonfiguration-Verfahrens wird die VPU successive mit Fertigstellung der Datenverarbeitung des vorherigen VPU-Befehls für den neuen VPU-Befehl umkonfiguriert und die neuen Operanden verarbeitet.
Weiterhin können Daten zwischen einer VPU und einer CPU durch geeignete Buszugriffe auf gemeinsame Ressourcen ausgetauscht werden. Sofern Daten ausgetauscht werden sollen, die kurz zuvor von der CPU verarbeitet wurden und daher voraussichtlich noch im bevorzugt vorzusehenden Cache der CPU liegen bzw. sofort an- schliessend von der CPU verarbeitet werden und daher sinnvollerweise in den Cache der CPU gelegt werden, werden diese bevorzugt von der VPU aus dem Cache der CPU gelesen, bzw. in den Cache der CPU geschrieben. Dies kann durch geeignete Analysen weitestgehend vorab zur Compilezeit der Applikation durch den Compiler festgestellt und der Binärcode entsprechend generiert werden.
Sofern Daten ausgetauscht werden sollen, die sich voraussichtlich nicht im Cache der CPU befinden bzw. voraussichtlich nicht nachfolgend im Cache der CPU benötigt werden, werden diese bevorzugt von der VPU direkt vom externen Bus und der damit verbundenen Datenquelle (z.B. Speicher, Peripherie) gelesen, bzw. an den externen Bus und der damit verbundenen Datensenke (z.B. Speicher, Peripherie) geschrieben. Dies kann durch geeignete Analysen weitestgehend vorab zur Compilezeit der Applikation durch den Compiler festgestellt und der Binärcode entsprechend generiert werden.
Bei einem Transfer über den Bus am Cache vorbei wird bevorzugt ein Protokoll zwischen Cache und Bus implementiert, das für einen korrekten Inhalt des Caches sorgt. Beispielsweise kann das bekannte MESI -Protokoll nach dem Stand der Technik hierzu verwendet werden.
Die beschriebenen Verfahren müssen zunächst keinen besonderen Mechanismus für die Unterstützung von Betriebssystemen vorsehen. Es ist nämlich bevorzugt, sicherzustellen, dass ein auszuführendes Betriebssystem sich entsprechend des Status einer zu unterstützenden VPU verhält, was möglich ist und wozu insbesondere Scheduler vorgesehen sein können.
Bei einer engen Rechenwerkkopplung wird bevorzugt das Statusregister der CPU abgefragt, in welches die angekoppelte VPU ihren Datenverarbeitungsstatus (Terminierungssignal) einträgt. Soll eine weitere Datenverarbeitung an die VPU übertragen werden, und die VPU hat die vorherige Datenverarbeitung noch nicht beendet wird gewartet und/oder bevorzugt ein Taskwechsel ausgeführt.
Für eine Coprozessorkopplung werden bevorzugt über das Betriebssystem, i.b. den Scheduler gesteuerte Mechanismen verwendet :
Ein einfacher Scheduler kann nach Übertragung einer Funktion auf eine VPU entweder den aktuellen Task auf der CPU weiterlaufen lassen, sofern dieser unabhängig und parallel zur Datenverarbeitung auf einer VPU ablaufen kann. Sofern oder sobald der Task auf die Beendigung der Datenverarbeitung auf der VPU warten muss, schaltet der Taskscheduler auf einen anderen Task um.
Jeder neu aktivierte Task wird, sofern er die VPU verwendet, vor Verwendung prüfen, ob diese für eine Datenverarbeitung zur Verfügung steht und/oder aktuell noch Daten verarbeitet; dann soll entweder auf die Beendigung der Datenverarbeitung gewartet oder bevorzugt der Task gewechselt werden.
Ein einfaches und dennoch leistungsfähiges Verfahren kann durch sogenannte Descriptor Tables aufgebaut werden, die be- spielsweise folgendermaßen realisiert werden können: Jeder Task generiert zum Aufruf der VPU eine oder mehrere Tabelle (n) (VPUCALL) mit einem geeigneten festgelegten Datenformat in dem ihm zugewiesenen Speicherbereich. Diese Tabelle beeinhaltet sämtliche Steuerinformation für eine VPU, wie z.B. das auszuführende Programm / die auszuführende Konfiguration und/oder Zeiger auf die Speicherstelle (n) oder Datenquellen der Eingangsdaten und/oder die Speicherstelle (n) oder Datensenken der Ergebnisdaten und/oder weitere Ausführungsparame- er, z.B. Datenarraygrößen.
Im Speicherbereich des Betriebssystems befindet sich eine Tabelle oder verkettete Liste (LINKLIST) , die auf sämtliche VPUCALL-Tabellen in der Reihenfolge ihrer Erstellung zeigt.
Die Datenverarbeitung auf der VPU läuft nunmehr derart ab, dass ein Task einen VPUCALL erstellt und über das Betriebssystem die VPU aufruft. Das Betriebssystem erstellt einen Eintrag in der LINKLIST. Die VPU arbeitet die LINKLIST ab und führt die jeweils referenzierten VPUCALL aus. Die Beendigung einer der jeweiligen Datenabarbeitung wird jeweils durch einen entsprechenden Eintrag in die LINKLIST und/oder VPUCALL Tabelle angezeigt.
Die VPU arbeitet somit weitgehend unabhängig von der CPU. Das Betriebssystem und/oder die jeweiligen Task müssen lediglich die Tabellen (LINKLIST bzw. VPUCALL) überwachen.
Besonders performanceeffizient arbeiten die beiden Verfahren, wenn als VPU eine Architektur zum Einsatz kommt, die eine mit der Datenverarbeitung überlagerte und/oder überlagerbare Rekonfiguration zulässt . Damit ist es möglich, eine neue Datenverarbeitung und eine ggf. damit verbundene Rekonfiguration sofort nach Lesen der letzten Operanden aus den Datenquellen zu starten. Mit anderen Worten ist für die Synchronisation nicht mehr das Beenden der Datenverarbeitung, sondern das Lesen der letzten Operanden erforderlich. Dadurch wird die Performance der Datenverarbeitung erheblich gesteigert.
inen zusätzlichen Einfluß auf die Betrachtung und den Umgang mit Zuständen hat der mögliche Einsatz eines Betriebssystemes . Betriebssysteme verwenden beispielsweise Task-Scheduler zum Verwalten mehrere Aufgaben (Tasks), um ein Multitasking zur Verfügung zu stellen.
Task-Scheduler brechen Tasks zu einem bestimmten Zeitpunkt ab, starten andere Tasks und kehren nach deren Abarbeitung zur Weiterbearbeitung des abgebrochenen Tasks zurück. Sofern sichergestellt ist, daß eine Konfiguration - die der Abarbeitung eines Tasks entspricht - nur nach der kompletten Abarbeitung - d.h. wenn alle innerhalb dieses Konfigurations- zyklusses zu bearbeitende Daten und Zustände gespeichert sind - terminiert, können lokal relevante Zustände ungespeichert bleiben.
Sofern der Task-Scheduler allerdings Konfigurationen vor deren vollständiger Abarbeitung abbricht, müssen lokale Zustände und/oder Daten gespeichert werden. Weiterhin ist dies von Vorteil, wenn die Abarbeitungszeit einer Konfiguration nicht vorhergesagt werden kann. In Verbindung mit dem bekannten Halteproblem und dem Risiko, daß eine Konfiguration (z.B. durch einen Fehler) gar nicht terminiert, erscheint dies weiterhin sinnvoll, um damit einen Deadlock des gesamten Systems zu verhindern.
Mit anderen Worten sind, unter Berücksichtung von Taskwech- seln, relevante Zustände auch als solche anzusehen, die für einen Taskwechsel und ein erneutes korrekes Aufsetzen der Datenverarbeitung notwendig sind.
Bei einem Taskswitch ist somit der Speicher für Ergebnisse und ggf. auch der Speicher für die Operanden zu sichern und zu einem späteren Zeitpunkt, also bei der Rückkehr zu diesem Task, wieder herzustellen. Dies kann vergleichbar zu den PUSH/POP Befehlen und Verfahren nach dem Stand der Technik erfolgen. Weiterhin ist der Zustand der Datenverarbeitung zu sichern, also der Zeiger auf die zuletzt vollständig bearbeiteten Operanden. Es sei hier besonders auf PACT18 verwiesen.
Abhängig von der Optimierung des Taskswitches gibt es beispielsweise zwei Möglichkeiten: a) Die abgebrochene Konfiguration wird neu konfiguriert und nur die Operanden werden geladen. Die Datenverarbeitung beginnt von neuem, als ob die Bearbeutung der Konfiguration noch gar nicht begonnen wurde. Mit anderen Worten werden einfach alle Datenberechnungen von vorne an ausgeführt, wobei ggf. Berechnungen bereits zuvor durchgeführt wurden. Diese Möglichkeit ist einfach aber nicht sehr effizient. b) Die abgebrochene Konfiguration wird neu konfiguriert, wobei die Operaden und bereits berechneten Ergebnisse in die jeweiligen Speicher geladen werden. Die Datenverarbeitung wird bei den Operanden fortgesetzt die nicht mehr vollständig berechnet wurden. Dieses Verfahren ist sehr viel effizienter, setzt aber voraus, daß ggf. zusätzliche Zustände die während der Verarbeitung der Konfiguration entstehen relevant werden, beispielsweise muß zumindest ein Zeiger auf die zuletzt vollständig verechneten Operanden gesichert werden, damit bei deren Nachfolgern nach erfolgter neuer Konfiguration neu aufgesetzt werden kann.
Eine besonders bevorzugte Variante zur Verwaltung von relevanten Daten wird durch den nachfolgend beschriebenen Kontext Switch zur Verfügung gestellt. Bei Task-Wechseln und/oder bei der Ausführung von Konfigurationen und derem Wechsel (siehe beispielsweise Patentanmeldung PACT15, die zu Offenbarungszwecken vollumfänglich eingegliedert ist) kann es erforderlich sein, Daten oder Zustände, die typischerweise nicht zusammen mit den Arbeitsdaten in die Speicher abgelegt werden, da sie beispielsweise lediglich einen Endwert markieren, für eine nachfolgende Konfiguration zusichern.
Der erfindungsgemäße Kontext Switch wird derart durchgeführt, dass eine erste Konfiguration entfernt wird, die zu sichernden Daten verbleiben in den entsprechenden Speichern (REG) (Speicher, Register, Zähler, etc) .
Eine zweite Konfiguration wird geladen, diese verbindet die REG in geeigneter Weise und definierter Reihenfolge mit einem oder mehreren globalen Speicher (n).
Die Konfiguration kann beispielsweise Adressgeneratoren verwenden um auf den/die globalen Speicher zuzugreifen. Die Konfiguration kann beispielsweise Adressgeneratoren verwenden um auf als Speicher ausgestaltete REG zuzugreifen. Entsprechend der konfigurierten Verbindung zwischen den REG werden die Inhalte der REG in einer definierten Reihenfolge in den globalen Speicher geschrieben, wobei die jeweiligen Adressen von Adressgeneratoren vorgegeben werden. Der Adressgenerator generiert die Adressen für den/die globalen Speicher (n) derart, dass die beschriebenen Speicherbereiche (PUSHAREA) der entfernten ersten Konfiguration eindeutig zugeordnet werden können.
Mit anderen Worten, es sind bevorzugt für unterschiedliche Konfigurationen unterschiedliche Adressenräume vorgesehen. Die Konfiguration entspricht einem PUSH gewöhnlicher Prozessoren.
Danach verwenden andere Konfigurationen die Ressourcen.
Die erste Konfiguration soll wieder gestartet werden. Zuvor wird eine dritte Konfiguration gestartet, die die REG der er- sten Konfiguration in einer definierten Reihenfolge miteinander verbindet.
Die Konfiguration kann beispielsweise Adressgeneratoren verwenden um auf den/die globalen Speicher zuzugreifen.
Die Konfiguration kann beispielsweise Adressgeneratoren verwenden um auf als Speicher ausgestaltete REG zuzugreifen.
Ein Adressgenerator generiert Adressen derart, dass ein korrekter Zugriff auf die der ersten Konfiguration zugeordnete PUSHAREA erfolgt. Die generierten Adressen und die konfigurierte Reihenfolge der REG sind derart, dass die Daten der REG in der ursprünglichen Ordnung aus den Speichern in die REG geschrieben werden. Die Konfiguration entspricht einem POP gewöhnlicher Prozessoren.
Die erste Konfiguration wird wieder gestartet.
Zusammengefaßt wird ein Kontext Switch derart durchgeführt, dass durch das Laden besonderer Konfigurationen, die ähnlich von PUSH/POP bekannter Prozessorarchitekturen arbeiten, die zu sichernden Daten mit einem globalen Speicher ausgetauschen werden.
Die Funktion soll in einem Beispiel verdeutlicht werden:
Eine Funktion addiert 2 Zahlenreihen, die Länge der Reihen ist zur Übersetzungszeit nicht bekannt, sondern erst zur Laufzeit.
proc example while Klength do x[i] = a[i] + b[i]
Die Funktion wird nun während ihrer Ausführung unterbrochen, beispielsweise durch einen Task-Switch oder weil der für x vorgesehene Speicher voll ist. a,b,x befinden sich zu diesem Zeitpunkt erfindungsgemäß in Speichern, i und ggf. length müssen jedoch gesichert werden.
Dazu wird die Konfiguration example terminiert, wobei die Registerinhalte erhalten bleiben und eine Konfiguration push gestartet, die i und length aus den Registern liest und in einen Speicher schreibt.
proc push mem[<push_adr_example>] = i push_adr_example++ mem[<push_adr_example>] = length
Nach der Ausführung wird push terminiert und die Registerinhalte können gelöscht werden.
Andere Konfigurationen werden ausgeführt. Nach einiger Zeit wird die Konfiguration example wieder gestartet. Zuvor wird eine Konfiguration pop gestartet, die die Registerinhalte wieder aus dem Speicher liest.
proc pop i = mem[<push_adr_example>] push_adr_example++ length = mem[<push_adr_example>]
Nach der Ausführung wird pop terminiert und die Registerinhalte bleiben bestehen. Die Konfiguration example wird wieder gestartet
Beschreibung der Figuren
Figur 1 verdeutlicht ein Beispiel das vorgeschlagene Verfahren und zeigt einen möglichen Systemaufbau. Dabei ist ein PROZES- SOR (0101) über ein geeignetes Interface (0102) zum Daten- und Status-austausch mit einer VPU (0103) verbunden. Ein PROGRAMM-Code (0110) wird (z. B. durch einen Präprozessor für einen Compiler) beispielsweise gemäß den beschriebenen Extraktionsmethoden in einen für den PROZESSOR geeigneten Teil (Olli) und einen VPU-geeigneten Teil (0112) zerlegt.
Olli wird durch einen dem PROGRAMM-Code entsprechenden Standard Compiler (0113) übersetzt, wobei zuvor der zusätzliche Code zur Beschreibung und Verwaltung des Interfaces (0102) zwischen dem PROZESSOR und einer VPU aus einer Datenbank (0114) eingefügt wird. Auf 0101 ausführbarer sequentieller Code wird generiert (0116) und sofern notwendig die entsprechende Programmierung (0117) des Interfaces (0102) . Der Standard-Compiler kann dergestalt sein, daß er als marktübliches Werkzeug oder im Rahmen einer marktüblichen Entwicklungsumgebung vorliegt. Der Präprozessor und/oder möglicherweise der VPU-Compiler und/oder möglicherweise der Debugger und weitere Werkzeuge können beispielsweise in eine bestehende marktübliche Entwicklungsumgebung integriert werden.
0112 wird durch einen VPU Compiler (0115) übersetzt, wobei zusätzlicher Code zur Beschreibung und Verwaltung des Interfaces (0102) aus einer Datenbank (0114) eingefügt wird. Auf 0103 ausführbare Konfigurationen werden generiert (0118) und sofern notwendig die entsprechende Programmierung (0119) des Interfaces (0102) . Es soll ausdrücklich erwähnt werden, daß prinzipiell auch Compiler nach DE 101 39 170.6 für 0115 verwendet werden können.
In Figur 2 ist beispielhaft ein prinzipieller Ablauf einer Compilation dargestellt. Ein PROGRAMM (0201) wird in der Extraktionseinheit (0202) nach unterschiedlichen Verfahren in VPU-Code (0203) und PROZESSOR-Code (0204) zerlegt. Unterschiedliche Methoden können in beliebiger Kombination zur Extraktion angewendet werden, beispielsweise Hinweise im ursprünglichen PROGRAMM (0205) und/oder Unterprogrammaufrufe (0206) und/oder Analyseverfahren (0207) und/oder eine Verwertung von objektorientierten Klassenbibliotheken (0206a) . Der jeweils extrahierte Code wird ggf. übersetzt und ggf. auf seine Eignung für das jeweilige Zielsystem hin überprüft (0208) . Dabei ist eine Rückkopplung (0209) auf die Extraktion möglich, um Verbesserungen durch eine geänderte Zuordnung der Codes zu einem PROZESSOR oder einer VPU bzw. einer Vielzahl derselben zu erhalten.
Danach (0211) wird 0203 durch den Interface-Code aus einer Datenbank (0210) erweitert (0212) und/oder 0204 wird durch den Interface-Code aus 0210 zu 0213 erweitert.
Der entstandene Code wird auf seine Performance analysiert (0214), ggf. ist eine Rückkopplung (0215) auf die Extraktion möglich, um Verbesserungen durch eine geänderte Zuordnung der Codes zum PROZESSOR oder einer VPU zu erhalten. Der entstandene VPU-Code (0216) wird für eine weitere Übersetzung an einen nachgeschalteten für die VPU geeigneten Compiler weitergegeben. Der entstandene PROZESSOR-Code (0217) wird für die weitere Übersetzung in einem beliebigen nachgeschalteten für den PROZESSOR geeigneten Compiler weiterverarbeitet.
Es soll angemerkt werden, daß einzelne Schritte je nach Verfahren ausgelassen werden können. Wesentlich ist, daß ein zumindest weitgehend kompletter und ohne, wenigstens ohne signifikanten Eingriff durch den Programmierer direkt übersetzbarer Code an jeweils nachgeschaltete Compilersysteme ausgegeben wird. Es wird demnach vorgeschlagen, daß ein Präprozessormittel mit einem Codeeingang für die Einspeisung von zu compilierendem Code, mit Codeanalysemitteln, insbesondere Codestruktur und/oder Datenformat- und/oder Datenstroms-Erkennungsund/oder Bewertungsmitteln sowie mit einem Aufteilungsbewer- tungsmittel zur Bewertung einer im Ansprechen auf Signale aus dem Codeanalysemittel vorgenommenen Codeaufteilung sowie gegebenenfalls einem Iterationsmittel zur Wiederholung einer Codeaufteilung bis zum Erreichen stabiler und/oder hinreichend akzeptabler Werte mit zumindest zwei Teilcodeausgängen versehen ist, wobei ein erster Teilcodeausgang Teilcode für zumindest einen herkömmlichen Prozessor ausgibt, und wenigstens ein weiterer Teilcodeausgang zur Abarbeitung mit rekonfigurierbaren Logikeinheiten, insbesondere mehr- bzw. multidimensionale insbesondere Zellstrukturen aufweisend, insbesondere grobgranula- re datenverarbeitende und/oder Logikzellen (PAEs) mit Rechenwerken und dergleichen sowie ggf. zugeordneten Registermitteln und/oder feingranularen Steuer- und/oder Kontrollmitteln wie Zustandsmaschinen, RDY/ACK-Trigger- und Kommunikationsleitungen usw bestimmten Code ausgibt. Beide Teilcodeausgänge können in multiplexweise seriell auf einem physikalischen Ausgang liegen.
Die Datenbank für die Interface-Codes (0210) wird unabhängig und vor dem Compilerdurchlauf aufgebaut. Beispielsweise sind folgende Quellen für die Datenbank möglich: Vom Lieferanten vorgegeben (0220) , vom Benutzer programmiert (0221) oder automatisch von einem Entwicklungssystem generiert (0222) .
Der Aufbau einer besonders bevorzugten VPU ist in Figur 3 dargestellt. Vorzugsweise hierarchische Konfigurationsmanager (CT's) (0301) steuern und verwalten eine Anordnung von rekonfigurierbaren Elementen (PACs) (0302). Den CT's ist ein loka- ler Speicher für die Konfigurationen zugeordnet (0303) . Der Speicher verfügt weiterhin über ein Interface (0304) zu einem globalen Speicher, der die Konfigurationsdaten zur Verfügung stellt. Über ein Interface (0305) sind die Konfigurationsab- läuft steuerbar. Ein Interface der rekonfigurierbaren Elemente (0302) zur Ablaufsteuerung und Ereignisverwaltung (0306) ist vorhanden, ebenso ein Interface zum Datenaustausch (0307) .
Figur 4 zeigt einen Ausschnitt aus einem beispielhaften CPU System, beispielsweise einem DSP des Types C6000 von Texas Instruments (0401) . Dargestellt sind Programmspeicher (0402) , Datenspeicher (0403) , beliebige Peripherie (0404) und EMIF (0405) . Über einen Speicherbus (0406) und einem Peripheriebus (0407) ist eine VPU als Coprozessor integriert (0408) . Ein DMA-Kontroller (EDMA) (0409) kann beliebige DMA-Transfers, beispielsweise zwischen Speicher (0403) und VPU (0408) oder Speicher (0403) und Peripherie (0404) durchführen.
Figur 5 zeigt eine abstraktere Systemdefinition. Einer CPU (0501) ist Speicher (0502) zugeordnet auf den diese schreibenden und/oder lesenden Zugriff besitzt. Eine VPU (0503) ist mit dem Speicher gekoppelt. Die VPU ist in einen CT-Teil (0509) und die rekonfigurierbaren Elemente zur Datenverarbeitung (0510) untergliedert.
Zur Steigerung der Speicherzugriffe kann der Speicher mehrere unabhängige Zugriffsbusse aufweisen (multiport) . In einer besonders bevorzugten Ausgestaltung ist der Speicher in mehrere unabhängige Segmente (Speicherbanks) segmentiert, wobei auf jede Bank unabhängig Zugriffen werden kann. Sämtliche Segmente liegen vorzugsweise innerhalb eines einheitlichen Adressraums. Vorzugsweise steht ein Segment hauptsächlich für die CPU zur Verfügung (0504) , ein weiteres Segment steht hauptsächlich für die Datenverarbeitung der VPU zur Verfügung (0505) , ein weiteres Segment steht hauptsächlich für die Konfigurationsdaten der VPU zur Verfügung (0506) .
Typischerweise und bevorzugt weist eine vollausgestaltete VPU eigene Adressgeneratoren und/oder DMAs auf um Datentransfers durchzuführen. Alternativ und/oder zusätzlich ist es möglich, dass ein DMA (0507) innerhalb des Systems (Fig.5) für Datentransfers mit der VPU vorgesehen ist.
Das System enthält 10 (0508) auf die CPU und VPU Zugriff haben können.
Sowohl CPU als auch VPU können jeweils dedizierte Speicherbereiche und IO-Bereiche aufweisen, auf die der jeweils andere keinen Zugriff hat .
Ein Datensatz (0511) der im Speicherbereich und/oder im 10- Bereich und/oder partiell in einem von beiden liegen kann wird zur Kommunikation zwischen CPU und VPU verwendet, z.B. zum Austausch von Basisparametern und Steuerinformation. Der Datensatz kann beispielsweise folgende Information beeinhalten:
1. Basisadresse (n) des CT-Speicherbereiches in 0506 zur Lokalisierung der Konfigurationen.
2. Basisadresse (n) von Datentransfers mit 0505.
3.10 Adressen von Datentransfers mit 0508.
4. Synchronisationsinformation, z.B. Zurücksetzen, anhalten, starten der VPU.
5. Statusinformation der VPU, z.B. Fehler oder Zustand der Datenverarbeitung . Die Synchronisation der CPU und VPU erfolgt durch Polling von Daten und/oder bevorzugt durch InterruptSteuerung (0512) .
Figur 6 zeigt eine mögliche Ausgestaltung der Interfacestruktur einer VPU zur Einbindung in ein System ähnlich Figur 5. Dazu werden der VPU ein Speicher/DMA- und/oder 10-Interface zum Datentransfer zugeordnet (0601) , ein weiteres System- Interface (0602) übernimmt die Ablaufsteuerung wie z.B. das Verwalten von Interrupts, das Starten/Stoppen der Verarbeitung, Austausch von Fehlerzuständen, etc..
Das Speicher/DMA- und/oder 10-Interface wird an einen Speicherbus und/oder IO-Bus angeschlossen.
Das System-Interface wird vorzugsweise an einen IO-Bus angeschlossen, kann jedoch alternativ oder zusätzlich entsprechend 0511 auch an einen Speicher angeschlossen sein.
Die Interfaces (0601, 0402) können zur Anpassung von unterschiedlichen Arbeitsfrequenzen von CPU und/oder VPU und/oder System ausgestaltet sein, beispielsweise kann das System bzw. die CPU mit zB derzeit 500MHz und die VPU mit 200MHz arbeiten.
Die Interfaces können eine Übersetzung der Busprotokolle durchführen, beispielsweise kann das VPU interne Protokoll auf ein externes AMBA-Busprotokoll umgesetzt werden. Sie bewirken also Busprotokollübersetzungsmittel und/oder sind für die Busprotokollübersetzung ausgebildet, insbesondere die Busprotokollübersetzung zwischen internem VPU-Protokoll und bekanntem Busprotokoll. Es ist auch möglich, eine Konvertierung direkt auf CPU-interne Busprotokolle vorzusehen.
Das Speicher/DMA- und/oder IO-Interface unterstützt den Speicherzugriff der CT auf einen externen Speicher, der vorzugs- weise direkt (memory mapped) erfolgt. Der Datentransfer der CT(s) und/oder PAC(s) kann gepuffert z.B. über FIFO-Stufen erfolgen. Externer Speicher kann direkt angesprochen und adressiert werden, weiterhin können DMA interne und/oder externe DMA-Transfers durchgeführt werden.
Über das System-Interface erfolgt die Steuerung der Datenverarbeitung, wie beispielsweise die Initialisierung und/oder der Start von Konfigurationen. Des weiteren werden Status und/oder Fehlerzustände ausgetauscht . Interrupts für die Steuerung und Synchronisation zwischen den CT's und einer CPU können unterstützt werden.
Das System-Interface kann VPU-interne Protokolle derart konvertieren, dass diese auf externe (Standard) -Protokolle umgesetzt werden (z.B. AMBA) .
Ein bevorzugtes Verfahren zur Codegenerierung für das beschriebene System ist in anderen Teilen dieser Anmeldung beschrieben. Das Verfahren beschreibt einen Compiler, der Programmcode in Code für eine CPU und Code für eine VPU zerteilt. Nach unterschiedlichen Verfahren wird die Zerlegung auf die unterschiedlichen Prozessoren durchgeführt. In einer besonders bevorzugten Ausführung werden dabei die jeweiligen zerlegten Codes um die Interface-Routinen zur Kommunikation zwischen CPU und VPU erweitert. Die Erweiterung kann automatisch durch den Compiler erfolgen.
Die nachfolgende Tabellen zeigen beispielhafte Kommunikationen zwischen einer CPU und einer VPU. Den Spalten sind die jeweilig aktiven Funktionseinheiten zugeordnet: CPU, System-DMA und DMA-Interface (EDMA) bzw. Speicher-Interface (Speicher-I/F) , System-Interface (System-I/F, 0602), CT's, sowie die PAC. In den Zeilen sind die einzelnen Zyklen in ihrer Ausführungsrei- henfolge eingetragen. Kl referenziert eine auszuführende Konfiguration 1.
Die erste Tabelle zeigt beispielsweise einen Ablauf bei Verwendung der System-DMA (EDMA) zum Datentransfer:
Figure imgf000048_0001
Es ist zu erwähnen, dass die Synchronisation zwischen der EDMA und der VPU automatisch über das Interface 0401 erfolgt, d.h. DMA-Tranfers finden nur statt, wenn die VPU dafür bereit ist.
In einer zweiten Tabelle ist beispielsweise ein bervorzugter optimierter Ablauf dargestellt. Die VPU besitzt selbst direkten Zugriff auf den Konfigurationsspeicher (0306) . Desweiteren werden die Datentransfers durch DMA-Schaltung innerhalb der VPU ausgeführt, die beispielsweise fest implementiert sein können und/oder durch die Konfiguration von konfigurierbaren Teilen der PAC entstehen.
Figure imgf000049_0001
Der Aufwand für die CPU ist minimal.
Zusammenfassend befaßt sich die vorliegende Erfindung mit Verfahren, die eine Übersetzung einer klassischen Hochsprache wie Pascal, C, C++, Java, etc. auf eine rekonfigurierbare Architektur ermöglicht. Das Verfahren ist derart ausgelegt, daß nur die jeweils für die rekonfigurierbare Zielarchitektur geeigneten Teile des zu übersetzenden Programmes extrahiert werden. Die verbleibenden Teile des Programmes werden auf eine konventionelle Prozessorarchitektur übersetzt.
In Figur 7 sind aus Gründen der Übersichtlichkeit nur die relevanten Komponenten (i.b. der CPU) aufgezeigt sind, wobei ty- pisch eine wesentliche Zahl weiterer Komponenten und Netzwerke vorhanden sein wird.
Eine bevorzugte Implementierung wie beispielsweise in Figur 1 dargestellt kann unterschiedliche Datentransfers zwischen einer CPU (0701) und VPU (0702) vorsehen. Die auf der VPU auszuführenden Konfigurationen werden durch den Instruktionsdekoder (0705) der CPU selektiert, der bestimmte für die VPU bestimmte Instruktionen erkennt und die CT (0706) derart ansteuert, dass diese die entsprechenden Konfigurationen aus einem der CT zugeordneten Speicher (0707) - der insbesondere mit der CPU ges- hared werden oder derselbe wie der Arbeitsspeicher der CPU sein kann, in das Array aus PAEs (PA, 0108) lädt.
Es sind CPU-Register (0703) vorgesehen, um bei einer Registerkopplung Daten zu entnehmen, zu verarbeiten und in ein CPU- Register zurückschreiben, b Für die Datensynchronisation ist ein Statusregister (0704) vorgesehen. Weiter ist ein Cache vorgesehen, der dafür vorgesehren ist, daß wenn Daten ausgetauscht werden sollen, die kurz zuvor von der CPU verarbeitet wurden, diese voraussichtlich noch im Cache (0709) der CPU liegen bzw. sofort anschliessend von der CPU verarbeitet werden.
Der externe Bus ist mit (0710) bezeichnet und es werden darüber zB aus einer damit verbundenen Datenquelle (z.B. Speicher, Peripherie) gelesen, bzw. an den externen Bus und der damit verbundenen Datensenke (z.B. Speicher, Peripherie) geschrieben. Dieser Bus kann insbesondere derselbe wie der externe Bus der CPU sein (0712 & gestrichelt) .
Ein Protokoll (0711) zwischen Cache und Bus ist implementiert, das für einen korrekten Inhalt des Caches sorgt. Mit (0713) ist ein FPGA (0713) bezeichent, der mit der VPU gekoppelt sein kann, um feingranulare Datenverarbeitung zu ermöglichen und/oder ein flexible adaptierbare Interface (0714) (z.B. diverse serielle Schnittstellen (V24, USB, etc.), diverse parallele Schnittstellen, Festplattenschnittstellen, Ethernet, Telekommunikationsschnittstellen (a/b, TO, ISDN, DSL, etc)) zu weiteren Baugruppen und/oder dem externen Bussystem (0712) zu ermöglichen.
Entsprechend Figur 8 befindet sich Speicherbereich des Betriebssystems eine Tabelle oder verkettete Liste (LINKLIST, 0801) , die auf sämtliche VPUCALL-Tabellen (0802) in der Reihenfolge ihrer Erstellung zeigt.

Claims

Patentansprüche
1. Verfahren zur Übersetzung von Programmen auf ein System bestehend aus wenigstens einem ersten Prozessor und einer rekonfigurierbaren Einheit, dadurch gekennzeichnet, daß die Codeteile, die für die rekonfigurierbare Einheit geeignet sind, bestimmt und extrahiert und/oder separiert wird, wobei verbleibender Code zur Abarbeitung durch den ersten Prozessor bestimmt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem für den Prozessor extrahierten Code Interface-Code zugefügt wird, der eine Kommunikation zwischen Prozessor und rekon- figurierbarer Einheit entsprechend des Systemes ermöglicht.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem für die rekonfigurierbarer Einheit extrahierten Code solcher Interface-Code zugefügt wird, der eine Kommunikation zwischen Prozessor und rekonfigurierbarer Einheit entsprechend des Systems ermöglicht.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zu extrahierende Code aufgrund von automatisierten Analysen festgelegt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Hinweise im Code zur Feststellung des zu extrahierenden Code automatisch ausgewertet werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zu extrahierende Code aufgrund von Aufrufen von Unterprogrammen festgestellt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Interface-Code vorgesehen wird, der eine Speicherkopplung (Shared-Memory) vorsieht und/oder eine Registerkopplung und/oder eine Kopplung mittels eines Netzwerkes bewirkt.
8.Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der extrahierte Code und/oder mit einer gegebenen Extraktion erzielbaren Resultate analysiert wird und gegebenenfalls die Extraktion mit neuen verbesserten Parametern erneut gestartet wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem extrahierten Code Steuer-Code zur Verwaltung und/oder Steuerung und/oder Kommunikation der Entwicklungssysteme zugefügt wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, worin der erste Prozessor eine konventionelle Prozessorarchitektur aufweist, insbesondere ein Prozessor mit von - Neumann - und/oder Harwardarchitektur, Kontroller, CISC-, RISC-, VLIW-, DSP-Prozessor.
11. Verfahren insbesondere nach einem der vorhergehenden Ansprüche zur Übersetzung von Programmen auf ein System bestehend aus einem Prozessor und einer rekonfigurierbaren Einheit, dadurch gekennzeichnet, daß die Codeteile, die für die rekonfigurierbare Einheit geeignet sind, extrahiert werden, der verbleibende Code derart extrahiert wird, daß er mittels eines beliebigen gewöhnlichen unmodifizierten für den Prozessor geeigneten Compilers übersetzbar ist.
12. Vorrichtung zur Datenverarbeitung mit wenigstens einem herkömmlichen Prozessor und wenigstens einer rekonfigurierbaren Einheit, dadurch gekennzeichnet, daß ein Mittel zum Informationsaustausch, insbesondere von Daten- und Statusinformation, zwischen herkömmlichem Prozessor und rekonfigurierbarer Einheit aufweist, wobei das Mittel so ausgebildet ist, daß ein Daten- und Statusinformation zwischen denselben während der Abarbeitung eines oder mehrere Programme möglich ist und/oder ohne daß insbesondere die Datenverarbeitung auf dem rekonfigurierbaren Prozessor und/oder dem herkömmlichen Prozessor signifikant unterbrochen werden muß.
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