WO2003003472A2 - Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung - Google Patents

Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung Download PDF

Info

Publication number
WO2003003472A2
WO2003003472A2 PCT/DE2002/002263 DE0202263W WO03003472A2 WO 2003003472 A2 WO2003003472 A2 WO 2003003472A2 DE 0202263 W DE0202263 W DE 0202263W WO 03003472 A2 WO03003472 A2 WO 03003472A2
Authority
WO
WIPO (PCT)
Prior art keywords
region
electrode
area
electrically insulating
transistor
Prior art date
Application number
PCT/DE2002/002263
Other languages
English (en)
French (fr)
Other versions
WO2003003472A3 (de
Inventor
Franz Hofmann
Josef Willer
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to JP2003509546A priority Critical patent/JP2004533126A/ja
Priority to EP02758056A priority patent/EP1399973A2/de
Priority to KR1020037016897A priority patent/KR100579347B1/ko
Priority to US10/481,278 priority patent/US7154138B2/en
Publication of WO2003003472A2 publication Critical patent/WO2003003472A2/de
Publication of WO2003003472A3 publication Critical patent/WO2003003472A3/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • Transistor arrangement method for operating a transistor arrangement as a data memory and method for producing a transistor arrangement
  • the invention relates to a transistor arrangement, a method for operating a transistor arrangement as a data memory and a method for producing a transistor arrangement.
  • Non-volatile memories are used as memory cells, which can store stored information for a long period of time without loss of information.
  • [1] gives an overview of non-volatile memories. Special transistors on silicon chips are usually used as non-volatile memories.
  • a concept which is pursued to further increase the storage density is based on the basic idea of storing more than one bit of data in a transistor.
  • a non-volatile memory is known from [2], in which a memory quantity of two bits can be stored in a transistor.
  • the mode of operation of such a non-volatile memory is described in more detail below.
  • 1 shows a 2-bit memory transistor 100 which has a gate region 101, a source region 102, a drain region 103, a well region 104, a first electrically insulating layer 105 and a second has electrically insulating layer 106.
  • the 2-bit memory transistor 100 has an electrically insulating ONO layer 107, which has a first oxide layer 108 made of silicon dioxide (SiO 2), a nitride layer 109 made of silicon nitride (Si3N4) and a second oxide layer 110 contains silicon dioxide (Si ⁇ 2).
  • the 2-bit memory transistor 100 has a first memory section 111 and a second memory section 112, which are arranged on the two lateral edge sections of the nitride layer 109 in the ONO layer 107.
  • the gate region 101 is preferably made of n-doped poly-silicon material.
  • the two electrically insulating layers 105, 106 are formed from silicon dioxide (SiO 2).
  • a quantity of data of one bit can be stored in each of the two memory sections 111, 112, as described below. If a first, sufficiently large voltage is applied to the gate region 101 and a second, sufficiently large voltage to the source region 102, a tunneling of accelerated, so-called “hot” electrons onto the nitride layer 109 in the first storage section 111 of the ONO layer 107 in the vicinity of the source region 102. These electrons are then immobile in the electrically insulating nitride layer 109 according to FIG. 1 in the horizontal direction in the first storage section 111. The electrons flow away from the first Storage area 111 via the electrically insulating oxide layers 108 and 110 which are vertically adjacent according to FIG. 1 is not possible.
  • the electrons injected from the drain region 103 via the source region 102 into the ONO layer 107 thus represent a fixed electrical charge.
  • This fixed electrical charge is thus permanent in a region of the ONO layer 107 near the source region 102 localized, ie vividly captured.
  • the application of a first, sufficiently large voltage to the gate region 101 and a second, sufficiently large voltage to the drain region 103 causes accelerated electrons to tunnel onto the nitride layer 109 in the second storage section 112 of the ONO layer 107 in the vicinity of the drain region 103.
  • the electrons are then immovable in the electrically insulating nitride layer 109 according to FIG. 1 in the horizontal direction in the second storage section 112 and cannot pass through the electrically insulating oxide which is vertically adjacent according to FIG - Drain layers 108 and 110.
  • Electrons which are in the first storage section 111 and / or in the second storage section 112, there no transport of electrical charges is possible along the electrically insulating nitride layer 109.
  • the presence of an electrical charge in the first storage section 111 is interpreted as a first logic value "1", whereas a non-existence of an electrical charge in the first storage section 111 is interpreted as a second logic value "0". Therefore, an amount of data of one bit can be stored in the first storage section 111 of the ONO layer 107.
  • the presence of an electrical charge in the second storage section 112 is interpreted as a first logic value "1", whereas a non-existence of an electrical charge in the second storage section 112 is interpreted as a second logic value "0". Therefore also in the second
  • Storage section 112 of ONO layer 107 stores a data amount of one bit. A storage amount of two bits can consequently be stored in the 2-bit memory transistor 100.
  • the electrons permanently located in the two memory sections 111, 112 influence the threshold voltage of the 2-bit memory transistor 100 in a characteristic manner.
  • the two amounts of data, each stored in the memory sections 111, 112, of one bit can be read out in that a first, a sufficiently low voltage is applied to the source region 102 or the drain region 103 on the one hand and a second, sufficiently low voltage is applied to the gate region 101 on the other hand.
  • the two voltages should be chosen to be sufficiently low to prevent undesired tunneling of electrons from or onto the nitride layer 109.
  • the threshold voltage of the 2-bit memory transistor 100 is therefore clearly dependent on the presence or absence of free charge carriers on the nitride layer 109, since the free charge carriers have an influence on the conductivity of the arrangement and consequently on the current flow .
  • the method described in [2] for reading out the amount of data stored in the storage section 111 near the source region 102 and the storage section 112 near the drain region 103 is carried out in the “opposite” direction to programming. That is, for reading out the storage section 111 near the source region 102, a voltage is applied to the drain region 103 and another voltage is applied to the gate region 101. In contrast, for programming the memory section 111 near the source region 102, a voltage is applied to the source region 102 and a further voltage are applied to the gate region 101.
  • a voltage is applied to the source region 102 and a further voltage to the gate region 101.
  • the readout of the two memory sections 111, 112 in the "opposite" direction enables an accelerated programming process, since when reading Smaller amounts of charges located in the ONO layer 107 in the “reverse” direction are sufficient [2].
  • Arrangements with a plurality of such 2-bit memory transistors 100 can be constructed from the described 2-bit memory transistors 100, such an arrangement compared to conventional memory arrangements from
  • Transistors each of which can store a storage amount of one bit, enable twice the storage density.
  • the required high voltages can no longer be applied to the source region 102 or to the drain region 103 without an undesirable current flow between source region 102 and drain region 103.
  • This parasitic penetration of the space charge zone from the source region 102 to the drain region 103 has a negative influence on the data programmed in the two memory sections 111, 112 or on the electrons permanently located in the ONO layer 107.
  • a penetration of the space charge zone between the source region 102 and the drain region 103 with the described disadvantageous consequences can be avoided by providing the horizontal expansion of the channel between the source region 102 and the drain region 103 known from FIG is. This prevents the space charge zone formed around the source region 102 from overlapping with the space charge zone formed around the drain region 103, and the two storage sections 111, 112 can then be operated with the required high voltages without the disadvantages described above being disadvantageous Effects occur.
  • a horizontal extension of the channel between the source region 102 and the drain region 103 that is to say an extension of the ONO layer 107 according to FIG. 1 in the horizontal direction, with an increased area requirement of a transistor in a memory arrangement with a multiplicity of such Transistors connected. This undermines the goal of achieving the highest possible storage density, that is, the amount of data that can be stored per area of the arrangement.
  • a non-volatile memory unit is known from [3], in which a plurality of 1-bit memory transistors are arranged next to one another.
  • a drain electrode, a channel region, a source region, a control gate electrode and a floating gate electrode (English: floating gate) together form a 1-bit memory transistor.
  • Each 1-bit memory transistor is arranged essentially vertically to the surface of the non-volatile memory unit.
  • the floating gate electrode is made of an electrically conductive material and is used in every single 1-bit
  • Memory transistor as a data memory, in each of which a storage amount of one bit can be stored.
  • the control gate electrodes are each embedded in an ONO layer and thus from the drain electrodes, the channel regions and the floating gate electrodes electrically decoupled.
  • An electrically programmable memory cell arrangement is known from [4], the memory cells of which have a vertical MOS transistor.
  • [5] discloses a semiconductor memory cell with a vertical floating gate region.
  • [6] discloses a non-volatile semiconductor memory in which up to eight bits of information can be stored.
  • [7] describes a planar semiconductor memory cell in which a plurality of bits of information can be stored in a charge storage layer.
  • a planar multibit memory cell is known from [8].
  • [9] discloses a planar EEPROM memory cell in which charge carriers can be injected into an ONO layer.
  • [10] discloses a memory arrangement in which adjacent memory cells are electrically isolated from one another by means of a pn junction.
  • the invention is therefore based on the problem of creating an arrangement of 2-bit memory transistors with an increased memory density.
  • a transistor arrangement has a substrate and a vertical transistor.
  • the vertical transistor in turn has: a first electrode area, a second electrode area which is arranged essentially above the first electrode area, a channel area between the first electrode area and the second electrode area, a gate area next to the channel area, and an electrically insulating layer sequence between the gate area and the channel area.
  • Two spatially separated and electrically decoupled units are used
  • a basic idea of the invention is based on integrating 2-bit memory transistors vertically instead of planar in the chips in order to further increase the memory density and in this way reducing the planar dimensions of the individual transistors in the chips.
  • the two electrode regions of a transistor become the source electrode and the electrode when a voltage is applied to the transistor
  • Drain electrode formed.
  • the source electrode has a lower potential than the drain electrode.
  • two locally separated memory sections are thus formed in the electrically insulating layer sequence, one memory section being arranged on the source side and the other memory section being arranged on the drain side in the electrically insulating layer sequence.
  • the channel that forms between the first electrode region and the second electrode region can also have a sufficient size, decoupled from the planar dimensions. This ensures that the storage areas do not influence one another in addition to the first electrode area and the second electrode area.
  • Layer sequence is used to store information by means of accelerated (the so-called “hot”) channel electrons.
  • accelerated the so-called “hot”
  • Lower voltages are required to produce accelerated channel electrons than to generate Fowler-Nordheim tunnel electrons and to erase the memory transistors, lower voltages are required than in the case of a floating gate electrode.
  • the formation of memory sections in an electrically insulating layer sequence also enables a further increase in the memory density.
  • the transistor arrangement thus has the advantage that the vertical transistor enables a space-saving arrangement, that is to say a high storage density, and stable operability in electronic components.
  • Another aspect of the invention is that a sufficiently long channel between the first electrode region and the second electrode region can be formed in the vertical transistor. This will result in a breakdown of the current flow Avoided between the first electrode area and the second electrode area when programming the transistor arrangement, without adverse effects for the memory density occurring due to the high one-dimensional extent of the channel. This is because a
  • Transistor with a vertical conductive channel has an area requirement on the surface of the arrangement, which is independent of the length of the channel. Consequently, the transistor arrangement of the invention provides an arrangement in which a high storage density and stable operability are combined.
  • a data quantity of two bits is stored in the vertical transistor by means of the electrically insulating layer sequence which is located between the first
  • Electrode region and the second electrode region extends along the channel region.
  • the electrically insulating layer sequence preferably has a layer sequence composed of a first oxide layer, a nitride layer and a second oxide layer.
  • the nitride layer is thus surrounded on both sides by an oxide layer.
  • Such a layer sequence is referred to as an ONO layer sequence.
  • Silicon dioxide (SiO 2> and material for the nitride layer silicon nitride (Si3N4) is usually used as the material for the two oxide layers.
  • the channel region and the A first bit can be stored in the form of charge carriers and is spatially separated and electrically decoupled from it in another section of the nitride layer of the ONO layer sequence, which is essentially arranged between the second electrode area, the channel area and the gate area ,
  • a second bit can be stored in the form of charge carriers, and consequently two bits can be stored in the vertical transistor of the transistor arrangement of the invention.
  • Binary information of two bits can be stored in the nitride layer of the ONO layer sequence of a vertical transistor according to the invention, as will be described below.
  • charge carriers are stored in one of the sections of the ONO layer sequence described above, this can be interpreted as binary information with the first logic value "1". If, on the other hand, no charge carriers are stored, this can be interpreted as binary information with the second logic value "0".
  • the first logical value “1” is stored by injecting accelerated (“hot”) charge carriers into the respective storage section of the nitride layer.
  • N denotes a doping with n-doping atoms of a particularly large particle density, so that an n -doped region is particularly low-resistance.
  • the first electrode region becomes a source region and a drain area from the second electrode area or a drain area from the first electrode area and a source area from the second electrode area.
  • the transistor arrangement according to the invention preferably has a plurality of vertical transistors which are arranged next to one another in the substrate.
  • such a transistor arrangement enables sufficiently short signal propagation times for programming and reading out the transistor arrangement.
  • an electrically insulating region of which the first electrode region and / or the second electrode region is / are at least partially surrounded, the first electrode region and / or the second electrode region from its surroundings, with the exception of the channel region and the electrically insulating layer sequence. This prevents the current flow from reaching from one electrode area of a vertical transistor to the corresponding electrode area of an adjacent vertical transistor due to space charge zones. Such space charge zones always form when the voltage is applied both around the first electrode region and around the second electrode region of a vertical transistor.
  • an electrically insulating medium for example a silicon dioxide layer
  • an electrically insulating medium for example a silicon dioxide layer
  • undesired “crosstalk” between this electrode area and a corresponding electrode area of an adjacent vertical transistor can be prevented.
  • the layer thickness of the electrically insulating layer is Therefore, by means of a suitably provided electrically insulating area, "crosstalk" between different bit lines, ie between an electrode area of a vertical transistor and a corresponding electrode area of another, adjacent vertical transistor, can be avoided.
  • the memory arrangement according to the embodiment shown above thus has the advantage that the at least partial sheathing of the electrode regions of the vertical transistors enables a space-saving arrangement, that is to say a high memory density, and stable operability.
  • sufficiently high voltages for programming the arrangement can be applied to such a memory arrangement without interfering effects such as parasitic current flows occurring.
  • the first electrode regions of all vertical transistors of the memory arrangement are electrically coupled to one another in accordance with a further embodiment of the invention.
  • a common electrode area is thus formed for all vertical transistors of the memory arrangement. This common electrode area is known under the terms "common source” or, alternatively, "common drain”.
  • the gate region can be at least partially surrounded by an electrically insulating region in an asymmetrical manner such that the gate region of a vertical transistor is electrically decoupled from neighboring vertical transistors.
  • the electrically insulating region is only provided on one side wall of the trench and thus separates the side wall of the trench from the gate region. In this way, an undesired electrical coupling between the gate region of a first vertical If the electrically insulating region is provided in such a way that it at least partially surrounds the gate region of a vertical transistor, it is ensured that at further channel regions , which are not coupled to the gate region under consideration, due to a voltage applied to the gate region, the properties of the vertical transistor coupled to the further channel region are not influenced.
  • EEPROM Electrical Erasable and Programmable read-only memory
  • a first data memory is first formed from the section of the electrically insulating layer sequence which is assigned to the first electrode region.
  • a second data memory is formed from the section of the electrically insulating layer sequence which is assigned to the second electrode region. Finally, one bit each can be stored, read or deleted in the two data memories.
  • a data quantity of two bits can be stored in the vertical transistor of the transistor arrangement by introducing charge carriers into the two memory sections of the nitride layer of the ONO layer sequence, which adjoin the electrode regions.
  • charge carriers can be injected in the section of the nitride layer adjoining a selected electrode area by making the channel between the first electrode area and the second electrode area electrically conductive by applying a sufficiently high voltage to the gate area, and furthermore one on the selected electrode area sufficiently high voltage is applied.
  • the nitride layer is electrically insulating, there is no charge carrier compensation along the nitride layer.
  • Electrons are thus fixed to the nitride layer in the vicinity of the selected electrode area.
  • charge carriers on the Nitride layer in the vicinity of the initially unselected electrode area are permanently fixed.
  • the charge carriers in the nitride layer in the vicinity of the selected electrode area and in the vicinity of the initially non-selected electrode area are essentially independent of one another. This is because no charge carrier transport or charge carrier compensation can take place along the electrically insulating nitride layer.
  • One bit is stored in one of the two data memories by applying a first store voltage to the first electrode area or the second electrode area and simultaneously a second feed voltage to the gate area.
  • the two feeder voltages are to be selected with a suitable amount and with a suitable sign.
  • the second injection voltage is to be selected such that its magnitude is greater than the first injection voltage.
  • a method is provided by means of which the information stored in the two data memories in the nitride layer of the ONO layer sequence can be read out.
  • One bit is read from one of the two data memories in that a first read voltage is applied to the gate area and simultaneously a second read voltage to the first electrode area or the second electrode area be created.
  • the two readout voltages are to be selected appropriately according to the amount and sign.
  • the two readout voltages should be chosen to be sufficiently low to exclude a tunneling current of electrons onto or from the nitride layer.
  • the second readout voltage can be smaller or larger than the first readout voltage.
  • a first read voltage is applied to the gate region in order to make the channel between the two electrode regions conductive. Furthermore, a second readout voltage is applied to the second electrode area, as a result of which a flow of electrons is generated from the first electrode area to the second electrode area.
  • This current flow is determined by means of the conductivity of the arrangement. The conductivity is characteristically determined on the basis of the charge carriers located in the nitride layer near the second electrode region.
  • the characteristic of the current flow makes it possible to determine whether charge carriers are fixed in the nitride layer near the second electrode region, so that the memory has the first logic value “1”, or whether no charge carriers are fixed in the nitride layer near the second electrode region , so that the memory has the second logic value "0".
  • the binary information in the nitride layer near the first electrode area can be read out by applying a first readout voltage to the gate area in order to make the channel between the two electrode areas conductive and by simultaneously a second readout voltage at the first Electrode region is applied so that a flow of electrons is generated from the second electrode region to the first electrode region.
  • the current characteristic in turn allows the conclusion to be drawn as to whether in the nitride layer close to the first one
  • Electrode area charge carriers are fixed so that the memory has the first logic value "1”, or whether in no charge carriers are fixed in the nitride layer near the first electrode region, so that the memory has the second logic value “0”.
  • a method is also provided by means of which the information stored in the data memories can be deleted.
  • "Erase” is a reset of all binary memories to a value logically "0", which means that the erasure removes any charge carriers that may be located in the nitride layer of the ONO layer sequence of a vertical transistor.
  • the charge carriers are removed by injecting so-called “hot” holes into the ONO layer sequence, the injected, positively charged holes recombining with the negatively charged electrons and consequently no more net charge being stored in the ONO layer sequence.
  • Bits in the two data memories are erased by simultaneously applying a first erase voltage to the first electrode area, a second erase voltage to the second electrode area and a third erase voltage to the gate area.
  • the third quenching voltage is to be selected such that it is significantly lower than the first quenching voltage and significantly lower than the second quenching voltage.
  • the first erase voltage and the second erase voltage can have the same absolute value.
  • the transistor arrangement is operated as a memory arrangement, a plurality of vertical transistors are preferably arranged next to one another. Furthermore, the first electrode regions of all vertical transistors are preferably electrically coupled to one another and thus a “common source” region or a “common drain” region is formed. This enables the signal propagation times and thus the storage, reading and erasing processes in the memory arrangement to be accelerated.
  • the storage of one bit in the first data memory of a specific vertical transistor of the memory arrangement with coupled first electrode regions takes place in that in the specific vertical transistor a first supply voltage is applied to the second electrode region and simultaneously a second storage voltage is applied to the gate region.
  • one bit is stored in the second data memory of a specific vertical transistor of the memory arrangement with coupled first electrode regions in that a first
  • Injection voltage to the first electrode area and simultaneously a second in the particular vertical transistor Storage voltage can be applied to the gate area.
  • the two injection voltages are to be selected with a suitable amount and with a suitable sign.
  • the second injection voltage is to be selected such that its magnitude is greater than the first injection voltage.
  • the reading out of a bit from the first data memory of a specific vertical transistor of the memory arrangement with coupled first electrode regions takes place in that a first read voltage is applied to the first electrode regions and simultaneously with the specific vertical transistor a second read voltage is applied to the gate region.
  • the reading out of a bit from the second data memory of a specific vertical transistor of the memory arrangement with coupled first electrode regions takes place in that a first read voltage is applied to the second electrode regions and simultaneously a second read voltage is applied to the gate region in the specific vertical transistor ,
  • the two readout voltages are to be selected with a suitable amount and with a suitable sign.
  • the second readout voltage can be greater or less than the first readout voltage.
  • the deletion of bits in the two data memories of a specific vertical transistor of the memory arrangement with coupled first electrode regions is finally carried out by simultaneously applying a first erase voltage to the first electrode regions, a second erase voltage to the second electrode regions and a third erase voltage to the gate regions become.
  • the extinguishing voltages are to be selected with a suitable amount and with a suitable sign.
  • the third quenching voltage is to be selected such that it is significantly lower than the first quenching voltage and significantly lower than the second quenching voltage.
  • the third erase voltage is preferably chosen to be negative.
  • the quenching voltage and the second quenching voltage can have the same absolute value. Furthermore, the invention provides a method for producing a transistor arrangement according to the invention (as described above). According to the method, a layer arrangement is first formed from a substrate, a channel layer, an electrode layer and a first electrical insulation layer. A trench is then introduced into the layer arrangement, the trench extending into the channel layer and thereby forming a channel region from the channel layer and a first electrode region from the electrode layer. A second electrical insulation layer is then formed on the inner surface of the trench and the second electrical insulation layer is removed again from a region of the inner surface in a lateral upper section of the inner surface of the trench.
  • a second electrode region is subsequently formed in the trench, the second electrode region being formed on the second electrical insulation layer, with the exception of an region in which the second electrode region is coupled to the channel region.
  • an electrically insulating layer sequence is applied.
  • a gate region is formed on the electrically insulating layer sequence.
  • a layer arrangement is first formed from a substrate, a first electrode region, a channel layer and an electrode layer.
  • a trench is then introduced into the layer arrangement, the trench extending as far as the first electrode region and thereby out of the
  • Channel layer forms a channel region and a second electrode region from the electrode layer.
  • An electrically insulating layer sequence is then formed over the first electrode region and the second electrode region and laterally on the channel region. Finally, a gate region is formed on the electrically insulating layer sequence.
  • the individual process steps are carried out using known processes such as photolithography, gas phase epitaxy, cathode sputtering and other processes.
  • the channel region is produced from a p-doped semiconductor material.
  • the second electrode region is produced from an n-doped semiconductor material.
  • the first electrically insulating area is made of silicon nitride (Si3N4).
  • the second electrically insulating area is made of silicon dioxide (SiO 2).
  • the second electrode area is produced from an n-doped semiconductor material.
  • the electrically insulating layer sequence is produced from a layer sequence from a first oxide layer, a nitride layer and a second oxide layer (ONO layer sequence).
  • the gate region is made from an n-doped semiconductor material.
  • the first electrode area and / or the gate area are made of polysilicon, that is to say polycrystalline silicon.
  • the first electrically insulating region and the second electrically insulating region serve to form the above-described electrically insulating region, by which the first electrode region and / or the second electrode region is / are at least partially surrounded, so that the first electrode region and / or the second electrode area is / are electrically decoupled from its surroundings, with the exception of the associated channel area and the electrically insulating layer sequence.
  • the gate region can also be at least partially surrounded by the electrically insulating region which is formed by the first electrically insulating region and the second electrically insulating region, so that the gate region is only connected to the associated channel region by the electrically insulating region Layer sequence is coupled through, whereas the gate region is electrically decoupled from other adjacent channel regions.
  • the first electrically insulating region and the second electrically insulating region are not necessarily made of the same material, but they can both be made of silicon dioxide (SiO 2), for example.
  • FIG. 2 shows a schematic view of a transistor arrangement according to a first exemplary embodiment of the invention with a vertical transistor
  • Figure 3 shows a cross section through a transistor arrangement according to a second embodiment of the
  • FIG. 4A shows a cross section of a layer arrangement according to a first method section in accordance with a preferred exemplary embodiment of the method for producing a transistor arrangement of the invention with a plurality of vertical transistors
  • FIG. 4B shows a cross section of a layer arrangement according to a second method section in accordance with a preferred exemplary embodiment of the method for producing a transistor arrangement of the invention with a plurality of vertical transistors
  • FIG. 4C shows a cross section of a layer arrangement according to a third method section according to one preferred exemplary embodiment of the method for producing a transistor arrangement of the invention with a plurality of vertical transistors
  • FIG. 4D shows a cross section of a layer arrangement according to a fourth method section in accordance with a preferred exemplary embodiment of the method for producing a transistor arrangement of the invention with a plurality of vertical transistors
  • FIG. 4E shows a cross section of a layer arrangement according to a fifth method section according to a preferred exemplary embodiment of the method for producing a transistor arrangement of the invention with a plurality of vertical transistors
  • FIG. 4F shows a cross section of a layer arrangement according to a sixth method section in accordance with a preferred exemplary embodiment of the method for producing a transistor arrangement of the invention with a plurality of vertical transistors
  • FIG. 5 shows a cross section through a transistor arrangement according to a third embodiment of the
  • Figure 6 shows a cross section through a transistor arrangement according to a fourth embodiment of the invention with a plurality of vertical transistors.
  • FIG. 2 shows a schematic view of a transistor arrangement 200 according to a first exemplary embodiment of the invention with a vertical transistor.
  • the transistor arrangement 200 has a substrate 201 and a channel layer 202 applied to the substrate 201 with a trench inserted therein, so that a channel region 203 is formed next to the trench.
  • a vertical transistor is formed at the edge of the trench.
  • the vertical transistor has a first electrode region 204 and a second electrode region 205, which are coupled to the channel region 203.
  • the first electrode region 204 is the source region and the second electrode region 205 is the drain region.
  • the vertical transistor has an electrically insulating layer sequence 206, which extends between the first electrode region 204 and the second electrode region 205 along the channel region 203.
  • the vertical transistor has an electrically conductive gate region 207 arranged on the electrically insulating layer sequence 206 such that an electrically conductive channel is formed in the channel region 203 between the first electrode region 204, the second electrode region 205 and the electrically insulating layer sequence 206 can be.
  • the vertical transistor has an electrically insulating region 210 or 211, of which the first electrode region 204 or the second electrode region 205 are at least partially surrounded, so that the first electrode region 204 or the second electrode region 205 of their surroundings with the exception of the Channel region 203 and the electrically insulating layer sequence 206 are electrically decoupled.
  • the electrically insulating region 210 or 211 is optional.
  • the electrically insulating layer sequence 206 is at least partially perpendicular to the surface of the substrate 200.
  • the gate region 207 is at least partially surrounded by an electrically insulating region 212.
  • the electrically insulating region 212 is also optional.
  • the electrically insulating layer sequence 206 in the Aligned substantially vertically to the surface of the substrate 201 The at least partially electrically insulating sheath 210, 211, 212 of the first electrode region 204, the second electrode region 205 and the gate region 207 enables a plurality of vertical transistors according to the invention to be arranged in a memory arrangement with a high storage density without adjacent vertical transistors being located in the Affect memory arrangement mutually interfering. A passage of the current flow between adjacent bit or
  • Word lines that is to say between the electrode regions 204, 205 or the gate regions 207 of two vertical transistors adjacent in a memory arrangement, are prevented.
  • the electrically insulating layer sequence 206 By arranging the electrically insulating layer sequence 206 substantially perpendicular to the surface of the transistor arrangement 200, it is possible to form the electrically insulating layer sequence 206 in a sufficiently large length on the surface of the memory arrangement without increasing the area requirement of the vertical transistors. A sufficiently long electrically insulating layer sequence 206 only increases the depth of the trench, whereas the storage density (number of vertical transistors per surface of the
  • a sufficiently long electrically conductive layer sequence 206 serves to penetrate the current flow between the first at high voltages applied to the gate region 207 and the first electrode region 204 or the second electrode region 205
  • Prevent electrode area 204 and the second electrode area 205 Prevent electrode area 204 and the second electrode area 205.
  • the electrically insulating layer sequence 206 is provided as an ONO layer sequence.
  • the ONO layer sequence has a nitride layer made of silicon nitride (Si3N4), which is arranged between two oxide layers made of silicon dioxide (SiO 2).
  • Electrode area 205 a data amount of one bit can be stored in each case.
  • the memory sections 208, 209 are optically highlighted in FIG. 2 by means of dashed circles and are arranged on the source or drain side.
  • a binary piece of information with a logical value “1” or “0” can be stored in the sections 208, 209 in that electronic charge carriers due to the application of suitable voltages to the first electrode area 204, the second electrode area 205 or the gate area 207 can tunnel into the two storage sections 208, 209. If electronic charge carriers are permanently stored in one of the two memory sections 208, 209, there is a first logic value “1” in the corresponding memory section 208 or 209, otherwise a second logic value “0”.
  • a transistor arrangement 300 according to a second exemplary embodiment of the invention with a plurality of vertical transistors is described below with reference to FIG. 3.
  • the transistor arrangement 300 has a substrate 301 and a channel layer 302 applied to the substrate 301 A plurality of trenches introduced therein so that channel regions 303 are formed between two trenches.
  • the transistor arrangement 300 further includes a vertical transistor in each region formed by a trench and a channel region 303.
  • Each of the vertical transistors has a first electrode region 304 and a second electrode region 305, which are coupled to exactly one of the channel regions 303.
  • each vertical transistor contains an electrically insulating layer sequence 306, which extends partially between the first electrode region 304 and the second electrode region 305 along the channel region 303.
  • An electrically conductive gate region 307 is arranged on the electrically insulating layer sequence 306 such that an electrically conductive channel can be formed in the coupling region between the first electrode region 304 and the second electrode region 305 in the channel region 303 in addition to the electrically insulating layer sequence 306.
  • each vertical transistor has an electrically insulating region 308, 309, of which the first electrode region 304, the second electrode region 305 and the gate region 307 are partially surrounded, so that the first electrode region 304, the second electrode region 305 and the Gate region 307 is / are electrically decoupled from its surroundings with the exception of the associated channel region 303 and / or the associated electrically insulating layer sequence 306.
  • the electrically insulating layer sequence 306 runs at least partially perpendicular to the surface of the transistor arrangement 300.
  • the substrate 301 and the channel layer 302 are produced from a p-doped semiconductor material such as silicon.
  • the first electrode region 304 is made of an n-doped semiconductor material such as polycrystalline silicon, a section of the first electrode region 304 coupled to the channel region 303 preferably being made of an n-doped semiconductor material. This n-doped section is shown in FIG. 3 by means of a broken line separated from the n-doped section of the first electrode region 304.
  • the second electrode region 305 is also made from n-doped semiconductor material such as silicon.
  • the electrically insulating layer sequence 306 has a first oxide layer made of silicon dioxide (SiO 2), a nitride layer made of silicon nitride (Si3N4) and a second oxide layer made of silicon dioxide (SiO 2).
  • the electrically insulating layer sequence 306 extends without interruption along the entire transistor arrangement 300. This is a consequence of the production method by means of which the second exemplary embodiment of the invention shown in FIG. 3 can be produced and which is explained in detail below.
  • the gate region 307 is made of n-doped semiconductor material such as polycrystalline silicon.
  • the electrically insulating regions 308, 309 by means of which the first electrode region 304, the second electrode region 305 and the gate region 307 are at least partially electrically decoupled from their surroundings, are made of a layer of silicon nitride (Si3N4) and a layer Silicon dioxide (Si ⁇ 2) realized. Due to the sufficiently thick vertical upper section of the electrically insulating region 309, it is achieved that a “vertical ONO transistor” is formed only on one of two side walls of a trench. “Hot” charge carriers, which, for example, on the second electrode region 305 of a vertical Transistors are generated, consequently can not affect the properties of a vertical transistor arranged on the opposite side wall.
  • a method for operating a transistor arrangement 300 as a data memory is described below with reference to FIG. 3 and Table 1.
  • Table 1 Voltages to be applied to the first electrode area 304, the second electrode area 305 or the gate area 307 when storing, reading or deleting into the respective memory area 310, 311 of a vertical transistor of the transistor arrangement 300.
  • a method is firstly explained with reference to Table 1, by means of which two bits can be stored in the transistor arrangement 300.
  • a first programming voltage of 5 V is applied to the second electrode area 305 and simultaneously a second programming voltage of 10 V is applied to the gate area 307 No voltage is applied to the first electrode region 304.
  • the second programming voltage applied to the gate region 307 causes an electrically conductive channel to be formed between the first electrode region 304 and the second electrode region 305 along the electrically insulating layer sequence 306.
  • the first applied to the second electrode region 305 Programming voltage of 5 V generates an electron flow between the first electrode area 304 and the second electrode area 305, as a result of which accelerated electrons onto the nitride layer of the electrically insulating Tunnel layer sequence 306 into storage area 311 and remain there permanently. If no electrons are permanently located in the storage area 311, this corresponds to a second logic value “0”.
  • a first programming voltage of 5 V is applied to the first electrode area 304 and a second programming voltage of 10 V is simultaneously applied to the gate area 307 No voltage is applied to the second electrode region 305.
  • the second programming voltage applied to the gate region 307 causes an electrically conductive channel to be formed between the first electrode region 304 and the second electrode region 305 along the electrically insulating layer sequence 306.
  • the first is applied to the first electrode region 304
  • Programming voltage of 5 V generates an electron flow between the second electrode area 305 and the first electrode area 304, as a result of which electrons tunnel onto the nitride layer of the electrically insulating layer sequence 306 and remain there permanently in the memory area 310.
  • a first read-out voltage of 1.2 V is applied to the first electrode area 304 and a second read-out voltage of 2 V is simultaneously applied to the gate area 307. No voltage is applied to the second electrode region 305. If charge carriers are embossed in the memory area 311 (first logic value “1”), the conductivity is close to that Storage area 311 is different than if no charge carriers are impressed in the storage section 311 (second logic value "0").
  • the current between the first electrode area 304 and the second electrode area 305 along the conductive channel consequently reads whether the voltage signals are applied to determine whether the binary information stored in the memory area 311 has a first logic value "1” or a second logic value "0".
  • the voltage signals applied are chosen to be sufficiently small that no tunnel currents occur to, from or via the electrically insulating layer sequence 306.
  • a first read-out voltage of 1.2 V is applied to the second electrode area 305 and simultaneously a second read-out voltage of 2 V is applied to the gate area 307. No voltage is applied to the first electrode region 304. If charge carriers are embossed in the storage area 310 (first logic value “1”), the conductivity near the storage area 310 is different than if no charge carriers are imprinted in the storage area 310 (second logic value “0”). From the current between the second electrode area 305 and the first
  • electrode area 304 along the conductive channel can therefore be read whether the binary information stored in memory area 310 has a first logic value "1" or a second logic value "0".
  • the applied voltage signals are chosen to be sufficiently small so that no tunnel currents occur to, from or via the electrically insulating layer sequence 306.
  • the exemplary embodiment of the method according to the invention for operating a transistor arrangement as a data memory has a method by means of which the amount of data of two bits that can be stored in each of the vertical transistors of the transistor arrangement 300 can be deleted.
  • a first erase voltage of 5 V is applied to the first electrode area 304, a second erase voltage of 5 V to the second electrode area 305 and a third erase voltage of -5 V to the gate area 307.
  • holes that is to say positive charge carriers, are accelerated and tunnel into the memory areas 310, 311 of the electrically insulating layer sequence 306 in which electronic charge carriers were located. There the positively charged holes and the negatively charged electrons recombine into a vanishing total charge.
  • Transistor arrangement 300 with a plurality of vertical transistors explained.
  • a first process section is described with reference to FIG. 4A.
  • a silicon substrate 401 is used as the starting material, on the surface of which a silicon dioxide layer (not shown in the drawing) is formed, optionally with a surface masking. This can be achieved, for example, by oxidizing and optionally structuring the silicon surface.
  • a silicon dioxide layer not shown in the drawing
  • p-doping atoms are introduced into a surface area of the arrangement in order to form a p-doped channel layer 402 in the substrate 401.
  • the remaining, untreated substrate is designated by the reference number 301.
  • the silicon dioxide layer or the silicon dioxide mask on the surface of the arrangement is etched using a suitable etching technique.
  • n-doping atoms are introduced into a surface section of the p-doped channel layer 402 by means of an implantation method in order to form an n-doped, that is to say a heavily n-doped, second electrode layer 403.
  • a silicon nitride layer 404 is applied to the surface of the n-doped second electrode layer 403, which is electrically insulating and serves as a passivation layer.
  • Process steps in which a material is applied to a surface is carried out using a standard process which is suitable for the respective individual case, such as, for example, gas phase separation (CVD), vapor deposition or cathode sputtering.
  • CVD gas phase separation
  • vapor deposition vapor deposition
  • cathode sputtering cathode sputtering
  • a second process section is described with reference to FIG. 4B.
  • a plurality of trenches are formed in the layer arrangement 400A, which are oriented essentially parallel to one another and, as shown in FIG. 4B, extend essentially perpendicularly through the entire silicon nitride layer 404 into the channel layer 402.
  • the trenches are preferably introduced into the channel layer 402 to a depth of approximately 0.3 ⁇ m.
  • the trenches can be introduced into the layer arrangement 400A, for example by means of a photolithography process.
  • a photoresist is first applied to the surface of the layer arrangement 400A and then according to the desired arrangement of the trenches, that is to say the width and spacing of the trenches, using a suitable mask
  • the photoresist in the exposed surface sections is then removed by means of a suitable etching technique and only then the exposed areas of the silicon nitride layer 404 and then the n-doped second electrode layer 403 and the p-doped channel layer 402 are etched away.
  • first electrically insulating regions 308 are formed from the silicon nitride layer 404, second electrode regions 305 from the n-doped second electrode layer 403 and channel regions 303 from the p-doped channel layer 402.
  • the remaining area of the p-doped channel layer 402 is now designated with the reference symbol 302.
  • the photoresist on the unexposed surface sections of the arrangement is then removed.
  • the exposed silicon surface sections in the trenches are oxidized to silicon dioxide (SiO 2).
  • a silicon dioxide layer 405 is thereby formed in the trenches.
  • the layer arrangement 400B which is shown in FIG. 4B, results from the method steps carried out.
  • a third process section is described with reference to FIG. 4C.
  • the polysilicon layer is then removed from surface portions of the layer arrangement 400B, which form the intermediate regions between the trenches, by means of a suitable etching technique.
  • a heavily n-doped first electrode layer 406 made of poly-silicon is formed on the silicon dioxide layer 405 in each of the trenches.
  • the layer arrangement 400C shown in FIG. 4C results from this.
  • a fourth process section is described with reference to FIG. 4D.
  • a silicon dioxide layer is applied to the arrangement. This is achieved using a suitable deposition process.
  • the silicon dioxide layer is then partially removed by means of a photolithography process.
  • the silicon dioxide layer is removed from the surface sections between the trenches and in each of the trenches in a section on the left in FIG. 4D, so that a silicon dioxide wall 407 in a section on the right in FIG. 4D remains.
  • the thickness of the silicon dioxide wall 407 is approximately half the width of a trench. Furthermore, in a section of each trench on the left in FIG.
  • part of the silicon dioxide layer 405 is maintained in the space between the n -doped first electrode layer 406 and the channel region 303.
  • the remaining part of the silicon dioxide layers 405 forms, together with the silicon dioxide walls 407, the second electrically insulating regions 309.
  • the silicon dioxide material can be removed in the manner described, for example by means of a photolithography process.
  • a Photoresist applied to the surface of the layer arrangement 400C and exposed to the surface in accordance with the desired silicon dioxide structuring using a suitable mask.
  • the photoresist in the exposed surface sections is then removed by means of a suitable etching technique and then silicon dioxide material is removed by means of etching in accordance with the desired structure.
  • the photoresist is removed from the unexposed surface sections of the arrangement and thus the layer arrangement 400D shown in FIG. 4D is obtained.
  • a fifth process section is described with reference to FIG. 4E.
  • a thin layer of undoped polycrystalline silicon is applied to the previous layer arrangement.
  • the applied layer is removed by means of a suitable method, with the exception of a gap which is enclosed by a lower edge region of a trench on the left in FIG. 4E with the n-doped first electrode layer 406 located in this trench (cf. FIG. 4E).
  • An undoped first electrode layer 408 made of polysilicon remains, by means of which the n -doped first electrode layer 406 is coupled to the channel region 303.
  • the undoped first electrode layer 408 made of polysilicon remains, by means of which the n -doped first electrode layer 406 is coupled to the channel region 303.
  • Electrode layer 408 forms, together with the n-doped first electrode layer 406, the first electrode region 304.
  • the method step described last is carried out according to this exemplary embodiment by means of a suitable etching method, for example wet etching.
  • a suitable etching method for example wet etching.
  • the layer arrangement 400E shown in FIG. 4E results.
  • a sixth method step is described with reference to FIG. 4F.
  • insulating layer sequence 306 is applied to the layer arrangement 400E.
  • the electric in this exemplary embodiment of the invention, insulating layer sequence 306 is an ONO layer sequence which has a nitride layer made of silicon nitride (Si3N4), which is covered on both sides in each case by an oxide layer made of silicon dioxide (SiO 2).
  • Si3N4 silicon nitride
  • SiO 2 oxide layer made of silicon dioxide
  • n-doped polycrystalline silicon is applied to the electrically insulating layer sequence 306.
  • the trenches that are still present before this process layer are filled with this silicon material to form gate regions 307.
  • the resulting flat surface is also covered with an n-doped polycrystalline silicon layer 409.
  • a photoresist can be applied to the n-doped polycrystalline silicon layer 409, this by means of a in one
  • Photolithography method exposed mask structured and a structure for connecting the gate regions 307 in the n-doped polycrystalline silicon layer 409 are etched according to the mask.
  • the photoresist is then removed in a further process step.
  • FIG. 4F shows the layer arrangement 400F that results after the method sections explained have been carried out.
  • the layer arrangement obtained is suitable for being used as transistor arrangement 300, in which, as described above, two bits can be stored, read and erased in each of the vertical transistors.
  • FIG. 5 shows a transistor arrangement 500 according to a third exemplary embodiment of the invention with a plurality of vertical transistors.
  • the transistor arrangement 500 has a substrate 501 and a first electrode region 502 located on the substrate 501, according to this exemplary embodiment the source region.
  • a plurality of channel regions 503 are formed on the first electrode region 502.
  • a second electrode region 504 Above everyone Channel region 503 is a second electrode region 504, according to this embodiment, the respective drain region.
  • a vertical transistor is formed in the transistor arrangement 500 by the first electrode region 502 and in each case a channel region 503 and a second electrode region 504 arranged above it. Each of the vertical transistors is thus coupled to exactly one of the channel regions 503.
  • the first electrode region 502 extends under all vertical transistors.
  • the first electrode area 502 thus provides according to this
  • Exemplary embodiment clearly shows a common source region, which is also known as a “common source”.
  • the first electrode region forms in each vertical transistor
  • the first electrode sections of all vertical transistors have a uniform potential. This offers the advantage of a lower resistance in the first electrode region 502, as a result of which a further shortening of the signal propagation times for storing, reading out and erasing the data memories is made possible with the same density of the vertical transistors in the transistor arrangement 500.
  • the transistor arrangement 500 contains an electrically insulating layer sequence 505 which covers all exposed areas of the first electrode area 502, the channel areas
  • the electrically insulating layer sequence 505 thus extends, inter alia, in each vertical transistor along the channel region 503 between the first electrode region 502 and the second electrode region 504.
  • the electrically insulating layer sequence 505 thus runs at least partially perpendicular to the surface of the transistor arrangement 500.
  • An electrically conductive gate region 506 is arranged on the electrically insulating layer sequence 505 in such a way that in the coupling region of each vertical transistor An electrically conductive channel can be formed between the first electrode area 502 and the second electrode area 504 in the channel area 503 in addition to the electrically insulating layer sequence 505.
  • the two spatially separated and electrically decoupled memory areas 507, 508 are shown in FIG. 5 in the electrically insulating layer sequence 505 and are optically highlighted in the form of dashed circles. A data amount of one bit can be stored in each memory area 507, 508.
  • the substrate 501 and the channel regions 503 are produced from a p-doped semiconductor material such as silicon.
  • the first electrode region 502 and the second electrode regions 504 are made from an n-doped semiconductor material.
  • the gate region 506 is made of n-doped semiconductor material such as polycrystalline silicon.
  • the electrically insulating layer sequence 505 has a first oxide layer made of silicon dioxide (SiO 2), a nitride layer made of silicon nitride (Si3N4) and a second oxide layer made of silicon dioxide (SiO 2). According to the third exemplary embodiment of the invention shown in FIG. 5, the electrically insulating layer sequence 505 extends without
  • Table 2 On the first electrode area 502, the selected and remaining second electrode areas 504 or the selected and remaining gate areas 506 when storing, reading or deleting in the respective memory area 507, 508 of a selected vertical transistor of the transistor arrangement 500 voltages to be applied.
  • the memory areas 507 and 508, in which the first electrode area 502 or the second electrode areas 504 on the one hand and the channel areas 503 and the electrically insulating layer sequence 505 on the other hand, are coupled form separate data memories, in each of which one bit is stored, read out or can be deleted.
  • a method is first explained by means of which two bits can be stored in a selected vertical transistor of the transistor arrangement 500.
  • a first programming voltage of 6 V is applied to the first electrode area 502 and to the remaining, non-selected second electrode areas 504 and simultaneously a second programming voltage of 10 V is applied to the selected gate area 506.
  • No voltage is applied to the selected second electrode area 504 or to the remaining, non-selected gate areas 506.
  • the second programming voltage applied to the selected gate area 506 causes an electrically conductive channel to be formed between the first electrode region 502 and the selected second electrode region 504 along the electrically insulating layer sequence 505.
  • the first programming voltage of 6 V applied to the first electrode region 502 generates an electron flow between the selected second electrode region 50 4 and the first electrode area 502, as a result of which accelerated electrons tunnel onto the nitride layer of the electrically insulating layer sequence 505 into the storage area 507 and remain there permanently. If no electrons are permanently located in the memory area 507, this corresponds to a second logic value “0”.
  • a first programming voltage of 6 V is applied to the selected second electrode area 504 and a second programming voltage is simultaneously applied to the selected gate area 506 of 10 V.
  • the second programming voltage applied to the selected gate area 506 causes formation an electrically conductive channel between the first electrode region 502 and the selected second electrode region 504 along the electrically insulating layer sequence 306. Those on the selected second
  • the first programming voltage of 6 V applied to the electrode region 504 generates an electron flow between the first electrode region 502 and the selected second electrode region 504, as a result of which electrons tunnel onto the nitride layer of the electrically insulating layer sequence 505 into the memory region 508 and remain there permanently. If no electrons are permanently located in the memory area 508, this corresponds to a second logic value “0”.
  • the voltage signals applied are chosen to be sufficiently small so that no tunnel currents occur to, from or via the electrically insulating layer sequence 505.
  • a first read voltage of 2 V is applied to all the second electrode areas 504 and a second to the remaining, non-selected gate areas 506 simultaneously
  • Voltage signals can therefore be read whether the binary information stored in the memory area 508 has a first logic value "1" or a second logic value "0".
  • the voltage signals applied are chosen to be sufficiently small so that no tunnel currents occur to, from or via the electrically insulating layer sequence 505.
  • a method is described below with reference to Table 2, by means of which the amount of data of two bits that can be stored in a selected vertical transistor of the transistor arrangement 500 can be deleted.
  • a first erase voltage of 6 V is applied to the first electrode region 502
  • a second erase voltage of 6 V is applied to the selected second electrode region 504
  • a third erase voltage of -6 V is applied to the selected gate region 506.
  • No voltage is applied to the remaining, non-selected second electrode areas 504 and the remaining, non-selected gate areas 506.
  • holes, ie positive charge carriers are accelerated and tunnel into the memory areas 507, 508 of the electrically insulating layer sequence 505 of the selected vertical transistor, in which electronic charge carriers were located. There the positively charged holes and the negatively charged electrons recombine into a vanishing total charge. This will make the electronic
  • Charge carriers which were permanently located on the nitride layer in the memory areas 507, 508 before the deletion process in order to represent the first logic value “1”, are removed from the electrically insulating layer sequence 505. After the deletion process, both are consequently in the selected vertical Transistor of the transistor arrangement 500 stored bits reset to the second logic value "0".
  • the following is a method for producing a transistor arrangement 500 according to the third
  • a layer arrangement is formed from a substrate 501, a first electrode region 502, a channel layer and an electrode layer. Then ditches are made in the
  • the trenches extending to the first electrode region 502 and thereby from the Channel layer form a plurality of channel regions 503 and a plurality of second electrode regions 504 from the electrode layer.
  • An electrically insulating layer sequence 505 is then formed over the first electrode region 502 and the second electrode regions 504 and laterally on the channel regions 503. Finally, a plurality of gate regions 506 are formed on the electrically insulating layer sequence 505.
  • the individual process steps are carried out using known processes such as photolithography, wet chemical etching, gas phase epitaxy, ion implantation, cathode sputtering and other processes.
  • FIG. 6 shows a schematic view of a transistor arrangement 600 according to a fourth exemplary embodiment of the invention with a plurality of vertical transistors.
  • the exemplary embodiment differs from the transistor arrangement 300 according to the second exemplary embodiment in that the second electrically insulating region 309 of the transistor arrangement 600 only partially surrounds the first electrode region 304, so that the first electrode region 304 has a contact region with the adjacent channel regions at two points 303, and has no contact with the first electrically insulating region 308.
  • Each second electrode area 305 is thus electrically coupled to two first electrode areas 304 by means of the associated channel area 303, the adjacent gate areas 307 and the electrically insulating layer sequence 306 arranged between them.
  • each trench introduced into the channel layer 302 has a vertical line on both sides between the first electrode region 304 arranged underneath and the two adjacent second electrode regions 305. Transistor on.
  • Each channel region 303 of the transistor arrangement 600 is therefore assigned to two vertical transistors.
  • each vertical transistor can store, read and erase two bits of data. This results in a data quantity of four bits per channel area 303 for the transistor arrangement 600.
  • the manufacturing method described in FIGS. 4A to 4F is essentially used, only the manufacturing step between the layer arrangements shown in FIGS. 4C and 4D being changed and the remaining manufacturing steps being adapted accordingly.
  • the silicon dioxide layer 405 is removed at all exposed locations.
  • the silicon dioxide layer 405 is thus only maintained below and partly next to the n-doped first electrode layer 406.
  • the second electrically insulating region 309 thus results from the silicon dioxide layer 405.
  • the gaps between the n -doped first electrode layer 406 and the two adjacent channel regions 303 are then closed. This then results in the first electrode region 304, which is coupled to the two adjacent channel regions 303.

Abstract

Die Erfindung betrifft eine Transistor-Anordnung (200) mit einem Substrat (201) und einem Vertikal-Transistor mit: einen ersten Elektrodenbereich (204), einen im Wesentlichen darüber angeordneten zweiten Elektrodenbereich (205) und dazwischen einen Kanalbereich (203), sowie einen Gate-Bereich (207) neben dem Kanalbereich (203) und dazwischen eine elektrisch isolierende Schichtenfolge (206), wobei zwei voneinander räumlich getrennte Abschnitte (208, 209) der elektrisch isolierenden Schichtenfolge (206) jeweils zur Speicherung von Ladungsträgern dienen.

Description

Beschreibung
Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung
Die Erfindung betrifft eine Transistor-Anordnung, ein Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und ein Verfahren zum Herstellen einer Transistor-Anordnung.
Angesichts der schnellen Fortentwicklung der Computertechnologie besteht Bedarf an Speichermedien, die immer größere Speichermengen auf immer kleinerem Anordnungen bereitstellen. Üblicherweise werden große Datenmengen in einer großen Anordnung von Speicherzellen gespeichert. Als Speicherzellen werden beispielsweise nichtflüchtige Speicher verwendet, welche eine gespeicherte Information für einen langen Zeitraum ohne Informationsverlust speichern können. Einen Überblick über nichtflüchtige Speicher gibt beispielsweise [1] . Als nichtflüchtige Speicher werden üblicherweise spezielle Transistoren auf Silizium-Chips verwendet .
Die herkömmliche Silizium-Mikroelektronik wird bei weiter voranschreitender Verkleinerung jedoch an ihre Grenzen stoßen. Insbesondere die Entwicklung zunehmend kleinerer und dichter angeordneter Transistoren von mittlerweile mehreren hundert Millionen Transistoren pro Chip wird in den nächsten zehn Jahren prinzipiellen physikalischen Problemen ausgesetzt sein. Bei einer Unterschreitung der Strukturabmessungen von 80 nm werden Quanteneffekte die auf den Chips befindlichen Bauelemente störend beeinflussen und unterhalb von Dimensionen von etwa 30 nm dominieren.
Auch führt die zunehmende Integrationsdichte der Bauelemente auf den Chips zu einem unerwünschten Übersprechen zwischen den auf den Chips befindlichen Bauelementen und zu einem dramatischen Anstieg der Abwärme. Daher ist eine Erhöhung der Speicherdichte von Transistor-Anordnungen mittels fortschreitender Verkleinerung der Transistor-Dimensionen ein Konzept, welches in absehbarer Zeit an physikalische Grenzen stoßen wird.
Deshalb werden Konzepte verfolgt, welche Alternativen zu der sukzessiven Verkleinerung der Ausdehnung einzelner Transistoren anstreben. Ein Konzept, welches zur weiteren Erhöhung der Speicherdichte verfolgt wird, beruht auf der Grundidee, in einem Transistor mehr als ein Bit Datenmenge zu speichern.
Aus [2] ist ein nichtflüchtiger Speicher bekannt, bei dem in einem Transistor eine Speichermenge von zwei Bit speicherbar ist. Die Funktionsweise eines solchen nichtfluchtigen Speichers wird im Folgenden näher beschrieben. In Fig.l ist ein 2-Bit-Speicher-Transistor 100 gezeigt, welcher einen Gate-Bereich 101, einen Source-Bereich 102, einen Drain- Bereich 103, einen Wannen-Bereich 104, eine erste elektrisch isolierende Schicht 105 und eine zweite elektrisch isolierende Schicht 106 aufweist. Ferner weist der 2-Bit- Speicher-Transistor 100 eine elektrisch isolierende ONO- Schicht 107 auf, welche eine erste Oxid-Schicht 108 aus Siliziumdioxid (Siθ2), eine Nitrid-Schicht 109 aus Siliziumnitrid (Si3N4) und eine zweite Oxid-Schicht 110 aus Siliziumdioxid (Siθ2) enthält. Darüber hinaus weist der 2- Bit-Speicher-Transistor 100 einen ersten Speicherabschnitt 111 und einen zweiten Speicherabschnitt 112 auf, welche an den beiden seitlichen Randabschnitten der Nitrid-Schicht 109 in der ONO-Schicht 107 angeordnet sind. Der Gate-Bereich 101 ist vorzugsweise aus n-dotiertem Poly-Silizium-Material hergestellt. Die beiden elektrisch isolierenden Schichten 105, 106 sind aus Siliziumdioxid (Siθ2) gebildet. In den beiden Speicherabschnitten 111, 112 kann, wie folgt beschrieben, jeweils eine Datenmenge von einem Bit eingespeichert werden. Wird eine erste, ausreichend große Spannung an den Gate-Bereich 101 und eine zweite, ausreichend große Spannung an den Source-Bereich 102 angelegt, wird ein Tunneln von beschleunigten, sogenannten „heißen", Elektronen auf die Nitrid-Schicht 109 in dem ersten Speicherabschnitt 111 der ONO-Schicht 107 in der Nähe des Source-Bereichs 102 bewirkt . Diese Elektronen befinden sich dann in der elektrisch isolierenden Nitrid-Schicht 109 gemäß Fig.l in horizontaler Richtung unbeweglich in dem ersten Speicherabschnitt 111. Ein Abfließen der Elektronen aus dem ersten Speicherbereich 111 über die gemäß Fig.l vertikal benachbarten elektrisch isolierenden Oxid-Schichten 108 und 110 ist nicht möglich.
Die von dem Drain-Bereich 103 über den Source-Bereich 102 in die ONO-Schicht 107 injizierten Elektronen stellen somit eine fixierte elektrische Ladung dar. Diese fixierte elektrische Ladung ist somit in einem Bereich der ONO-Schicht 107 nahe dem Source-Bereich 102 dauerhaft lokalisiert, d.h. anschaulich eingefangen.
Analog bewirkt das Anlegen einer ersten, ausreichend großen Spannung an den Gate-Bereich 101 und einer zweiten, ausreichend großen Spannung an den Drain-Bereich 103 ein Tunneln von beschleunigten Elektronen auf die Nitrid-Schicht 109 in dem zweiten Speicherabschnitt 112 der ONO-Schicht 107 in der Nähe des Drain-Bereichs 103. Die Elektronen befinden sich dann in der elektrisch isolierenden Nitrid-Schicht 109 gemäß Fig.l in horizontaler Richtung unbeweglich in dem zweiten Speicherabschnitt 112 und können auch nicht über die gemäß Fig.l vertikal benachbarten elektrisch isolierenden Oxid-Schichten 108 und 110 abfließen. Insbesondere erfolgt entlang der Nitrid-Schicht 109 kein Ladungsausgleich der
Elektronen, welche sich in dem ersten Speicherabschnitt 111 und/oder in dem zweiten Speicherabschnitt 112 befinden, da entlang der elektrisch isolierenden Nitrid-Schicht 109 kein Transport elektrischer Ladungen möglich ist.
Das Vorhandensein einer elektrischen Ladung in dem ersten Speicherabschnitt 111 wird als ein erster logischer Wert „1" interpretiert, wohingegen ein Nicht-Vorhandensein einer elektrischen Ladung in dem ersten Speicherabschnitt 111 als ein zweiter logischer Wert „0" interpretiert wird. Daher ist in dem ersten Speicherabschnitt 111 der ONO-Schicht 107 eine Datenmenge von einem Bit speicherbar. Das Vorhandensein einer elektrischen Ladung in dem zweiten Speicherabschnitt 112 wird als ein erster logischer Wert „1" interpretiert, wohingegen ein Nicht-Vorhandensein einer elektrischen Ladung in dem zweiten Speicherabschnitt 112 als ein zweiter logischer Wert „0" interpretiert wird. Daher ist auch in dem zweiten
Speicherabschnitt 112 der ONO-Schicht 107 eine Datenmenge von einem Bit speicherbar. In dem 2-Bit-Speicher-Transistor 100 ist folglich eine Speichermenge von zwei Bit speicherbar.
Die in den beiden Speicherabschnitten 111, 112 dauerhaft lokalisierten Elektronen beeinflussen in charakteristischer Weise die Einsatzspannung des 2-Bit-Speicher-Transistors 100. Die beiden in den Speicherabschnitten 111, 112 gespeicherten Datenmengen von jeweils einem Bit können dadurch ausgelesen werden, dass eine erste, ausreichend kleine Spannung an den Source-Bereich 102 bzw. den Drain-Bereich 103 einerseits und eine zweite, ausreichend kleine Spannung an den Gate-Bereich 101 andererseits angelegt wird. Die beiden Spannungen sind ausreichend klein zu wählen, um ein unerwünschtes Tunneln von Elektronen aus der oder auf die Nitrid-Schicht 109 zu verhindern. Die EinsatzSpannung des 2-Bit-Speicher- Transistors 100 ist deshalb anschaulich von dem Vorhandensein bzw. dem Nicht-Vorhandensein freier Ladungsträger auf der Nitrid-Schicht 109 abhängig, da die freien Ladungsträger einen Einfluss auf die Leitfähigkeit der Anordnung und folglich auf den Stromfluss haben. Das in [2] beschriebene Verfahren zum Auslesen der in dem Speicherabschnitt 111 nahe dem Source-Bereich 102 bzw. dem Speicherabschnitt 112 nahe dem Drain-Bereich 103 gespeicherten Datenmenge erfolgt in „entgegengesetzter" Richtung wie das Programmieren. Das heißt, zum Auslesen des Speicherabschnittes 111 nahe dem Source-Bereich 102 wird eine Spannung an den Drain-Bereich 103 und eine weitere Spannung an den Gate-Bereich 101 angelegt. Im Gegensatz dazu wird zum Programmieren des Speicherabschnittes 111 nahe dem Source- Bereich 102 eine Spannung an den Source-Bereich 102 und eine weitere Spannung an den Gate-Bereich 101 angelegt. Zum Auslesen des Speicherabschnittes 112 nahe dem Drain-Bereich 103 wird eine Spannung an den Source-Bereich 102 und eine weitere Spannung an den Gate-Bereich 101 angelegt. Das Auslesen der beiden Speicherabschnitte 111, 112 in „entgegengesetzter" Richtung (verglichen mit dem Programmieren) ermöglicht einen beschleunigten Programmiervorgang, da beim Auslesen in „umgekehrter" Richtung kleinere in der ONO-Schicht 107 lokalisierte Ladungsmengen ausreichend sind [2].
Aus den beschriebenen 2-Bit-Speicher-Transistoren 100 sind Anordnungen mit einer Mehrzahl derartiger 2-Bit-Speicher- Transistoren 100 konstruierbar, wobei eine solche Anordnung im Vergleich zu herkömmlichen Speicheranordnungen von
Transistoren, von denen jeder eine Speichermenge von einem Bit speichern kann, eine doppelt so hohe Speicherdichte ermöglicht .
Allerdings muss zum Programmieren der 2-Bit-Speicher- Transistoren 100 wie oben beschrieben eine ausreichend hohe Spannung an den Source-Bereich 102 bzw. an den Drain-Bereich 103 angelegt werden.
Wenn die Strukturgroßen ungefähr 150 nm unterschreiten, können die erforderlichen hohen Spannungen nicht mehr an den Source-Bereich 102 bzw. an den Drain-Bereich 103 angelegt werden, ohne dass ein unerwünschter Stromfluss zwischen Source-Bereich 102 und Drain-Bereich 103 erfolgt. Dieser parasitäre Durchgriff der Raumladungszone von dem Source- Bereich 102 zu dem Drain-Bereich 103 bewirkt eine negative Beeinflussung der in den beiden Speicherabschnitten 111, 112 programmierten Daten bzw. der in der ONO-Schicht 107 dauerhaft lokalisierten Elektronen.
Ein Durchgriff der Raumladungszone zwischen dem Source- Bereich 102 und dem Drain-Bereich 103 mit den beschriebenen nachteiligen Folgen ist vermeidbar, indem die aus Fig.l bekannte horizontale Ausdehnung des Kanals zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 ausreichend groß vorgesehen ist. Dadurch wird ein Überlappen der um den Source-Bereich 102 herum ausgebildeten Raumladungszone mit der um den Drain-Bereich 103 herum ausgebildeten Raumladungszone vermieden und das Betreiben der beiden Speicherabschnitte 111, 112 kann dann mit den erforderlichen hohen Spannungen erfolgen, ohne dass die oben beschriebenen nachteiligen Effekte auftreten. Jedoch ist eine horizontale Verlängerung des Kanals zwischen dem Source-Bereich 102 und dem Drain-Bereich 103, das heißt ein Verlängern der ONO- Schicht 107 gemäß Fig.l in horizontaler Richtung, mit einem erhöhten Flächenbedarf eines Transistors in einer Speicheranordnung mit einer Vielzahl solcher Transistoren verbunden. Dadurch wird das angestrebte Ziel, eine möglichst hohe Speicherdichte, das heißt speicherbare Datenmenge pro Fläche der Anordnung, zu erreichen, konterkariert.
Diese Beschränkung führt dazu, dass der aus [2] bekannte 2- Bit-Speicher-Transistor 100 auf lineare Dimensionen von minimal 150 nm begrenzt ist. Eine weitere Miniaturisierung ist mittels dieser Anordnung nicht möglich. Dies ist in Hinblick auf das verfolgte Ziel, Transistoren mit einer möglichst hohen Speicherdichte sowie mit möglichst kurzen Signallaufzeiten bereitzustellen, nachteilig. Aus [3] ist eine nichtflüchtige Speichereinheit bekannt, bei welcher mehrere 1-Bit-Speichertransistoren nebeneinander angeordnet sind. Jeweils eine Drain-Elektrode, ein Kanalbereich, ein Source-Bereich, eine Steuergate-Elektrode und eine schwebende Gate-Elektrode (englisch: floating gate) bilden zusammen einen 1-Bit-Speichertransistor . Dabei ist jeder 1-Bit-Speichertransistor im Wesentlichen vertikal zur Oberfläche der nichtflüchtigen Speichereinheit angeordnet. Die schwebende Gate-Elektrode besteht aus einem elektrisch leitfähigen Material und dient in jedem einzelnen 1-Bit-
Speichertransistor als Datenspeicher, in welchem jeweils eine Speichermenge von einem Bit speicherbar ist. Um eine geeignete elektrische Isolation jeder Steuergate-Elektrode zu den restlichen Komponenten der 1-Bit-Speichertransistoren zu gewährleisten, sind die Steuergate-Elektroden in jeweils einer ONO-Schicht eingebettet und somit von den Drain- Elektroden, den Kanalbereichen und den schwebenden Gate- Elektroden elektrisch entkoppelt.
Aus [4] ist eine elektrisch programmierbare Speicherzellen- Anordnung bekannt, deren Speicherzellen einen vertikalen MOS- Transistor aufweisen.
In [5] ist eine Halbleiter-Speicherzelle mit einem vertikalen Floating-Gate-Bereich offenbart.
Aus [6] ist ein nichtflüchtiger Halbleiterspeicher bekannt, in dem bis zu acht Bit Informationen speicherbar sind.
In [7] ist eine planare Halbleiter-Speicherzelle beschrieben, in der mehrere Bit Information in einer Ladungsspeicher- Schicht speicherbar ist.
Aus [8] ist eine planare Multibit-Speicherzelle bekannt.
In [9] ist eine planare EEPROM-Speicherzelle offenbart, bei der in eine ONO-Schicht Ladungsträger injizierbar sind. Aus [10] ist eine Speicheranordnung bekannt, bei der benachbarte Speicherzellen mittels eines pn-Übergangs voneinander elektrisch isoliert sind.
Der Erfindung liegt somit das Problem zugrunde, eine Anordnung von 2-Bit-Speicher-Transistoren mit einer erhöhten Speicherdichte zu schaffen.
Das Problem wird durch eine Transistor-Anordnung, ein Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und ein Verfahren zum Herstellen einer Transistor-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst .
Eine Transistor-Anordnung weist ein Substrat und einen Vertikal-Transistor auf. Der Vertikal-Transistor weist seinerseits auf: einen ersten Elektrodenbereich, einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist, einen Kanalbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich, einen Gate-Bereich neben dem Kanalbereich, und eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich. Dabei dienen zwei voneinander räumlich getrennte und elektrisch entkoppelte
Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern.
Eine Grundidee der Erfindung beruht darauf, zur weiteren Erhöhung der Speicherdichte 2-Bit-Speichertransistoren vertikal statt planar in den Chips zu integrieren und auf diese Weise die planaren Dimensionen der einzelnen Transistoren in den Chips zu reduzieren. Aus den beiden Elektrodenbereichen eines Transistors wird beim Anlegen einer Spannung an den Transistor die Source-Elektrode und die
Drain-Elektrode gebildet. Dabei weist die Source-Elektrode im Vergleich zur Drain-Elektrode ein geringeres Potential auf. Gemäß der Erfindung werden somit in der elektrisch isolierenden Schichtenfolge zwei örtlich getrennte Speicherabschnitte gebildet, wobei der eine Speicherabschnitt sourceseitig und der andere Speicherabschnitt drainseitig in der elektrisch isolierenden Schichtenfolge angeordnet sind. Der sich zwischen erstem Elektrodenbereich und zweitem Elektrodenbereich ausbildende Kanal kann außerdem eine ausreichende Größe, entkoppelt von den planaren Dimensionen, aufweisen. Somit wird gewährleistet, dass sich die Speicherbereiche neben dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich nicht gegenseitig beeinflussen.
Die Speicherung einer Information erfolgt bei einer schwebenden Gate-Elektrode häufig mittels Fowler-Nordheim- Tunnelelektronen. Bei einer elektrisch isolierenden
Schichtenfolge hingegen erfolgt die Informationsspeicherung mittels beschleunigten (den sogenannten „heißen") Kanalelektronen. Zur Erzeugung beschleunigter Kanalelektronen werden geringere Spannungen benötigt als zur Erzeugung von Fowler-Nordheim-Tunnelelektronen. Gemäß der Erfindung erfolgt die Informationsspeicherung in einer elektrisch isolierenden Schichtenfolge, wodurch sowohl zur Programmierung als auch zur Löschung der Speichertransistoren geringere Spannungen als bei einer schwebenden Gate-Elektrode benötigt werden. Somit ermöglicht auch die Ausbildung von Speicherabschnitten in einer elektrisch isolierenden Schichtenfolge eine weitere Erhöhung der Speicherdichte.
Die Transistor-Anordnung weist somit den Vorteil auf, dass der Vertikal-Transistor eine platzsparende Anordnung, das heißt eine hohe Speicherdichte, und eine stabile Betreibbarkeit in elektronischen Bauelementen ermöglicht.
Ein weiterer Aspekt der Erfindung besteht darin, dass in dem Vertikal-Transistor ein ausreichend langer Kanal zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich ausbildbar ist. Dadurch wird ein Durchgriff des Stromflusses zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich beim Programmieren der Transistor-Anordnung vermieden, ohne dass auf Grund der hohen eindimensionalen Ausdehnung des Kanals nachteilige Effekte für die Speicherdichte auftreten. Dies liegt daran, dass ein
Transistor mit einem vertikalen leitfähigen Kanal einen Flächenbedarf auf der Oberfläche der Anordnung aufweist, welcher unabhängig von der Länge des Kanals ist. Folglich ist mittels der Transistor-Anordnung der Erfindung eine Anordnung geschaffen, in der eine hohe Speicherdichte und eine stabile Betreibbarkeit kombiniert sind.
Das Speichern einer Datenmenge von zwei Bit in dem Vertikal- Transistor erfolgt mittels der elektrisch isolierenden Schichtenfolge, die sich zwischen dem ersten
Elektrodenbereich und dem zweiten Elektrodenbereich entlang dem Kanalbereich erstreckt. Die elektrisch isolierende Schichtenfolge weist vorzugsweise eine Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht auf. Somit ist die Nitrid-Schicht beidseitig von jeweils einer Oxid-Schicht umgeben. Eine solche Schichtenfolge wird als ONO-Schichtenfolge bezeichnet. Üblicherweise wird als Material für die beiden Oxid-Schichten Siliziumdioxid (Siθ2> und als Material für die Nitrid-Schicht Siliziumnitrid (Si3N4) verwendet. In einem Abschnitt der Nitrid-Schicht der ONO-Schichtenfolge im Wesentlichen zwischen dem ersten Elektrodenbereich, dem Kanalbereich und dem Gate-Bereich ist ein erstes Bit in Form von Ladungsträgern speicherbar. Räumlich getrennt und elektrisch entkoppelt davon ist in einem anderen Abschnitt der Nitrid- Schicht der ONO-Schichtenfolge, welcher im Wesentlichen zwischen dem zweiten Elektrodenbereich, dem Kanalbereich und dem Gate-Bereich angeordnet ist, ein zweites Bit in Form von Ladungsträgern speicherbar. Folglich sind in dem Vertikal- Transistor der Transistor-Anordnung der Erfindung zwei Bit speicherbar. Eine binäre Information von zwei Bit ist in der Nitrid- Schicht der ONO-Schichtenfolge eines erfindungsgemäßen Vertikal-Transistors speicherbar, wie im Folgenden beschrieben wird. Wenn in einem der oben beschriebenen Abschnitte der ONO-Schichtenfolge Ladungsträger gespeichert sind, so kann dies als Binärinformation mit dem ersten logischen Wert "1" interpretiert werden. Wenn dagegen keine Ladungsträger gespeichert sind, so kann dies als Binärinformation mit dem zweiten logischen Wert "0" interpretiert werden. Das Einspeichern des ersten logischen Wertes „1" erfolgt durch Injizieren von beschleunigten („heißen") Ladungsträgern in den jeweiligen Speicherabschnitt der Nitrid-Schicht.
Vorzugsweise sind in der Transistor-Anordnung der
Kanalbereich p-dotiert und die beiden Elektrodenbereiche n - dotiert. Mit „n " wird eine Dotierung mit n-Dotierungsatomen einer besonders großen Teilchendichte bezeichnet, so dass ein n -dotierter Bereich besonders niederohmig ist. Je nachdem, welche Spannungen zwischen die beiden Elektrodenbereiche angelegt werden, wird aus dem ersten Elektrodenbereich ein Source-Bereich sowie aus dem zweiten Elektrodenbereich ein Drain-Bereich oder aus dem ersten Elektrodenbereich ein Drain-Bereich sowie aus dem zweiten Elektrodenbereich ein Source-Bereich.
Zur Bildung von Speicheranordnungen mit mehreren Speichertransistoren weist die erfindungsgemäße Transistor- Anordnung vorzugsweise mehrere Vertikal-Transistoren auf, welche in dem Substrat nebeneinander angeordnet sind.
Insbesondere ermöglicht eine solche Transistor-Anordnung ausreichend kurze Signallaufzeiten zum Programmieren und Auslesen der Transistor-Anordnung.
Vorzugsweise entkoppelt bei einer Transistor-Anordnung mit mehreren Vertikal-Transistoren ein elektrisch isolierender Bereich, von dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich zumindest teilweise umgeben ist/sind, den ersten Elektrodenbereich und/oder den zweiten Elektrodenbereich von seiner/ihrer Umgebung mit Ausnahme des Kanalbereichs und der elektrisch isolierende Schichtenfolge. Dadurch wird ein Durchgreifen des Stromflusses von einem Elektrodenbereich eines Vertikal-Transistors auf den entsprechenden Elektrodenbereich eines benachbarten Vertikal- Transistors auf Grund von Raumladungszonen vermieden. Solche Raumladungszonen bilden sich stets bei angelegter Spannung sowohl um den ersten Elektrodenbereich als auch um den zweiten Elektrodenbereich eines Vertikal-Transistors.
Indem ein Elektrodenbereich von einem elektrisch isolierenden Medium, beispielsweise einer Siliziumdioxid-Schicht teilweise umgeben ist, kann ein unerwünschtes „Übersprechen" zwischen diesem Elektrodenbereich und einem entsprechenden Elektrodenbereich eines benachbarten Vertikal-Transistors unterbunden werden. Um Tunnelströme zu vermeiden, ist die Schichtdicke des elektrisch isolierenden Mediums ausreichend groß zu wählen. Folglich kann mittels eines geeignet vorgesehenen elektrisch isolierenden Bereiches ein „Übersprechen" zwischen verschiedenen Bit-Leitungen, das heißt zwischen einem Elektrodenbereich eines Vertikal- Transistors und einem entsprechenden Elektrodenbereich eines anderen, benachbarten Vertikal-Transistors vermieden werden.
Die Speicheranordnung gemäß der oben dargestellten Ausgestaltung weist somit den Vorteil auf, dass die zumindest teilweise Ummantelung der Elektrodenbereiche der Vertikal- Transistoren eine platzsparende Anordnung, das heißt eine hohe Speicherdichte, und eine stabile Betreibbarkeit ermöglichen. Insbesondere sind an eine solche Speicheranordnung ausreichend hohe Spannungen zum Programmieren der Anordnung anlegbar, ohne dass störende Effekte wie parasitäre Stromflüsse auftreten. Um eine weitere Verkürzung der Signallaufzeiten in einer Speicheranordnung mit mehreren Vertikal-Transistoren zu erreichen, sind gemäß einer weiteren Ausgestaltung der Erfindung die ersten Elektrodenbereiche aller Vertikal- Transistoren der Speicheranordnung elektrisch miteinander gekoppelt. Es wird somit für alle Vertikal-Transistoren der Speicheranordnung ein gemeinsamer Elektrodenbereich gebildet. Dieser gemeinsame Elektrodenbereich ist unter den Begriffen „common source" oder, alternativ, „common drain" bekannt.
Ferner kann in der Transistor-Anordnung der Gate-Bereich von einem elektrisch isolierenden Bereich in asymmetrischer Weise zumindest teilweise derart umgeben sein, dass der Gate- Bereich eines Vertikal-Transistors zu benachbarten Vertikal- Transistoren elektrisch entkoppelt ist. "In asymmetrischer
Weise" bedeutet zum Beispiel, dass der elektrisch isolierende Bereich nur an einer Seitenwand des Grabens vorgesehen ist und somit die Seitenwand des Grabens von dem Gate-Bereich trennt. Auf diese Weise kann auch eine unerwünschte elektrische Kopplung zwischen dem Gate-Bereich eines ersten Vertikal-Transistors der Transistor-Anordnung und dem Kanalbereich eines zweiten Vertikal-Transistors der Transistor-Anordnung verhindert werden. Wenn der elektrisch isolierende Bereich derart vorgesehen ist, dass er den Gate- Bereich eines Vertikal-Transistors zumindest teilweise umgibt, ist sichergestellt, dass an weiteren Kanalbereichen, welche mit dem betrachteten Gate-Bereich nicht gekoppelt sind, auf Grund einer an dem Gate-Bereich anliegenden Spannung die Eigenschaften des mit dem weiteren Kanalbereich gekoppelten Vertikal-Transistors nicht beeinflusst werden.
Im Weiteren wird ein Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher erläutert, mittels dem es möglich ist, die oben beschriebene Transistor-Anordnung als Speicherzelle zu betreiben. Die Transistor-Anordnung der Erfindung ist als EEPROM (Electrically Erasable and Programmable Read-Only Memory) mit hoher Speicherdichte verwendbar .
Gemäß dem Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher wird zunächst aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem ersten Elektrodenbereich zugordnet ist, ein erster Datenspeicher gebildet. Analog wird aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem zweiten Elektrodenbereich zugeordnet ist, ein zweiter Datenspeicher gebildet. Schließlich kann in die beiden Datenspeicher jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden.
Prinzipiell ist in dem Vertikal-Transistor der Transistor- Anordnung eine Datenmenge von zwei Bit speicherbar, indem Ladungsträger in die beiden Speicherabschnitte der Nitrid- Schicht der ONO-Schichtenfolge eingebracht werden, welche an die Elektrodenbereiche angrenzen. Anschaulich sind in dem an einem ausgewählten Elektrodenbereich angrenzenden Abschnitt der Nitrid-Schicht Ladungsträger injizierbar, indem mittels Anlegen einer ausreichend hohen Spannung an den Gate-Bereich der Kanal zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich elektrisch leitend gemacht wird und ferner an den ausgewählten Elektrodenbereich eine ausreichend hohe Spannung angelegt wird. Dadurch werden von dem nicht- ausgewählten Elektrodenbereich Elektronen entlang des leitenden Kanals an den ausgewählten Elektrodenbereich geleitet und beschleunigt, wobei die Elektronen in einer Umgebung des ausgewählten Elektrodenbereichs durch eine der Oxid-Schichten der ONO-Schichtenfolge auf die Nitrid-Schicht der ONO-Schichtenfolge tunneln und dort dauerhaft verbleiben.
Da die Nitrid-Schicht elektrisch isolierend ist, erfolgt kein Ladungsträgerausgleich entlang der Nitrid-Schicht. Die
Elektronen sind folglich an der Nitrid-Schicht in der Nähe des ausgewählten Elektrodenbereichs fixiert. Analog zu obiger Beschreibung und unabhängig von den an der Nitrid-Schicht in der Nähe des ausgewählten Elektrodenbereichs lokalisierten Elektronen kann mittels Anlegen einer ausreichend hohen Spannung an den Gate-Bereich und simultanes Anlegen einer ausreichend hohen Spannung an den zunächst nicht-ausgewählten Elektrodenbereich Ladungsträger an der Nitrid-Schicht in der Nähe des zunächst nicht-ausgewählten Elektrodenbereichs dauerhaft fixiert werden. Insbesondere sind die Ladungsträger in der Nitrid- Schicht in der Nähe des ausgewählten Elektrodenbereichs und in der Nähe des zunächst nicht-ausgewählten Elektrodenbereichs im Wesentlichen voneinander unabhängig. Dies liegt daran, dass entlang der elektrisch isolierenden Nitrid-Schicht kein Ladungsträgertransport oder Ladungsträgerausgleich erfolgen kann.
Das Einspeichern von einem Bit in einen der beiden Datenspeicher erfolgt dadurch, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich und simultan eine zweite EinspeieherSpannung an den Gate-Bereich angelegt werden. Die beiden EinspeieherSpannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die zweite Einspeicherspannung ist dabei derart zu wählen, dass sie betragsmäßig größer als die erste Einspeicherspannung ist.
Gemäß dem Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher ist ein Verfahren bereitgestellt, mittels dem die in den beiden Datenspeichern in der Nitrid-Schicht der ONO-Schichtenfolge gespeicherte Information ausgelesen werden kann.
Das Auslesen von einem Bit aus einem der beiden Datenspeicher erfolgt dadurch, dass eine erste Auslesespannung an den Gate- Bereich und simultan eine zweite Auslesespannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich angelegt werden. Die beiden Auslesespannungen sind dabei nach Betrag und Vorzeichen geeignet zu wählen. Insbesondere sind die beiden Auslesespannungen ausreichend klein zu wählen, um einen Tunnelstrom von Elektronen auf die oder von der Nitrid- Schicht auszuschließen. Die zweite Auslesespannung kann dabei kleiner oder größer als die erste Auslesespannung sein.
Um die in der Nitrid-Schicht nahe des zweiten Elektrodenbereichs gespeicherte binäre Information auszulesen, wird eine erste Auslesespannung an den Gate- Bereich angelegt, um den Kanal zwischen den beiden Elektrodenbereichen leitfähig zu machen. Ferner wird eine zweite Auslesespannung an den zweiten Elektrodenbereich angelegt, wodurch ein Fluss von Elektronen von dem ersten Elektrodenbereich zu dem zweiten Elektrodenbereich generiert wird. Dieser Stromfluss wird mittels der Leitfähigkeit der Anordnung bestimmt. Die Leitfähigkeit wird charakteristisch auf Grund der in der Nitrid-Schicht nahe dem zweiten Elektrodenbereich lokalisierten Ladungsträgern determiniert. Die Charakteristik des Stromflusses erlaubt die Feststellung, ob in der Nitrid-Schicht nahe des zweiten Elektrodenbereichs Ladungsträger fixiert sind, so dass der Speicher den ersten logischen Wert „1" aufweist, oder ob in der Nitrid-Schicht nahe des zweiten Elektrodenbereichs keine Ladungsträger fixiert sind, so dass der Speicher den zweiten logischen Wert „0" aufweist. In analoger Weise kann die binäre Information in der Nitrid-Schicht nahe des ersten Elektrodenbereichs ausgelesen werden, indem eine erste Auslesespannung an den Gate-Bereich angelegt wird, um den Kanal zwischen den beiden Elektrodenbereichen leitfähig zu machen und indem simultan eine zweite Auslesespannung an den ersten Elektrodenbereich angelegt wird, so dass ein Fluss von Elektronen von dem zweiten Elektrodenbereich zu dem ersten Elektrodenbereich generiert wird. Die Stromcharakteristik lässt wiederum den Schluss zu, ob in der Nitrid-Schicht nahe des ersten
Elektrodenbereichs Ladungsträger fixiert sind, so dass der Speicher den ersten logischen Wert „1" aufweist, oder ob in der Nitrid-Schicht nahe des ersten Elektrodenbereichs keine Ladungsträger fixiert sind, so dass der Speicher den zweiten logischen Wert „0" aufweist.
Gemäß dem Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher ist ferner ein Verfahren bereitgestellt, mittels dem die in den Datenspeichern gespeicherte Information gelöscht werden kann. Mit „Löschen" wird ein Zurücksetzen von allen binären Speichern auf einen Wert logisch „0" bezeichnet, das heißt, dass durch das Löschen die in der Nitrid-Schicht der ONO-Schichtenfolge eines Vertikal- Transistors gegebenenfalls lokalisierten Ladungsträger entfernt werden. Das Entfernen der Ladungsträger wird mittels Injizieren von sogenannten „heißen" Löchern in die ONO- Schichtenfolge realisiert, wobei die injizierten, positiv geladenen Löcher mit den negativ geladenen Elektronen rekombinieren und folglich keine Nettoladung mehr in der ONO- Schichtenfolge gespeichert ist.
Das Löschen von Bits in den beiden Datenspeichern erfolgt dadurch, dass simultan eine erste Löschspannung an den ersten Elektrodenbereich, eine zweite Löschspannung an den zweiten Elektrodenbereich und eine dritte Löschspannung an den Gate- Bereich angelegt werden. Die dritte Löschspannung ist dabei derart zu wählen, dass sie deutlich kleiner als die erste Löschspannung sowie deutlich kleiner als die zweite Löschspannung ist. Die erste Löschspannung und die zweite Löschspannung können dabei den gleichen absoluten Wert aufweisen.
Indem man eine ausreichend starke dritte Löschspannung negativen Vorzeichens an den Gate-Bereich anlegt und indem man jeweils eine ausreichend starke erste bzw. zweite Löschspannung mit positivem Vorzeichen an den ersten Elektrodenbereich bzw. den zweiten Elektrodenbereich anlegt, werden Löcher, das heißt positiv geladene Ladungsträger, entlang des leitenden Kanals beschleunigt, so dass die „heißen" Löcher durch die Oxid-Schicht auf die Nitrid-Schicht der ONO-Schichtenfolge tunneln und mit den dort lokalisierten Elektronen rekombinieren. In denjenigen Datenspeichern, in denen vor dem Löschvorgang Ladungsträger lokalisiert waren und folglich eine binäre Information mit einem ersten Wert logisch „1" eingeprägt war, ist nach dem Ladungsausgleich die binäre Information nun auf einen zweiten Wert logisch „0" zurückgesetzt .
Mit dem erfindungsgemäßen Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher ist ein Verfahren geschaffen, das es ermöglicht, in jedem Transistor der Transistor-Anordnung der Erfindung zwei Bit einzuspeichern, zu lesen und zu löschen.
Wird die Transistor-Anordnung als Speicheranordnung betrieben, werden vorzugsweise mehrere Vertikal-Transistoren nebeneinander angeordnet. Des Weiteren werden bevorzugt die ersten Elektrodenbereiche aller Vertikal-Transistoren elektrisch miteinander gekoppelt und somit ein „common source"-Bereich bzw. ein „common drain"-Bereich gebildet. Dies ermöglicht eine Beschleunigung der Signallaufzeiten und somit der Einspeicher-, Lese- und Löschprozesse in der Speicheranordnung.
Das Einspeichern von einem Bit in den ersten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt dadurch, dass bei dem bestimmten Vertikal-Transistor eine erste EinspeieherSpannung an den zweiten Elektrodenbereich und simultan eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden. Alternativ erfolgt das Einspeichern von einem Bit in den zweiten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen dadurch, dass eine erste
Einspeicherspannung an den ersten Elektrodenbereich und simultan bei dem bestimmten Vertikal-Transistor eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden. Die beiden Einspeicherspannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die zweite Einspeicherspannung ist dabei derart zu wählen, dass sie betragsmäßig größer als die erste Einspeicherspannung ist.
Das Auslesen von einem Bit aus dem ersten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt dadurch, dass eine erste Auslesespannung an die ersten Elektrodenbereiche und simultan bei dem bestimmten Vertikal-Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden. Das Auslesen von einem Bit aus dem zweiten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt hingegen dadurch, dass eine erste Auslesespannung an die zweiten Elektrodenbereiche und simultan bei dem bestimmten Vertikal- Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden. Die beiden Auslesespannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen.
Die zweite Auslesespannung kann dabei größer oder kleiner als die erste Auslesespannung sein.
Das Löschen von Bits in den beiden Datenspeichern eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt schließlich dadurch, dass simultan eine erste Löschspannung an die ersten Elektrodenbereiche, eine zweite Löschspannung an die zweiten Elektrodenbereiche und eine dritte Löschspannung an die Gate- Bereiche angelegt werden. Die Löschspannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die dritte Löschspannung ist dabei derart zu wählen, dass sie deutlich kleiner als die erste Löschspannung sowie deutlich kleiner als die zweite Löschspannung ist. Vorzugsweise wird die dritte Löschspannung negativ gewählt. Die erste
Löschspannung und die zweite Löschspannung können dabei den gleichen absoluten Wert aufweisen. Ferner ist durch die Erfindung ein Verfahren zum Herstellen einer erfindungsgemäßen Transistor-Anordnung (gemäß obiger Beschreibung) bereitgestellt. Gemäß dem Verfahren wird zunächst eine Schichtanordnung aus einem Substrat, einer Kanalschicht, einer Elektrodenschicht und einer ersten elektrischen Isolationsschicht gebildet. Dann wird ein Graben in die Schichtanordnung eingebracht, wobei sich der Graben bis in die Kanalschicht hineinerstreckt und dabei aus der Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen ersten Elektrodenbereich bildet. Daraufhin wird eine zweite elektrische Isolationsschicht auf der Innenfläche des Grabens gebildet und von einem Bereich der Innenfläche in einem seitlichen oberen Abschnitt der Innenfläche des Grabens die zweite elektrische Isolationsschicht wieder entfernt.
Nachfolgend wird ein zweiter Elektrodenbereich in dem Graben gebildet, wobei der zweite Elektrodenbereich mit Ausnahme von einem Bereich, in dem der zweite Elektrodenbereich mit dem Kanalbereich gekoppelt wird, auf der zweiten elektrischen Isolationsschicht ausgebildet wird. Nun wird eine elektrisch isolierende Schichtenfolge aufgebracht. Schließlich wird ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet.
Gemäß einem anderen Verfahren wird zunächst eine Schichtanordnung aus einem Substrat, einem ersten Elektrodenbereich, einer Kanalschicht und einer Elektrodenschicht gebildet. Dann wird ein Graben in die Schichtanordnung eingebracht, wobei sich der Graben bis zum ersten Elektrodenbereich erstreckt und dabei aus der
Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen zweiten Elektrodenbereich bildet. Danach wird über dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich und seitlich an dem Kanalbereich eine elektrisch isolierende Schichtenfolge gebildet. Schließlich wird ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet. Die einzelnen Verfahrensschritte werden dabei unter Verwendung von bekannten Verfahren wie Photolithographie, Gasphasenepitaxie, Kathodenzerstäubung und anderen Verfahren durchgeführt .
Vorzugsweise werden die folgenden Materialien bei der Herstellung der Transistor-Anordnung der Erfindung verwendet: Der Kanalbereich wird aus einem p-dotierten Halbleitermaterial hergestellt. Der zweite Elektrodenbereich wird aus einem n -dotierten Halbleitermaterial hergestellt. Der erste elektrisch isolierende Bereich wird aus Siliziumnitrid (Si3N4) hergestellt. Der zweite elektrisch isolierende Bereich wird aus Siliziumdioxid (Siθ2) hergestellt. Der zweite Elektrodenbereich wird aus einem n - dotierten Halbleitermaterial hergestellt. Die elektrisch isolierende Schichtenfolge wird aus einer Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht (ONO-Schichtenfolge) hergestellt. Der Gate-Bereich wird aus einem n-dotierten Halbleitermaterial hergestellt. Und der erste Elektrodenbereich und/oder der Gate-Bereich werden aus Poly-Silizium, das heißt polykristallinem Silizium, hergestellt.
Funktioneil dienen der erste elektrisch isolierende Bereich und der zweite elektrisch isolierende Bereich dazu, den oben beschriebenen elektrisch isolierenden Bereich auszubilden, von dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich zumindest teilweise umgeben ist/sind, so dass der erste Elektrodenbereich und/oder der zweite Elektrodenbereich von seiner/ihrer Umgebung mit Ausnahme des zugehörigen Kanalbereichs und der elektrisch isolierenden Schichtenfolge elektrisch entkoppelt ist/sind. Auch der Gate- Bereich kann von dem elektrisch isolierenden Bereich, der von dem ersten elektrisch isolierenden Bereich und dem zweiten elektrisch isolierenden Bereich ausgebildet wird, zumindest teilweise umgeben sein, so dass der Gate-Bereich nur mit dem zugehörigen Kanalbereich durch die elektrisch isolierende Schichtenfolge hindurch gekoppelt ist, wohingegen der Gate- Bereich von weiteren benachbarten Kanalbereichen elektrisch entkoppelt ist. Der erste elektrisch isolierende Bereich und der zweite elektrisch isolierende Bereich werden zwar nicht notwendigerweise aus demselben Material hergestellt, sie können aber beispielsweise beide aus Siliziumdioxid (Siθ2) hergestellt werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
Es zeigen:
Figur 1 einen 2-Bit-Speicher-Transistor gemäß dem Stand der Technik,
Figur 2 eine schematische Ansicht einer Transistor- Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung mit einem Vertikal-Transistor,
Figur 3 einen Querschnitt durch eine Transistor-Anordnung gemäß einem zweiten Ausführungsbeispiel der
Erfindung mit mehreren Vertikal-Transistoren,
Figur 4A einen Querschnitt einer Schicht-Anordnung nach einem ersten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
Figur 4B einen Querschnitt einer Schicht-Anordnung nach einem zweiten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
Figur 4C einen Querschnitt einer Schicht-Anordnung nach einem dritten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
Figur 4D einen Querschnitt einer Schicht-Anordnung nach einem vierten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
Figur 4E einen Querschnitt einer Schicht-Anordnung nach einem fünften Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
Figur 4F einen Querschnitt einer Schicht-Anordnung nach einem sechsten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
Figur 5 einen Querschnitt durch eine Transistor-Anordnung gemäß einem dritten Ausführungsbeispiel der
Erfindung mit mehreren Vertikal-Transistoren, und
Figur 6 einen Querschnitt durch eine Transistor-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren.
In Fig.2 ist eine schematische Ansicht einer Transistor- Anordnung 200 gemäß einem ersten Ausführungsbeispiel der Erfindung mit einem Vertikal-Transistor gezeigt.
Die Transistor-Anordnung 200 weist ein Substrat 201 und eine auf dem Substrat 201 aufgebrachte Kanalschicht 202 mit einem darin eingebrachten Graben auf, so dass neben dem Graben ein Kanalbereich 203 ausgebildet ist. Am Rand des Grabens ist ein Vertikal-Transistor ausgebildet. Der Vertikal-Transistor weist einen ersten Elektrodenbereich 204 und einen zweiten Elektrodenbereich 205 auf, welche mit dem Kanalbereich 203 gekoppelt sind. Gemäß diesem Ausführungsbeispiel ist der erste Elektrodenbereich 204 der Source-Bereich und der zweite Elektrodenbereich 205 der Drain-Bereich. Ferner weist der Vertikal-Transistor eine elektrisch isolierende Schichtenfolge 206 auf, welche sich zwischen dem ersten Elektrodenbereich 204 und dem zweiten Elektrodenbereich 205 entlang dem Kanalbereich 203 erstreckt.
Darüber hinaus weist der Vertikal-Transistor einen derartig auf der elektrisch isolierenden Schichtenfolge 206 angeordneten elektrisch leitfähigen Gate-Bereich 207 auf, dass in dem Kanalbereich 203 zwischen dem ersten Elektrodenbereich 204, dem zweiten Elektrodenbereich 205 und der elektrisch isolierenden Schichtenfolge 206 ein elektrisch leitfähiger Kanal ausgebildet werden kann. Der Vertikal- Transistor weist einen elektrisch isolierenden Bereich 210 bzw. 211 auf, von dem der erste Elektrodenbereich 204 bzw. der zweite Elektrodenbereich 205 zumindest teilweise umgeben sind, so dass der erste Elektrodenbereich 204 bzw. der zweite Elektrodenbereich 205 von ihrer Umgebung mit Ausnahme des Kanalbereichs 203 und der elektrisch isolierenden Schichtenfolge 206 elektrisch entkoppelt sind. Der elektrisch isolierende Bereich 210 bzw. 211 ist dabei optional. Die elektrisch isolierende Schichtenfolge 206 verläuft zumindest teilweise senkrecht zur Oberfläche des Substrats 200.
Ferner ist gemäß Fig.2 der Gate-Bereich 207 zumindest teilweise von einem elektrisch isolierenden Bereich 212 umgeben. Auch der elektrisch isolierende Bereich 212 ist optional .
Die Funktionsweise der in Fig.2 dargestellten Transistor- Anordnung 200 wird im Folgenden beschrieben. Für die
Funktionalität ist insbesondere der Aspekt von Bedeutung, dass die elektrisch isolierende Schichtenfolge 206 im Wesentlichen vertikal zur Oberfläche des Substrats 201 ausgerichtet ist. Die zumindest teilweise elektrisch isolierende Ummantelung 210, 211, 212 des ersten Elektrodenbereichs 204, des zweiten Elektrodenbereichs 205 und des Gate-Bereichs 207 ermöglicht eine Anordnung mehrerer erfindungsgemäßer Vertikal-Transistoren in einer Speicheranordnung mit hoher Speicherdichte, ohne dass sich benachbarte Vertikal-Transistoren in der Speicheranordnung gegenseitig störend beeinflussen. Damit wird ein Durchgriff des Stromflusses zwischen benachbarten Bit- bzw.
Wortleitungen, das heißt zwischen den Elektrodenbereichen 204, 205 bzw. den Gate-Bereichen 207 zweier in einer Speicheranordnung benachbarter Vertikal-Transistoren, verhindert .
Indem die elektrisch isolierende Schichtenfolge 206 im Wesentlichen senkrecht zur Oberfläche der Transistor- Anordnung 200 angeordnet ist, ist es möglich, ohne Erhöhung des Flächenbedarfs der Vertikal-Transistoren in einer Speicheranordnung auf der Oberfläche der Speicheranordnung die elektrisch isolierende Schichtenfolge 206 in ausreichend großer Länge auszubilden. Eine ausreichend lang ausgedehnte elektrisch isolierende Schichtenfolge 206 erhöht lediglich die Tiefe des Grabens, wohingegen sich die Speicherdichte (Anzahl von Vertikal-Transistoren pro Oberfläche der
Speicheranordnung) nicht verringert. Eine ausreichend lange elektrisch leitende Schichtenfolge 206 dient dazu, bei hohen an den Gate-Bereich 207 und den ersten Elektrodenbereich 204 oder den zweiten Elektrodenbereich 205 angelegten Spannungen einen Durchgriff des Stromflusses zwischen dem ersten
Elektrodenbereich 204 und dem zweiten Elektrodenbereich 205 zu verhindern.
Die beschriebenen parasitären Stromflüsse können auftreten, wenn der Vertikal-Transistor der Transistor-Anordnung 200, welcher eine Datenmenge von zwei Bit speichern kann, programmiert, ausgelesen oder gelöscht wird, wie weiter unten beschrieben. Im Weiteren wird anhand von Fig.2 erläutert, wie in dem Vertikal-Transistor eine Datenmenge von zwei Bit speicherbar ist. Hierfür ist der Aufbau der elektrisch isolierenden Schichtenfolge 206 maßgeblich. Gemäß dem ersten Ausführungsbeispiel der Erfindung ist die elektrisch isolierende Schichtenfolge 206 als ONO-Schichtenfolge vorgesehen. Die ONO-Schichtenfolge weist eine Nitrid-Schicht aus Siliziumnitrid (Si3N4) auf, welche zwischen zwei Oxid- Schichten aus Siliziumdioxid (Siθ2) angeordnet ist.
In zwei voneinander räumlich getrennten und elektrisch entkoppelten Abschnitten 208, 209 der Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 206, welche sich zwischen dem Kanalbereich 203, dem Gate-Bereich 207 und dem ersten Elektrodenbereich 204 bzw. dem zweiten
Elektrodenbereich 205 befinden, ist jeweils eine Datenmenge von einem Bit speicherbar. Die Speicherabschnitte 208, 209 sind in Fig.2 mittels gestrichelter Kreise optisch hervorgehoben und sourceseitig bzw. drainseitig angeordnet. Eine binäre Information mit einem logischen Wert „1" bzw. „0" ist in den Abschnitten 208, 209 einspeicherbar, indem elektronische Ladungsträger auf Grund eines Anlegens geeigneter Spannungen an den ersten Elektrodenbereich 204, den zweiten Elektrodenbereich 205 bzw. den Gate-Bereich 207 in die beiden Speicherabschnitte 208, 209 tunneln können. Sind elektronische Ladungsträger in einen der beiden Speicherabschnitte 208, 209 dauerhaft eingespeichert, liegt in dem entsprechenden Speicherabschnitt 208 oder 209 ein erster logischer Wert „1" vor, andernfalls ein zweiter logischer Wert „0".
Unter Bezugnahme auf Fig.3 wird im Folgenden eine Transistor- Anordnung 300 gemäß einem zweiten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren beschrieben.
Die Transistor-Anordnung 300 weist ein Substrat 301 und eine auf dem Substrat 301 aufgebrachte Kanalschicht 302 mit einer Mehrzahl von darin eingebrachten Gräben auf, so dass zwischen jeweils zwei Gräben Kanalbereiche 303 ausgebildet sind. Ferner enthält die Transistor-Anordnung 300 jeweils einen Vertikal-Transistor in jedem von einem Graben und von einem Kanalbereich 303 ausgebildeten Bereich. Jeder der Vertikal- Transistoren weist einen ersten Elektrodenbereich 304 und einen zweiten Elektrodenbereich 305 auf, welche mit genau einem der Kanalbereiche 303 gekoppelt sind. Ferner enthält jeder Vertikal-Transistor eine elektrisch isolierende Schichtenfolge 306, welche sich teilweise zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang dem Kanalbereich 303 erstreckt.
Ein elektrisch leitender Gate-Bereich 307 ist derartig auf der elektrisch isolierenden Schichtenfolge 306 angeordnet, dass in dem Kopplungsbereich zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 in dem Kanalbereich 303 neben der elektrisch isolierenden Schichtenfolge 306 ein elektrisch leitfähiger Kanal ausgebildet werden kann. Darüber hinaus weist jeder Vertikal- Transistor einen elektrisch isolierenden Bereich 308, 309 auf, von dem der erste Elektrodenbereich 304, der zweite Elektrodenbereich 305 und der Gate-Bereich 307 teilweise umgeben sind, so dass der erste Elektrodenbereich 304, der zweite Elektrodenbereich 305 und der Gate-Bereich 307 von ihrer Umgebung mit Ausnahme des zugehörigen Kanalbereichs 303 und/oder der zugehörigen elektrisch isolierenden Schichtenfolge 306 elektrisch entkoppelt ist/sind. Die elektrisch isolierende Schichtenfolge 306 verläuft zumindest teilweise senkrecht zur Oberfläche der Transistor-Anordnung 300.
Darüber hinaus sind in Fig.3 die beiden Speicherbereiche 310, 311 in der elektrisch isolierenden Schichtenfolge 306 gezeigt und in Form von gestrichelten Kreisen optisch hervorgehoben. In jedem Speicherbereich 310, 311 ist jeweils eine Datenmenge von einem Bit speicherbar. Gemäß dem in Fig.3 dargestellten zweiten Ausführungsbeispiel der Erfindung sind für die diversen Bestandteile der Transistor-Anordnung 300 vorzugsweise die folgenden Materialien verwendbar: Das Substrat 301 und die Kanalschicht 302 sind aus einem p-dotierten Halbleitermaterial wie Silizium hergestellt. Der erste Elektrodenbereich 304 ist aus einem n -dotierten Halbleiter-Material wie polykristallinem Silizium hergestellt, wobei ein mit dem Kanalbereich 303 gekoppelter Abschnitt des ersten Elektrodenbereichs 304 vorzugsweise aus einem n-dotierten Halbleiter-Material hergestellt ist. Dieser n-dotierte Abschnitt ist in Fig.3 mittels einer gestrichelten Linie abgetrennt von dem n - dotierten Abschnitt des ersten Elektrodenbereichs 304 dargestellt. Auch der zweite Elektrodenbereich 305 ist aus n -dotierten Halbleiter-Material wie Silizium hergestellt.
Wie oben bereits beschrieben, weist die elektrisch isolierende Schichtenfolge 306 in fester Reihenfolge eine erste Oxid-Schicht aus Siliziumdioxid (Siθ2) eine Nitrid- Schicht aus Siliziumnitrid (Si3N4) und eine zweite Oxid- Schicht aus Siliziumdioxid (Siθ2) auf. Gemäß dem in Fig.3 gezeigten zweiten Ausführungsbeispiel der Erfindung erstreckt sich die elektrisch isolierende Schichtenfolge 306 ohne Unterbrechung entlang der gesamten Transistor-Anordnung 300. Dies ist eine Folge des Herstellungsverfahrens, mittels dem das in Fig.3 gezeigte zweite Ausführungsbeispiel der Erfindung herstellbar ist und das weiter unten im Detail erläutert wird.
Der Gate-Bereich 307 ist aus n-dotiertem Halbleitermaterial wie polykristallinem Silizium hergestellt. Die elektrisch isolierenden Bereiche 308, 309, mittels denen erfindungsgemäß der erste Elektrodenbereich 304, der zweite Elektrodenbereich 305 und der Gate-Bereich 307 zumindest teilweise von ihrer Umgebung elektrisch entkoppelt sind, sind durch eine Schicht aus Siliziumnitrid (Si3N4) und eine Schicht aus Siliziumdioxid (Siθ2) realisiert. Auf Grund des ausreichend dick ausgebildeten vertikalen oberen Abschnitts des elektrisch isolierenden Bereiche 309 wird erreicht, dass nur an einer von zwei Seitenwänden eines Grabens ein „vertikaler ONO-Transistor" ausgebildet ist. „Heiße" Ladungsträger, welche beispielsweise an dem zweiten Elektrodenbereich 305 eines Vertikal-Transistors erzeugt werden, können folglich die Eigenschaften eines an der gegenüberliegenden Ξeitenwand angeordneten Vertikal-Transistors nicht beeinflussen.
Im Weiteren wird ein Verfahren zum Betreiben einer Transistor-Anordnung 300 als Datenspeicher bezugnehmend auf Fig.3 und Tabelle 1 beschrieben.
Erläutert wird ein Ausführungsbeispiel eines Verfahrens zum Betreiben einer Transistor-Anordnung als Datenspeicher. Das Verfahren wird am Beispiel der in Fig.3 gezeigten Transistor- Anordnung 300 beschrieben. Gemäß dem Verfahren bilden die Speicherbereiche 310 bzw. 311, in denen der erste Elektrodenbereich 304 bzw. der zweite Elektrodenbereich 305 einerseits und der Kanalbereich 303 sowie die elektrisch isolierende Schichtenfolge 306 andererseits gekoppelt sind, separate Datenspeicher, in denen jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden kann.
Figure imgf000032_0001
Tabelle 1: An den ersten Elektrodenbereich 304, den zweiten Elektrodenbereich 305 bzw. den Gate-Bereich 307 beim Einspeichern, Auslesen bzw. Löschen in den jeweiligen Speicherbereich 310, 311 eines Vertikal-Transistor der Transistor-Anordnung 300 anzulegende Spannungen.
Bezugnehmend auf Tabelle 1 wird zunächst ein Verfahren erläutert, mittels dem zwei Bit in die Transistor-Anordnung 300 einspeicherbar sind. Um in dem Speicherbereich 311 eine Datenmenge von einem Bit mit einem ersten logischen Wert „1" einzuspeichern, wird an den zweiten Elektrodenbereich 305 eine erste Programmierspannung von 5 V und simultan an den Gate-Bereich 307 eine zweite ProgrammierSpannung von 10 V angelegt. An den ersten Elektrodenbereich 304 wird keine Spannung angelegt. Die an den Gate-Bereich 307 angelegte zweite ProgrammierSpannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang der elektrisch isolierenden Schichtenfolge 306. Die an den zweiten Elektrodenbereich 305 angelegte erste Programmierspannung von 5 V erzeugt einen Elektronenfluss zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305, infolgedessen beschleunigte Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 306 in den Speicherbereich 311 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 311 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert „0".
Um in dem Speicherbereich 310 eine Datenmenge von einem Bit mit einem ersten logischen Wert „1" einzuspeichern, wird an den ersten Elektrodenbereich 304 eine erste Programmierspannung von 5 V und simultan an den Gate-Bereich 307 eine zweite Programmierspannung von 10 V angelegt. An den zweiten Elektrodenbereich 305 wird keine Spannung angelegt. Die an den Gate-Bereich 307 angelegte zweite Programmierspannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang der elektrisch isolierenden Schichtenfolge 306. Die an den ersten Elektrodenbereich 304 angelegte erste ProgrammierSpannung von 5 V erzeugt einen Elektronenfluss zwischen dem zweiten Elektrodenbereich 305 und dem ersten Elektrodenbereich 304, infolgedessen Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 306 in den Speicherbereich 310 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 310 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert „0".
Wiederum bezugnehmend auf Tabelle 1 wird im Folgenden ein Verfahren beschrieben, mittels dem die in der Transistor- Anordnung 300 gespeicherte Datenmenge von zwei Bit ausgelesen wird. Um das in dem Speicherbereich 311 nahe dem zweiten
Elektrodenbereich 305 gespeicherte Bit auszulesen, wird an den ersten Elektrodenbereich 304 eine erste Auslesespannung von 1,2 V und simultan an den Gate-Bereich 307 eine zweite Auslesespannung von 2 V angelegt. An den zweiten Elektrodenbereich 305 wird keine Spannung angelegt. Falls in dem Speicherbereich 311 Ladungsträger eingeprägt sind (erster logischer Wert „1"), so ist die Leitfähigkeit nahe dem Speicherbereich 311 eine andere, als wenn in dem Speicherabschnitt 311 keine Ladungsträger eingeprägt sind (zweiter logischer Wert „0") . Aus dem Strom zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang dem leitenden Kanal ist infolge der angelegten SpannungsSignale folglich ablesbar, ob die in dem Speicherbereich 311 eingespeicherte Binärinformation einen ersten logischen Wert „1" oder einen zweiten logischen Wert „0" aufweist. Die angelegten SpannungsSignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 306 auftreten.
Um das in dem Speicherbereich 310 nahe dem ersten Elektrodenbereich 304 gespeicherte Bit auszulesen, wird an den zweiten Elektrodenbereich 305 eine erste Auslesespannung von 1,2 V und simultan an den Gate-Bereich 307 eine zweite Auslesespannung von 2 V angelegt. An den ersten Elektrodenbereich 304 wird keine Spannung angelegt. Falls in dem Speicherbereich 310 Ladungsträger eingeprägt sind (erster logischer Wert „1"), ist die Leitfähigkeit nahe dem Speicherbereich 310 eine andere, als wenn in dem Speicherbereich 310 keine Ladungsträger eingeprägt sind (zweiter logischer Wert „0"). Aus dem Strom zwischen dem zweiten Elektrodenbereich 305 und dem ersten
Elektrodenbereich 304 entlang dem leitenden Kanal ist infolge der angelegten SpannungsSignale folglich ablesbar, ob die in dem Speicherbereich 310 eingespeicherte Binärinformation einen ersten logischen Wert „1" oder einen zweiten logischen Wert „0" aufweist. Die angelegten SpannungsSignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 306 auftreten.
Ferner weist das Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Betreiben einer Transistor-Anordnung als Datenspeicher ein Verfahren auf, mittels dem die Datenmenge von zwei Bit, die in jedem der Vertikal-Transistoren der Transistor-Anordnung 300 einspeicherbar ist, gelöscht werden kann. Bezugnehmend auf Tabelle 1 werden hierfür an den ersten Elektrodenbereich 304 eine erste Löschspannung von 5 V, an den zweiten Elektrodenbereich 305 eine zweite Löschspannung von 5 V und an den Gate-Bereich 307 eine dritte Löschspannung von -5 V angelegt. Infolge dieser Spannungssignale werden Löcher, das heißt positive Ladungsträger, beschleunigt und tunneln in die Speicherbereiche 310, 311 der elektrisch isolierenden Schichtenfolge 306, in denen elektronische Ladungsträger lokalisiert waren. Dort rekombinieren die positiv geladenen Löcher und die negativ geladenen Elektronen zu einer verschwindenden Gesamtladung. Dadurch werden die elektronischen Ladungsträger, die vor dem Löschvorgang auf der Nitrid-Schicht in den Speicherbereichen 310, 311 dauerhaft lokalisiert waren, um den ersten logischen Wert „1" zu repräsentieren, von der elektrisch isolierenden Schichtenfolge 306 entfernt. Nach dem Löschvorgang sind demzufolge beide in einem Vertikal-Transistor der Transistor- Anordnung 300 gespeicherten Bits auf den zweiten logischen Wert „0" zurückgesetzt.
Im Folgenden wird bezugnehmend auf Fig.4A, Fig.4B, Fig.4C, Fig.4D, Fig.4E und Fig.4F ein bevorzugtes Ausführungsbeispiel für das erfindungsgemäße Verfahren zum Herstellen einer
Transistor-Anordnung 300 mit mehreren Vertikal-Transistoren erläutert.
Bezugnehmend auf Fig.4A wird ein erster Verfahrensabschnitt beschrieben. Es wird als Ausgangsmaterial ein Silizium- Substrat 401 verwendet, auf dessen Oberfläche eine Siliziumdioxid-Schicht (nicht gezeigt in der Zeichnung) , gegebenenfalls mit einer Oberflächen-Maskierung, ausgebildet wird. Dies kann beispielsweise durch Oxidieren und gegebenenfalls Strukturieren der Silizium-Oberfläche realisiert werden. Mittels eines Implantationsverfahrens werden in einen Oberflächenbereich der Anordnung p-Dotierungsatome eingebracht, um eine p-dotierte Kanalschicht 402 in dem Substrat 401 auszubilden. Das restliche, unbehandelte Substrat wird mit dem Bezugszeichen 301 bezeichnet.
In einem weiteren Verfahrensschritt wird die Siliziumdioxid- Schicht bzw. die Siliziumdioxid-Maske auf der Oberfläche der Anordnung mittels einer geeigneten Ätztechnik geätzt. In einem weiteren Schritt werden n-Dotierungsatome mittels eines Implantationsverfahrens in einen Oberflächenabschnitt der p- dotierten Kanalschicht 402 eingebracht, um so eine n - dotierte, das heißt eine stark n-dotierte, zweite Elektrodenschicht 403 auszubilden.
In einem weiteren Schritt wird auf der Oberfläche der n - dotierten zweiten Elektrodenschicht- 403 eine Siliziumnitrid- Schicht 404 aufgebracht, welche elektrisch isolierend ist und als Passivierungsschicht dient. Das Aufbringen der Siliziumnitrid-Schicht 404 und alle im weiteren beschriebenen
Verfahrensschritte, bei denen ein Material auf einer Oberfläche aufgebracht wird, wird unter Verwenden eines für den jeweiligen Einzelfall geeigneten Standard-Verfahrens wie beispielsweise Gasphasenabseheidüng (CVD) , Aufdampfen oder Kathodenzerstäubung (Sputtern) durchgeführt. Nach
Durchführung der bisher beschriebenen Verfahrensschritte ergibt sich die Schichtanordnung 400A, die in Fig.4A gezeigt ist.
Bezugnehmend auf Fig.4B wird ein zweiter Verfahrensabschnitt beschrieben.
Zunächst werden in der Schichtanordnung 400A eine Mehrzahl von Gräben ausgebildet, die zueinander im Wesentlichen parallel orientiert sind und sich, wie in Fig.4B gezeigt, im Wesentlichen senkrecht durch die gesamte Siliziumnitrid- Schicht 404 bis in die Kanalschicht 402 hinein erstrecken. Vorzugsweise werden die Gräben etwa 0,3 um tief in die Kanalschicht 402 eingebracht.
Die Gräben können beispielsweise mittels eines Photolithographieverfahren in die Schichtanordnung 400A eingebracht werden. Beim Photolithographieverfahren wird zunächst ein Photolack auf der Oberfläche der Schichtanordnung 400A aufgebracht und dann gemäß der gewünschten Anordnung der Gräben, das heißt Breite und Abstand der Gräben, mittels einer geeigneten Maske die
Oberfläche selektiv belichtet. Danach wird der Photolack in den belichteten Oberflächenabschnitten mittels einer geeigneten Ätztechnik entfernt und anschließend erst die freiliegenden Bereiche der Siliziumnitrid-Schicht 404 und dann der n -dotierten zweiten Elektrodenschicht 403 und der p-dotierten Kanalschicht 402 weggeätzt. Dadurch werden aus der Siliziumnitrid-Schicht 404 erste elektrisch isolierende Bereiche 308, aus der n -dotierten zweiten Elektrodenschicht 403 zweite Elektrodenbereiche 305 sowie aus der p-dotierten Kanalschicht 402 Kanalbereiche 303 gebildet. Der restliche Bereich der p-dotierten Kanalschicht 402 wird nun mit dem Bezugszeichen 302 bezeichnet. Anschließend wird der Photolack auf den nicht belichteten Oberflächenabschnitten der Anordnung entfernt. In einem weiteren Verfahrensschritt werden die freigelegten Silizium-Oberflächenabschnitte in den Gräben zu Siliziumdioxid (Siθ2) oxidiert. Dadurch wird in den Gräben eine Siliziumdioxid-Schicht 405 ausgebildet.
Aus den durchgeführten Verfahrensschritten resultiert die Schicht-Anordnung 400B, die in Fig.4B gezeigt ist.
Bezugnehmend auf Fig.4C wird ein dritter Verfahrensabschnitt beschrieben.
Auf der Schichtanordnung 400B wird eine Poly-Silizium-Schicht aus polykristallinem Silizium aufgebracht, welches n -dotiert ist und demzufolge eine hohe elektrische Leitfähigkeit aufweist. Die Poly-Silizium-Schicht wird dann von Oberflächenabschnitten der Schichtanordnung 400B, welche die Zwischenbereiche zwischen den Gräben ausbilden, mittels einer geeigneten Ätztechnik entfernt. Mit anderen Worten wird mittels des Abscheide-Vorgangs und des Ätzvorgangs auf der Schichtanordnung 40OB in jedem der Gräben eine stark n - dotierte erste Elektrodenschicht 406 aus Poly-Silizium auf der Siliziumdioxid-Schicht 405 ausgebildet. Daraus resultiert die in Fig.4C dargestellte Schichtanordnung 400C.
Bezugnehmend auf Fig.4D wird ein vierter Verfahrensabschnitt beschrieben.
Ausgehend von der in Fig.4C dargestellten Schichtanordnung 400C wird auf die Anordnung eine Siliziumdioxid-Schicht aufgebracht . Dies wird unter Verwendung eines geeigneten Abscheideverfahrens realisiert. Mittels eines Photolithographieverfahrens wird die Siliziumdioxid-Schicht anschließend teilweise entfernt. Wie in Fig.4D gezeigt, wird die Siliziumdioxid-Schicht von den Oberflächenabschnitten zwischen den Gräben und in jedem der Gräben in einem gemäß Fig.4D linken Abschnitt entfernt, so dass in einem gemäß Fig.4D rechten Abschnitt jedes Grabens eine Siliziumdioxid- Wand 407 bestehen bleibt. Die Dicke der Siliziumdioxid-Wand 407 beträgt gemäß einem bevorzugten Ausführungsbeispiel etwa die Hälfte der Breite eines Grabens. Ferner bleibt in einem gemäß Fig.4D linken Abschnitt jedes Grabens in dem Zwischenraum zwischen der n -dotierten ersten Elektrodenschicht 406 und dem Kanalbereich 303 ein Teil der Siliziumdioxid-Schicht 405 aufrechterhalten. Der verbleibende Teil der Siliziumdioxid-Schichten 405 bildet zusammen mit den Siliziumdioxid-Wänden 407 die zweiten elektrisch isolierenden Bereiche 309.
Das Entfernen des Siliziumdioxid-Materials in der beschriebenen Weise kann beispielsweise mittels eines Photolithographie-Verfahrens erfolgen. Zunächst wird ein Photolack auf der Oberfläche der Schichtanordnung 400C aufgebracht und gemäß der gewünschten Siliziumdioxid- Strukturierung mittels einer geeigneten Maske die Oberfläche belichtet. Dann wird der Photolack in den belichteten Oberflächenabschnitten mittels einer geeigneten Ätztechnik entfernt und anschließend entsprechend der angestrebten Struktur Siliziumdioxid-Material mittels Ätzens entfernt. In einem weiteren Schritt wird der Photolack von den nicht belichteten Oberflächenabschnitten der Anordnung entfernt und so die in Fig.4D gezeigte Schichtanordnung 400D erhalten.
Bezugnehmend auf Fig.4E wird ein fünfter Verfahrensabschnitt beschrieben.
Eine dünne Schicht von undotiertem polykristallinen Silizium wird auf die bisherige Schichtanordnung aufgebracht. Mittels eines geeigneten Verfahrens wird in einem nächsten Verfahrensschritt die aufgebrachte Schicht mit Ausnahme eines Spaltes, den ein gemäß Fig.4E linker unterer Randbereich eines Grabens mit der in diesem Graben befindlichen n - dotierten ersten Elektrodenschicht 406 einschließt, entfernt (vgl. Fig.4E). Es bleibt eine undotierte erste Elektrodenschicht 408 aus Poly-Silizium übrig, mittels der die n -dotierte erste Elektrodenschicht 406 mit dem Kanalbereich 303 gekoppelt wird. Die undotierte erste
Elektrodenschicht 408 bildet zusammen mit der n -dotierten ersten Elektrodenschicht 406 den ersten Elektrodenbereich 304. Der zuletzt beschriebene Verfahrensschritt wird gemäß diesem Ausführungsbeispiel mittels eines geeigneten Ätzverfahrens, beispielsweise Nassätzen, durchgeführt. Es ergibt sich die in Fig.4E gezeigte Schichtanordnung 400E.
Bezugnehmend auf Fig.4F wird ein sechster Verfahrensabschnitt beschrieben.
Auf die Schichtanordnung 400E wird eine elektrisch isolierende Schichtenfolge 306 aufgebracht. Die elektrisch isolierende Schichtenfolge 306 ist in diesem Ausführungsbeispiel der Erfindung eine ONO-Schichtenfolge, welche eine Nitrid-Schicht aus Siliziumnitrid (Si3N4) aufweist, welche beidseitig jeweils von einer Oxid-Schicht aus Siliziumdioxid (Siθ2) bedeckt ist. In einem weiteren
Verfahrensschritt wird n-dotiertes polykristallines Silizium auf die elektrisch isolierende Schichtenfolge 306 aufgebracht. Mit diesem Siliziummaterial werden die vor diesem Verfahrensschicht noch vorhandenen Gräben zum Bilden von Gate-Bereichen 307 aufgefüllt. Die daraus resultierende plane Oberfläche wird ferner mit einer n-dotierten polykristallinen Siliziumschicht 409 bedeckt. Um eine strukturierte Poly-Silizium-Anordnung zu schaffen, kann auf die n-dotierte polykristalline Siliziumschicht 409 ein Photolack aufgebracht, dieser mittels einer in einem
Photolithographie-Verfahren belichteten Maske strukturiert und entsprechend der Maske eine Struktur zum Anschließen der Gate-Bereiche 307 in die n-dotierte polykristalline Siliziumschicht 409 geätzt werden. In einem weiteren Verfahrensschritt wird dann der Photolack entfernt.
In Fig.4F ist die nach Durchführung der erläuterten Verfahrensabschnitte resultierende Schichtanordnung 400F gezeigt. Die erhaltene Schichtanordnung ist dazu geeignet, als Transistor-Anordnung 300 verwendet zu werden, bei der wie oben beschrieben in jedem der Vertikal-Transistoren zwei Bit einspeicherbar, lesbar und löschbar sind.
In Fig.5 ist eine Transistor-Anordnung 500 gemäß einem dritten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren dargestellt .
Die Transistor-Anordnung 500 weist auf ein Substrat 501 und einen auf dem Substrat 501 befindlichen ersten Elektrodenbereich 502, gemäß diesem Ausführungsbeispiel den Source-Bereich. Auf dem ersten Elektrodenbereich 502 sind mehrere Kanalbereiche 503 ausgebildet. Über jedem Kanalbereich 503 ist ein zweiter Elektrodenbereich 504, gemäß diesem Ausführungsbeispiel der jeweilige Drain-Bereich, angeordnet. Ferner wird in der Transistor-Anordnung 500 von dem ersten Elektrodenbereich 502 sowie jeweils einem Kanalbereich 503 und einem darüber angeordneten zweiten Elektrodenbereich 504 ein Vertikal-Transistor ausgebildet. Jeder der Vertikal-Transistoren ist somit mit genau einem der Kanalbereiche 503 gekoppelt. Dabei erstreckt sich der erste Elektrodenbereich 502 unter allen Vertikal-Transistoren. Der erste Elektrodenbereich 502 stellt somit gemäß diesem
Ausführungsbeispiel anschaulich einen gemeinsamen Source- Bereich dar, welcher auch als „common source" bekannt ist. In jedem Vertikal-Transistor bildet der erste Elektrodenbereich
502 jeweils einen ersten Elektrodenabschnitt. Folglich weisen die ersten Elektrodenabschnitte aller Vertikal-Transistoren ein einheitliches Potential auf. Dies bietet den Vorteil eines geringeren Widerstandes in dem ersten Elektrodenbereich 502, wodurch eine weitere Verkürzung der Signallaufzeiten zum Einspeichern, Auslesen und Löschen der Datenspeicher bei gleichbleibender Dichte der Vertikal-Transistoren in der Transistor-Anordnung 500 ermöglicht wird.
Ferner enthält die Transistor-Anordnung 500 eine elektrisch isolierende Schichtenfolge 505, welche alle freiliegenden Bereiche des ersten Elektrodenbereichs 502, der Kanalbereiche
503 und der zweiten Elektrodenbereiche 504 bedeckt. Somit erstreckt sich die elektrisch isolierende Schichtenfolge 505 unter anderem in jedem Vertikal-Transistor entlang des Kanalbereichs 503 zwischen dem ersten Elektrodenbereich 502 und dem zweiten Elektrodenbereich 504. Die elektrisch isolierende Schichtenfolge 505 verläuft somit zumindest teilweise senkrecht zur Oberfläche der Transistor-Anordnung 500.
Ein elektrisch leitender Gate-Bereich 506 ist derartig auf der elektrisch isolierenden Schichtenfolge 505 angeordnet, dass in dem Kopplungsbereich eines jeden Vertikal-Transistors zwischen dem ersten Elektrodenbereich 502 und dem zweiten Elektrodenbereich 504 in dem Kanalbereich 503 neben der elektrisch isolierenden Schichtenfolge 505 ein elektrisch leitfähiger Kanal ausgebildet werden kann.
Darüber hinaus sind in Fig.5 die beiden voneinander räumlich getrennten und elektrisch entkoppelten Speicherbereiche 507, 508 in der elektrisch isolierenden Schichtenfolge 505 gezeigt und in Form von gestrichelten Kreisen optisch hervorgehoben. In jedem Speicherbereich 507, 508 ist jeweils eine Datenmenge von einem Bit speicherbar.
Gemäß dem in Fig.5 dargestellten dritten Ausführungsbeispiel der Erfindung sind für die diversen Bestandteile der Transistor-Anordnung 500 die folgenden Materialien verwendet: Das Substrat 501 und die Kanalbereiche 503 sind aus einem p- dotierten Halbleitermaterial wie Silizium hergestellt. Der erste Elektrodenbereich 502 und die zweiten Elektrodenbereiche 504 sind aus einem n -dotierten Halbleiter-Material hergestellt. Der Gate-Bereich 506 ist aus n-dotiertem Halbleitermaterial wie polykristallinem Silizium hergestellt.
Wie oben bereits beschrieben, weist die elektrisch isolierende Schichtenfolge 505 in fester Reihenfolge eine erste Oxid-Schicht aus Siliziumdioxid (Siθ2), eine Nitrid- Schicht aus Siliziumnitrid (Si3N4) und eine zweite Oxid- Schicht aus Siliziumdioxid (Siθ2) auf. Gemäß dem in Fig.5 gezeigten dritten Ausführungsbeispiel der Erfindung erstreckt sich die elektrisch isolierende Schichtenfolge 505 ohne
Unterbrechung entlang der gesamten Transistor-Anordnung 500. Dies ist eine Folge des Herstellungsverfahrens, mittels dem das in Fig.5 gezeigte dritte Ausführungsbeispiel der Erfindung herstellbar ist und das weiter unten im Detail erläutert wird. Im Weiteren wird ein Verfahren zum Betreiben einer Transistor- nordnung 500 mit mehreren Vertikal-Transistoren als Datenspeicher bezugnehmend auf Fig.5 und Tabelle 2 beschrieben.
Figure imgf000043_0001
Tabelle 2 : An den ersten Elektrodenbereich 502, die selektierten sowie restlichen zweiten Elektrodenbereiche 504 bzw. die selektierten sowie restlichen Gate-Bereiche 506 beim Einspeichern, Auslesen bzw. Löschen in den jeweiligen Speicherbereich 507, 508 eines selektierten Vertikal-Transistors der Transistor- Anordnung 500 anzulegende Spannungen. Gemäß dem Verfahren bilden die Speicherbereiche 507 bzw. 508, in denen der erste Elektrodenbereich 502 bzw. die zweiten Elektrodenbereiche 504 einerseits und die Kanalbereiche 503 sowie die elektrisch isolierende Schichtenfolge 505 andererseits gekoppelt sind, separate Datenspeicher, in denen jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden kann.
Bezugnehmend auf Tabelle 2 wird zunächst ein Verfahren erläutert, mittels dem zwei Bit in einen selektierten Vertikal-Transistor der Transistor-Anordnung 500 einspeicherbar sind. Um in dem Speicherbereich 507 eines selektierten Vertikal-Transistors eine Datenmenge von einem Bit mit einem ersten logischen Wert „1" einzuspeichern, wird an den ersten Elektrodenbereich 502 und an die restlichen, nicht-selektierten zweiten Elektrodenbereiche 504 eine erste Programmi-erspannung von 6 V und simultan an den selektierten Gate-Bereich 506 eine zweite Programmierspannung von 10 V angelegt. An den selektierten zweiten Elektrodenbereich 504 sowie die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Die an den selektierten Gate- Bereich 506 angelegte zweite Programmierspannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504 entlang der elektrisch isolierenden Schichtenfolge 505. Die an den ersten Elektrodenbereich 502 angelegte erste ProgrammierSpannung von 6 V erzeugt einen Elektronenfluss zwischen dem selektierten zweiten Elektrodenbereich 504 und dem ersten Elektrodenbereich 502, infolgedessen beschleunigte Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 505 in den Speicherbereich 507 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 507 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert „0". Um in dem Speicherbereich 508 eines selektierten Vertikal- Transistors eine Datenmenge von einem Bit mit einem ersten logischen Wert „1" einzuspeichern, wird an den selektierten zweiten Elektrodenbereich 504 eine erste ProgrammierSpannung von 6 V und simultan an den selektierten Gate-Bereich 506 eine zweite ProgrammierSpannung von 10 V angelegt. An den ersten Elektrodenbereich 502, die restlichen, nicht- selektierten zweiten Elektrodenbereiche 504 und die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Die an den selektierten Gate-Bereich 506 angelegte zweite ProgrammierSpannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504 entlang der elektrisch isolierenden Schichtenfolge 306. Die an den selektierten zweiten
Elektrodenbereich 504 angelegte erste Programmierspannung von 6 V erzeugt einen Elektronenfluss zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504, infolgedessen Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 505 in den Speicherbereich 508 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 508 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert „0".
Wiederum bezugnehmend auf Tabelle 2 wird im Folgenden ein Verfahren beschrieben, mittels dem die in einem selektierten Vertikal-Transistor der Transistor-Anordnung 500 gespeicherte Datenmenge von zwei Bit ausgelesen wird. Um das in dem Speicherbereich 507 eines selektierten Vertikal-Transistors nahe dem ersten Elektrodenbereich 502 gespeicherte Bit auszulesen, wird an den ersten Elektrodenbereich 507 eine erste Auslesespannung von 2 V und simultan an den selektierten Gate-Bereich 506 eine zweite Auslesespannung von 1,2 V angelegt. An die zweiten Elektrodenbereiche 504 sowie die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Falls in dem Speicherbereich 507 Ladungsträger eingeprägt sind (erster logischer Wert „1"), so ist die Leitfähigkeit nahe dem Speicherbereich 507 eine andere, als wenn in dem Speicherabschnitt 507 keine Ladungsträger eingeprägt sind (zweiter logischer Wert „0"). Aus dem Strom zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504 entlang dem leitenden Kanal ist infolge der angelegten Spannungssignale folglich ablesbar, ob die in dem Speicherbereich 507 eingespeicherte Binärinformation einen ersten logischen Wert „1" oder einen zweiten logischen Wert „0" aufweist. Die angelegten Spannungssignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 505 auftreten.
Um das in dem Speicherbereich 508 eines selektierten Vertikal-Transistors nahe dem selektierten zweiten Elektrodenbereich 504 gespeicherte Bit auszulesen, wird an den alle zweiten Elektrodenbereiche 504 eine erste Auslesespannung von 2 V und simultan an die restlichen, nicht-selektierten Gate-Bereiche 506 eine zweite
Auslesespannung von 1,2 V angelegt. An den ersten Elektrodenbereich 502 und die selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Falls in dem Speicherbereich 508 Ladungsträger eingeprägt sind (erster logischer Wert „1")/ ist die Leitfähigkeit nahe dem Speicherbereich 508 eine andere, als wenn in dem Speicherbereich 508 keine Ladungsträger eingeprägt sind (zweiter logischer Wert „0") . Aus dem Strom zwischen einem selektierten zweiten Elektrodenbereich 504 und dem ersten Elektrodenbereich 502 entlang dem leitenden Kanal ist infolge der angelegten
Spannungssignale folglich ablesbar, ob die in dem Speicherbereich 508 eingespeicherte Binärinformation einen ersten logischen Wert „1" oder einen zweiten logischen Wert „0" aufweist. Die angelegten Spannungssignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 505 auftreten. Bezugnehmend auf Tabelle 2 wird im Folgenden ein Verfahren beschrieben, mittels dem die Datenmenge von zwei Bit, die in einem selektierten Vertikal-Transistor der Transistor- Anordnung 500 einspeicherbar ist, gelöscht werden kann.
Hierfür werden an den ersten Elektrodenbereich 502 eine erste Löschspannung von 6 V, an den selektierten zweiten Elektrodenbereich 504 eine zweite Löschspannung von 6 V und an den selektierten Gate-Bereich 506 eine dritte Löschspannung von -6 V angelegt. An die restlichen, nicht- selektierten zweiten Elektrodenbereiche 504 und die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Infolge der SpannungsSignale werden Löcher, das heißt positive Ladungsträger, beschleunigt und tunneln in die Speicherbereiche 507, 508 der elektrisch isolierenden Schichtenfolge 505 des selektierten Vertikal- Transistors, in denen elektronische Ladungsträger lokalisiert waren. Dort rekombinieren die positiv geladenen Löcher und die negativ geladenen Elektronen zu einer verschwindenden Gesamtladung. Dadurch werden die elektronischen
Ladungsträger, die vor dem Löschvorgang auf der Nitrid- Schicht in den Speicherbereichen 507, 508 dauerhaft lokalisiert waren, um den ersten logischen Wert „1" zu repräsentieren, von der elektrisch isolierenden Schichtenfolge 505 entfernt. Nach dem Löschvorgang sind demzufolge beide in dem selektierten Vertikal-Transistor der Transistor-Anordnung 500 gespeicherten Bits auf den zweiten logischen Wert „0" zurückgesetzt.
Nachfolgend wird nun ein Verfahren zum Herstellen einer Transistor-Anordnung 500 gemäß dem dritten
Ausführungsbeispiel der Erfindung beschrieben. Zunächst wird eine Schichtanordnung aus einem Substrat 501, einem ersten Elektrodenbereich 502, einer Kanalschicht und einer Elektrodenschicht gebildet. Dann werden Gräben in die
Schichtanordnung eingebracht, wobei sich die Gräben bis zum ersten Elektrodenbereich 502 erstrecken und dabei aus der Kanalschicht mehrere Kanalbereiche 503 und aus der Elektrodenschicht mehrere zweite Elektrodenbereiche 504 bilden. Danach wird über dem ersten Elektrodenbereich 502 und den zweiten Elektrodenbereichen 504 und seitlich an den Kanalbereichen 503 eine elektrisch isolierende Schichtenfolge 505 gebildet. Schließlich werden mehrere Gate-Bereiche 506 auf der elektrisch isolierenden Schichtenfolge 505 gebildet.
Die einzelnen Verfahrensschritte werden dabei unter Verwendung von bekannten Verfahren wie Photolithographie, nasschemisches Ätzen, Gasphasenepitaxie, Ionenimplantation, KathodenZerstäubung und anderen Verfahren durchgeführt.
In Fig.6 ist eine schematische Ansicht einer Transistor- Anordnung 600 gemäß einem vierten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren gezeigt.
Die Transistor-Anordnung 600 gemäß dem vierten
Ausführungsbeispiel unterscheidet sich von der Transistor- Anordnung 300 gemäß dem zweiten Ausführungsbeispiel dadurch, dass der zweite elektrisch isolierende Bereich 309 der Transistor-Anordnung 600 lediglich den ersten Elektrodenbereich 304 teilweise umgibt, so dass der erste Elektrodenbereich 304 an zwei Stellen einen Kontaktbereich zu den benachbarten Kanalbereichen 303 aufweist, und keinen Berührungskontakt mit dem ersten elektrisch isolierenden Bereich 308 aufweist. Jeder zweite Elektrodenbereich 305 ist somit mittels des zugehörigen Kanalbereichs 303, der benachbarten Gate-Bereiche 307 sowie der dazwischen angeordneten elektrisch isolierenden Schichtenfolge 306 mit jeweils zwei ersten Elektrodenbereichen 304 elektrisch gekoppelt.
Folglich weist jeder in die Kanalschicht 302 eingebrachte Graben an beiden Seiten zwischen dem darunter angeordneten ersten Elektrodenbereich 304 sowie den beiden angrenzenden zweiten Elektrodenbereichen 305 jeweils einen Vertikal- Transistor auf. Jeder Kanalbereich 303 der Transistor- Anordnung 600 ist somit jeweils zwei Vertikal-Transistoren zugeordnet .
In jedem Vertikal-Transistor ist gemäß der Beschreibung zu Fig.3 jeweils eine Datenmenge von zwei Bit speicherbar, lesbar und löschbar. Daraus resultiert für die Transistor- Anordnung 600 eine Datenmenge von vier Bit je Kanalbereich 303.
Zum Herstellen der Transistor-Anordnung 600 wird im Wesentlichen auf das in Fig.4A bis Fig.4F beschriebene Herstellungsverfahren zurückgegriffen, wobei lediglich der Fertigungsschritt zwischen den in Fig.4C und Fig.4D dargestellten Schichtanordnungen verändert wird und die restlichen Fertigungsschritte entsprechend angepasst werden.
Statt dem Abscheiden sowie dem selektiven Entfernen der Siliziumdioxid-Schicht über der in Fig.4C dargestellten Schichtanordnung 400C wird die Siliziumdioxid-Schicht 405 an allen freiliegenden Stellen entfernt. Die Siliziumdioxid- Schicht 405 wird somit lediglich unterhalb sowie teilweise neben der n -dotierten ersten Elektrodenschicht 406 aufrecht erhalten. Aus der Siliziumdioxid-Schicht 405 ergibt sich somit der zweite elektisch isolierende Bereich 309. Beim Abscheiden sowie Strukturieren der Schicht aus undotiertem polykristallinem Silizium werden dann die Spalte zwischen der n -dotierten ersten Elektrodenschicht 406 und den beiden angrenzenden Kanalbereichen 303 geschlossen. Daraus resultiert dann der erste Elektrodenbereich 304, welcher mit den beiden angrenzenden Kanalbereichen 303 gekoppelt ist. In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Widmann D. , Mader H. , Friedrich H. : „Technologie hochintegrierter Schaltungen", Kapitel 8.4, Springer Verlag, Berlin, IBSN 3-540-59357-8 (1996)
[2] Eitan B. , Pavan P., Bloom I., Aloni E., Frommer A. , Finzi D. : „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Vol. 21, No. 11, pp. 543-545 (2000)
[3] US 6 087 222 A
[4] US 6 191 459 Bl
[5] JP 8 162 547 A
[6] US 6 204 529 Bl
[7] JP 2001 156 188 A
[8] DE 100 36 911 AI
[9] US 5 969 383 A
[10] JP 5 251 669 A
Bezugszeichenliste
100 2-Bit-Speicher-Transistor gemäß Stand der Technik
101 Gate-Bereich
102 Source-Bereich
103 Drain-Bereich
104 Wannen-Bereich
105 erste elektrisch isolierende Schicht
106 zweite elektrisch isolierende Schicht
107 ONO-Schicht
108 erste Siliziumdioxid-Schicht
109 Siliziumnitrid-Schicht
110 zweite Siliziumdioxid-Schicht
111 erster Speicherabschnitt
112 zweiter Speicherabschnitt
200 Transistor-Anordnung gemäß erstem Ausführungsbeispiel der Erfindung
201 Substrat
202 Kanalschicht
203 Kanalbereich
204 erster Elektrodenbereich
205 zweiter Elektrodenbereich
206 elektrisch isolierende Schichtenfolge
207 Gate-Bereich
208 erster Speicherabschnitt
209 zweiter Speicherabschnitt
210 elektrisch isolierende Ummantelung
211 elektrisch isolierende Ummantelung
212 elektrisch isolierende Ummantelung
300 Transistor-Anordnung gemäß zweitem Ausführungsbeispiel der Erfindung
301 Substrat
302 Kanalschicht
303 Kanalbereich
304 erster Elektrodenbereich
305 zweiter Elektrodenbereich
306 elektrisch isolierende Schichtenfolge 307 Gate-Bereich
308 erster elektrisch isolierender Bereich
309 zweiter elektrisch isolierender Bereich
310 erster Speicherbereich
311 zweiter Speicherbereich 400A Schicht-Anordnung
400B Schicht-Anordnung
400C Schicht-Anordnung
400D Schicht-Anordnung
400E Schicht-Anordnung
400F Schicht-Anordnung
401 p-dotiertes Substrat
402 p-dotierte Kanalschicht
403 n -dotierte zweite Elektrodenschicht
404 Siliziumnitrid-Schicht
405 Siliziumdioxid-Schicht
406 n -dotierte erste Elektrodenschicht
407 Siliziumdioxid-Wand
408 undotierte erste Elektrodenschicht
409 n-dotierte polykristalline Siliziumschicht
500 Transistor-Anordnung gemäß drittem Ausführungsbeispiel der Erfindung
501 Substrat
502 erster Elektrodenbereich
503 Kanalbereich
504 zweiter Elektrodenbereich
505 elektrisch isolierende Schichtenfolge
506 Gate-Bereich
507 erster Speicherbereich
508 zweiter Speicherbereich
600 Transistor-Anordnung gemäß viertem Ausführungsbeispiel der Erfindung

Claims

Patentansprüche :
1. Transistor-Anordnung mit
• einem Substrat und • einem Vertikal-Transistor, welcher aufweist: o einen ersten Elektrodenbereich, o einen zweiten Elektrodenbereich, welcher im
Wesentlichen über dem ersten Elektrodenbereich angeordnet ist, o einen Kanalbereich zwischen dem ersten
Elektrodenbereich und dem zweiten Elektrodenbereich, o einen Gate-Bereich neben dem Kanalbereich, o einen elektrisch isolierenden Bereich, von dem der Gate-Bereich derart teilweise umgeben ist, dass der Gate-Bereich zu benachbarten Vertikal-Transistoren elektrisch entkoppelt ist, und o eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich,
• wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden
Schichtenfolge jeweils zur Speicherung von Ladungsträgern dienen.
2. Transistor-Anordnung gemäß Anspruch 1, bei welcher die elektrisch isolierende Schichtenfolge eine Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid- Schicht und einer zweiten Oxid-Schicht (ONO-Schichtenfolge) ist.
3. Transistor-Anordnung gemäß Anspruch 1 oder 2, bei welcher jeweils einer der beiden Abschnitte der elektrisch isolierenden Schichtenfolge im Wesentlichen zwischen dem Kanalbereich, dem Gate-Bereich sowie dem ersten Elektrodenbereich oder dem zweiten Elektrodenbereich angeordnet ist.
4. Transistor-Anordnung gemäß einem der Ansprüche 1 bis 3, bei welcher der Kanalbereich p-dotiert ist, und bei welcher der erste Elektrodenbereich und der zweite Elektrodenbereich n -dotiert sind.
5. Transistor-Anordnung gemäß einem der Ansprüche 1 bis 4, bei welcher mindestens zwei Vertikal-Transistoren nebeneinander in dem Substrat angeordnet sind.
6. Transistor-Anordnung gemäß einem der Ansprüche 1 bis 5, bei welcher ein elektrisch isolierender Bereich, von dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich zumindest teilweise umgeben ist/sind, den ersten Elektrodenbereich und/oder den zweiten Elektrodenbereich von seiner/ihrer Umgebung mit Ausnahme des Kanalbereichs und der elektrisch isolierende Schichtenfolge elektrisch entkoppelt.
7. Transistor-Anordnung gemäß Anspruch 5, bei welcher die ersten Elektrodenbereiche aller Vertikal- Transistoren elektrisch miteinander gekoppelt sind.
8. Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher,
• bei dem eine Transistor-Anordnung mit einem Substrat und einem Vertikal-Transistor bereitgestellt wird, wobei der Vertikal-Transistor aufweist: o einen ersten Elektrodenbereich, o einen zweiten Elektrodenbereich, welcher im
Wesentlichen über dem ersten Elektrodenbereich angeordnet ist, o einen Kanalbereich zwischen dem ersten
Elektrodenbereich und dem zweiten Elektrodenbereich, o einen Gate-Bereich neben dem Kanalbereich, o einen elektrisch isolierenden Bereich, von dem der Gate-Bereich derart teilweise umgeben ist, dass der
Gate-Bereich zu benachbarten Vertikal-Transistoren elektrisch entkoppelt ist, und o eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich, wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von
Ladungsträgern dienen, o wobei jeweils einer der beiden Abschnitte der elektrisch isolierenden Schichtenfolge im Wesentlichen zwischen dem Kanalbereich, dem Gate- Bereich sowie dem ersten Elektrodenbereich oder dem zweiten Elektrodenbereich angeordnet ist,
• bei dem aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem ersten Elektrodenbereich zugeordnet ist, ein erster Datenspeicher gebildet wird, • bei dem aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem zweiten Elektrodenbereich zugeordnet ist, ein zweiter Datenspeicher gebildet wird, und
• bei dem in die beiden Datenspeicher jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden kann.
9. Verfahren gemäß Anspruch 8 , bei dem das Einspeichern von einem Bit in einen der beiden Datenspeicher dadurch erfolgt, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich und simultan eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden.
10. Verfahren gemäß Anspruch 8, bei dem das Auslesen von einem Bit aus einem der beiden Datenspeicher dadurch erfolgt, dass eine erste Auslesespannung an den Gate-Bereich und simultan eine zweite Auslesespannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich angelegt werden.
11. Verfahren gemäß Anspruch 8, bei dem das Löschen von Bits in den beiden Datenspeichern dadurch erfolgt, dass simultan eine erste Löschspannung an den ersten Elektrodenbereich, eine zweite Löschspannung an den zweiten Elektrodenbereich und eine dritte Löschspannung an den Gate-Bereich angelegt werden.
12. Verfahren gemäß Anspruch 8, bei dem mehrere Vertikal-Transistoren nebeneinander angeordnet werden, und bei dem die ersten Elektrodenbereiche aller Vertikal-Transistoren elektrisch miteinander gekoppelt werden.
13. Verfahren gemäß Anspruch 12, bei dem das Einspeichern von einem Bit in den ersten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass bei dem bestimmten Vertikal-Transistor eine erste Einspeicherspannung an den zweiten Elektrodenbereich und simultan eine zweite EinspeieherSpannung an den Gate- Bereich angelegt werden.
14. Verfahren gemäß Anspruch 12, bei dem das Einspeichern von einem Bit in den zweiten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich und simultan bei dem bestimmten Vertikal- Transistor eine zweite Einspeicherspannung an den Gate- Bereich angelegt werden.
15. Verfahren gemäß Anspruch 12 , bei dem das Auslesen von einem Bit aus dem ersten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass eine erste AusleseSpannung an die ersten Elektrodenbereiche und simultan bei dem bestimmten Vertikal- Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden.
16. Verfahren gemäß Anspruch 12, bei dem das Auslesen von einem Bit aus dem zweiten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass eine erste Auslesespannung an die zweiten Elektrodenbereiche und simultan bei dem bestimmten Vertikal- Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden.
17. Verfahren gemäß Anspruch 12 , bei dem das Löschen von Bits in den beiden Datenspeichern eines bestimmten Vertikal-Transistors dadurch erfolgt, dass simultan eine erste Löschspannung an die ersten
Elektrodenbereiche, eine zweite Löschspannung an die zweiten Elektrodenbereiche und eine dritte Löschspannung an die Gate- Bereiche angelegt werden.
18. Verfahren zum Herstellen einer Transistor-Anordnung mit einem Substrat und einem Vertikal-Transistor, welcher aufweist: o einen ersten Elektrodenbereich, o einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist, o einen Kanalbereich zwischen dem ersten
Elektrodenbereich und dem zweiten Elektrodenbereich, o einen Gate-Bereich neben dem Kanalbereich, o einen elektrisch isolierenden Bereich, von dem der
Gate-Bereich derart teilweise umgeben ist, dass der
Gate-Bereich zu benachbarten Vertikal-Transistoren elektrisch entkoppelt ist, und o eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich, wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern dienen, • bei dem eine Schichtanordnung aus einem Substrat, einer Kanalschicht, einer Elektrodenschicht und einer ersten elektrischen Isolationsschicht gebildet wird, • bei dem ein Graben in die Schichtanordnung eingebracht wird, wobei sich der Graben bis in die Kanalschicht hineinerstreckt und dabei aus der Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen ersten Elektrodenbereich bildet,
• bei dem eine zweite elektrische Isolationsschicht auf der Innenfläche des Grabens gebildet wird,
• bei dem von einem Bereich der Innenfläche in einem seitlichen oberen Abschnitt der Innenfläche des Grabens die zweite elektrische Isolationsschicht entfernt wird,
• bei dem ein zweiter Elektrodenbereich in dem Graben gebildet wird, wobei der zweite Elektrodenbereich mit Ausnahme von einem Bereich, in dem der zweite Elektrodenbereich mit dem Kanalbereich gekoppelt wird, auf der zweiten elektrischen Isolationsschicht ausgebildet wird,
• bei dem eine elektrisch isolierende Schichtenfolge aufgebracht wird,
• bei dem ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet wird, und
• bei dem ein elektrisch isolierender Bereich ausgebildet wird, von dem der Gate-Bereich derart teilweise umgeben wird, dass der Gate-Bereich zu benachbarten Vertikal- Transistoren elektrisch entkoppelt wird.
19. Verfahren gemäß Anspruch 18, bei dem die elektrisch isolierende Schichtenfolge aus einer Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid- Schicht und einer zweiten Oxid-Schicht (ONO-Schichtenfolge) hergestellt wird.
20. Verfahren gemäß Anspruch 18 oder 19, bei dem der Kanalbereich aus einem p-dotierten Halbleitermaterial hergestellt wird.
21. Verfahren gemäß einem der Ansprüche 18 bis 20, bei dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich aus einem n -dotierten Halbleitermaterial hergestellt werden.
22. Verfahren gemäß einem der Ansprüche 18 bis 21, bei dem der Gate-Bereich aus einem n-dotierten
Halbleitermaterial hergestellt wird.
23. Verfahren gemäß einem der Ansprüche 18 bis 22, bei dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich und/oder der Gate-Bereich aus Poly-Silizium hergestellt werden.
PCT/DE2002/002263 2001-06-26 2002-06-20 Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung WO2003003472A2 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003509546A JP2004533126A (ja) 2001-06-26 2002-06-20 トランジスタ構成、トランジスタ構成をデータメモリとして動作するための方法、およびトランジスタ構成製造するための方法
EP02758056A EP1399973A2 (de) 2001-06-26 2002-06-20 Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung
KR1020037016897A KR100579347B1 (ko) 2001-06-26 2002-06-20 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법
US10/481,278 US7154138B2 (en) 2001-06-26 2002-06-20 Transistor-arrangement, method for operating a transistor arrangement as a data storage element and method for producing a transistor-arrangement

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10130765.9 2001-06-26
DE10130765A DE10130765A1 (de) 2001-06-26 2001-06-26 Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung

Publications (2)

Publication Number Publication Date
WO2003003472A2 true WO2003003472A2 (de) 2003-01-09
WO2003003472A3 WO2003003472A3 (de) 2003-10-30

Family

ID=7689490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2002/002263 WO2003003472A2 (de) 2001-06-26 2002-06-20 Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung

Country Status (7)

Country Link
US (1) US7154138B2 (de)
EP (1) EP1399973A2 (de)
JP (1) JP2004533126A (de)
KR (1) KR100579347B1 (de)
DE (1) DE10130765A1 (de)
TW (1) TW556345B (de)
WO (1) WO2003003472A2 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963103B2 (en) 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7087954B2 (en) * 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
DE102004006676A1 (de) * 2004-02-11 2005-05-04 Infineon Technologies Ag Dynamische Speicherzelle
US7087950B2 (en) * 2004-04-30 2006-08-08 Infineon Technologies Ag Flash memory cell, flash memory device and manufacturing method thereof
US7256098B2 (en) * 2005-04-11 2007-08-14 Infineon Technologies Ag Method of manufacturing a memory device
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US20070114619A1 (en) * 2005-11-21 2007-05-24 International Business Machines Corporation Sidewall mosfets with embedded strained source/drain
US20070178684A1 (en) * 2006-01-31 2007-08-02 Torsten Mueller Method for producing conductor arrays on semiconductor devices
KR101363272B1 (ko) * 2011-09-01 2014-02-14 서울대학교산학협력단 수직채널을 갖는 모스펫 및 이를 이용한 논리 게이트 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998006139A1 (de) * 1996-08-01 1998-02-12 Siemens Aktiengesellschaft Nichtflüchtige speicherzelle
US6157061A (en) * 1997-08-29 2000-12-05 Nec Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
JP2001156188A (ja) * 1999-03-08 2001-06-08 Toshiba Corp 半導体記憶装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251669A (ja) * 1992-03-06 1993-09-28 Matsushita Electron Corp 半導体記憶装置およびその書き換え方法
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JPH08162547A (ja) * 1994-11-30 1996-06-21 Toshiba Corp 半導体記憶装置
DE19600423C2 (de) * 1996-01-08 2001-07-05 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US6087222A (en) 1998-03-05 2000-07-11 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical split gate flash memory device
US6204529B1 (en) * 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
DE10036911C2 (de) 2000-07-28 2002-06-06 Infineon Technologies Ag Verfahren zur Herstellung einer Multi-Bit-Speicherzelle

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998006139A1 (de) * 1996-08-01 1998-02-12 Siemens Aktiengesellschaft Nichtflüchtige speicherzelle
US6157061A (en) * 1997-08-29 2000-12-05 Nec Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
JP2001156188A (ja) * 1999-03-08 2001-06-08 Toshiba Corp 半導体記憶装置およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1996, no. 10, 31. Oktober 1996 (1996-10-31) -& JP 08 162547 A (TOSHIBA CORP), 21. Juni 1996 (1996-06-21) in der Anmeldung erwähnt *
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 23, 10. Februar 2001 (2001-02-10) & JP 2001 156188 A (TOSHIBA CORP), 8. Juni 2001 (2001-06-08) in der Anmeldung erwähnt & US 6 335 554 B1 (YOSHIKAWA) 1. Januar 2002 (2002-01-01) *

Also Published As

Publication number Publication date
TW556345B (en) 2003-10-01
JP2004533126A (ja) 2004-10-28
DE10130765A1 (de) 2003-01-09
KR100579347B1 (ko) 2006-05-12
US7154138B2 (en) 2006-12-26
US20040207038A1 (en) 2004-10-21
WO2003003472A3 (de) 2003-10-30
EP1399973A2 (de) 2004-03-24
KR20040030705A (ko) 2004-04-09

Similar Documents

Publication Publication Date Title
DE19511846C2 (de) Zweikanalige EEPROM-Grabenspeicherzelle auf SOI und Verfahren zur Herstellung derselben
DE10130766B4 (de) Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
DE4422791C2 (de) Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film
DE19533709C2 (de) Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Zweischicht-Schwebe-Gate-Aufbau und Herstellungsverfahren derselben
DE102008018744A1 (de) SONOS-Stapelspeicher
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
DE4219854A1 (de) Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zur herstellung derselben
DE4311358A1 (de) Elektrisch programmierbare und löschbare nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren dafür
WO2006034887A1 (de) Integrierte speicher-schaltungsanordnung mit ansteuerschaltung und verwendungen
DE19525070C2 (de) Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE102006007714A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben
DE102007052217A1 (de) Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen
DE102008021396A1 (de) Speicherzelle
DE69637352T2 (de) Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle
WO2001006570A1 (de) Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben
DE4407248B4 (de) EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle
DE19807010B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
DE112013005990T5 (de) Eingebetteter Ladungseinfang-Split-Gate-Flashspeicher und Assoziierte Verfahren
WO2003003472A2 (de) Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung
DE10221884A1 (de) Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
DE112004003019T5 (de) Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung
DE102006025956B3 (de) Nicht-flüchtiges Speicherzellenfeld
DE102004060697A1 (de) Halbleiterschaltungsanordung und Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
DE19807009A1 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): BR CA CN IL IN JP KR MX RU UA US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2002758056

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020037016897

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2003509546

Country of ref document: JP

WWP Wipo information: published in national office

Ref document number: 2002758056

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10481278

Country of ref document: US