WO2003060997A1 - Circuit board, semiconductor device using that circuit board, and electronic device using that circuit board - Google Patents

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Masao Kayaba
Ken Orui
Yoshinari Matsuda
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Abstract

A circuit board that can maintain single integrity even during a high-speed operation, a semiconductor device using that circuit board, and an electronic device using that circuit board are provided at low costs without any obstacles to downsizing of the circuit board and the semiconductor device. On an interposer substrate (29), a wiring (28) is formed that connects an external connection terminal (13) to a connection part (8) connected to an output terminal (6) of a semiconductor chip (5), and a thin film resistor (27) is formed in the wiring (28) by use of a plating method.

Description

回路基板、 これを用いた半導体装置及び電子機器  Circuit board, semiconductor device using the same, and electronic equipment
技術分野 Technical field
明  Light
本発明は、回路基板、これを用いた半導体装置及び電子機器に関する。 詳しくは、 膜抵抗によって伝送線路田に伝送される高速デジタル信号の波 形の乱れを抑制する技術に関する。  The present invention relates to a circuit board, a semiconductor device using the circuit board, and an electronic apparatus. Specifically, the present invention relates to a technique for suppressing the waveform disturbance of a high-speed digital signal transmitted to a transmission line field by a membrane resistor.
背景技術 Background art
近年、 各種デジタル電子機器において、 それに用いられている L S I パッケージ部品などの半導体装置の動作周波数は増大しており、 それに 伴い、 最近では、 5 0 0 M H z もの周波数の高速デジタル信号が、 プリ ント回路板上の伝送線路を伝送されるようになってきている。  In recent years, the operating frequency of semiconductor devices such as LSI package parts used in various digital electronic devices has increased, and recently, high-speed digital signals with frequencies as high as 500 MHz have been printed. The transmission line on the circuit board is transmitted.
このような高速信号の伝搬では、 伝送線路における信号波形の歪みが 顕著になり、 シグナルインテグリティ （s i gna l i n t egr i t y) の確保が困 難となってきている。 シグナルィンテグリティとは、 出力された信号の 波形が、 伝送される過程でどれだけ影響を受けないで保たれるかといつ た、 波形の信頼性を表す。 特に、 デジタル信号の立ち上がりノ立ち下が りそれぞれの時間が 5 n (ナノ） 秒以下の場合には、 シグナルインテグ リティの確保は回路を正常に動作させるうえで不可欠となってくる。 伝送線路における信号波形の歪みの原因として、 反射が挙げられる。 反射は、 ドライバ素子の出力端子から、 レシーバ素子の入力端子までの 伝送線路の特性ィンピーダンスが不均一であることにより生じる。 すな わち、 信号が伝送線路を伝搬するときに、 特性インピーダンスの不連続 箇所があると、 信号の一部が反射してドライバ素子に戻ってしまう。 そ の結果、 ォ一バーシユートゃアンダーシユー卜のようなリンギング波形 が生じてシグナルィンテグリティが劣化し、 誤動作や遅延時間の増大、 更にはデバイス （半導体装置） の破壊などの原因となってしまう。 In such high-speed signal propagation, signal waveform distortion in the transmission line becomes significant, and it is becoming difficult to ensure signal integrity. Signal integrity refers to how reliable the waveform of the output signal is and how unaffected it is during the transmission process. In particular, if the rising and falling edges of a digital signal are less than 5 n (nano) seconds, ensuring signal integrity is essential for the normal operation of the circuit. Reflection is one of the causes of signal waveform distortion in transmission lines. Reflection is caused by the non-uniform characteristic impedance of the transmission line from the output terminal of the driver element to the input terminal of the receiver element. In other words, when the signal propagates through the transmission line, the characteristic impedance is discontinuous. If there is a spot, part of the signal is reflected back to the driver element. As a result, ringing waveforms such as undershoot may occur, causing signal integrity to deteriorate, leading to malfunctions, increased delay times, and device (semiconductor device) damage. End up.
反射防止のためにとられる対策の 1つに、 伝送線路の途中にダンピン グ抵抗を挿入する方法がある。 これを図 8に示す。 出力端子 6と、 図示 しない入力端子との間に、 ダンピング抵抗としてチップ抵抗 4が揷入さ れる。  One measure taken to prevent reflection is to insert a damping resistor in the middle of the transmission line. This is shown in Figure 8. A chip resistor 4 is inserted as a damping resistor between the output terminal 6 and an input terminal (not shown).
以下、 更に詳細に説明する。 半導体装置 1は、 インターポーザ基板 7 上にベアチップなどの半導体チップ 5が搭載され、 樹脂 1 0により封止 されて構成される。 インターポーザ基板 7のチップ搭載面側には、 ボン デイングパッド 8と配線 1 2が形成されている。 配線 1 2は、 インター ポーザ基板 7を貫通するビアを介して、 チップ搭載面とは反対側に形成 されたパッド 1 1及びはんだポール 1 3に接続されている。  This will be described in more detail below. The semiconductor device 1 is configured by mounting a semiconductor chip 5 such as a bare chip on an interposer substrate 7 and sealing it with a resin 10. Bonding pads 8 and wirings 12 are formed on the chip mounting surface side of the interposer substrate 7. The wiring 12 is connected to a pad 11 and a solder pole 13 formed on the side opposite to the chip mounting surface through a via penetrating the interposer substrate 7.
ボンディングパッ ド 8は、 半導体チップ 5における電極面としての出 力端子 6に接続させるための接続部として機能し、 例えば金ワイヤ 9で 出力端子 6と接続される。 更に、 ボンディングパッ ド 8は配線 1 2とも 接続されている。 半導体チップ 5上に複数形成された出力端子 6は、 金 ワイヤ 9、 ボンディングパッ ド 8、 配線 1 2を介して、 ピッチがより拡 大されたパッド 1 1 として再配列 （再配線） されている。 はんだポール 1 3は、 半導体装置 1の外部接続端子として機能し、 プリント配線板 2 への実装を安定化させる。  The bonding pad 8 functions as a connecting portion for connecting to the output terminal 6 as an electrode surface in the semiconductor chip 5, and is connected to the output terminal 6 by, for example, a gold wire 9. Furthermore, the bonding pad 8 is also connected to the wiring 12. A plurality of output terminals 6 formed on the semiconductor chip 5 are rearranged (rewired) as pads 11 having a larger pitch through gold wires 9, bonding pads 8, and wires 12. . The solder poles 1 3 function as external connection terminals of the semiconductor device 1 and stabilize the mounting on the printed wiring board 2.
実装基板としてのプリント配線板 2には、 例えば銅でなるランド 1 4 a , 1 4 bや伝送線路 3 a , 3 bが形成されている。 半導体装置 1は、 はんだボール 1 3を介してランド 1 4 a上に実装される。伝送線路 3 a , 3 b間にはチップ抵抗 4が実装されている。 チップ抵抗 4は、 はんだ 1 5によって、 その電極 4 aをランド 1 4 bにはんだ付けされて実装され ている。 プリント配線板 2に、 半導体装置 1やチップ抵抗 4などの部品 が実装されてプリント回路板が構成される。 On a printed wiring board 2 as a mounting substrate, lands 14 a and 14 b made of, for example, copper and transmission lines 3 a and 3 b are formed. The semiconductor device 1 is mounted on the land 14 a via the solder ball 13. A chip resistor 4 is mounted between the transmission lines 3 a and 3 b. Chip resistor 4 is solder 1 5, the electrode 4 a is soldered to the land 14 b and mounted. Components such as the semiconductor device 1 and the chip resistor 4 are mounted on the printed wiring board 2 to form a printed circuit board.
伝送線路 3 bの先には、図示しない他の半導体装置が実装されている。 この半導体装置は、 入力端子を有する。 従って、 出力端子 6から出力さ れた信号は、 金ワイヤ 9、 ボンディングパッ ド 8、 配線 1 2、 パッ ド 1 1、 はんだポール 1 3、 ランド 1 4 a、 伝送線路 3 a、 チップ抵抗 4、 伝送線路 3 bを介して、 入力端子に入力する。  Another semiconductor device (not shown) is mounted on the tip of the transmission line 3b. This semiconductor device has an input terminal. Therefore, the signal output from the output terminal 6 is gold wire 9, bonding pad 8, wiring 1 2, pad 1 1, solder pole 1 3, land 1 4 a, transmission line 3 a, chip resistor 4, Input to the input terminal via transmission line 3b.
一般に、 反射係数 mは、 以下の式により算出される。  In general, the reflection coefficient m is calculated by the following equation.
m= { (R o n + R d) - Z 0 } / { (R o n + R d) + Z。 }m = {(R on + R d)-Z 0 } / {(R on + R d) + Z. }
R o n ; 出力端子 6のオン抵抗値 R o n; On-resistance value of output terminal 6
R d ； チップ抵抗 4の抵抗値  R d; resistance value of chip resistor 4
Z。 ； プリント配線板 2上の伝送線路 3 a、 3 bの特性インピーダン ス  Z. ; Characteristic impedance of transmission lines 3a and 3b on printed wiring board 2
オン抵抗値とは、 半導体素子 （上記例では、 半導体チップ 5内に形成 され出力端子 6に接続されている半導体素子） が、 導通状態にあるとき の電流 ·電圧特性がほぼ直線的になっている領域での電圧と電流の比で ある。 例えば、 飽和状態にあるバイポーラトランジスタのコレクタ電圧 とコレクタ電流の比、 あるいは、 一定のゲート電圧を加えた MO S F E Tのドレイン電圧とドレイン電流の比、 などである。  The on-resistance value means that the current-voltage characteristic when a semiconductor element (in the above example, a semiconductor element formed in the semiconductor chip 5 and connected to the output terminal 6) is in a conductive state is almost linear. It is the ratio of voltage to current in the area. For example, the ratio between the collector voltage and collector current of a bipolar transistor in saturation, or the ratio between the drain voltage and drain current of MO S FET with a constant gate voltage applied.
特性インピーダンス Z。 は、 伝送線路 （銅箔パターン） 3 a， 3 bの 幅や厚さ、 伝送線路 3 a, 3 bを支持する絶縁体の厚さや実効比誘電率 などによって決まる。  Characteristic impedance Z. Is determined by the width and thickness of the transmission lines (copper foil patterns) 3a and 3b, the thickness of the insulator supporting the transmission lines 3a and 3b, and the effective relative dielectric constant.
上述の式で反射係数 m= 0の場合に、 反射が生じないことになる。 従って、 m = 0 とすべき抵抗値 R dを有するチップ抵抗 4を選択して、 伝送線路 3 a, 3 bに揷入する。 4 しかし、 図 8に示される従来例では、 出力端子 6とチップ抵抗 4との 間には、 金ワイヤ 9、 ボンディングパッ ド 8、 配線 1 2、 パッ ド 1 1、 はんだボール 1 3、 ランド 1 4 a、 伝送線路 3 aが存在しており、 これ らを 1つの伝送線路ととらえると、 この伝送線路における反射の防止効 果はない。 図 8の構成の等価回路図を図 9に示す。 In the above formula, when the reflection coefficient m = 0, no reflection occurs. Therefore, the chip resistor 4 having the resistance value Rd that should be m = 0 is selected and inserted into the transmission lines 3a and 3b. 4 However, in the conventional example shown in FIG. 8, between the output terminal 6 and the chip resistor 4, there are gold wire 9, bonding pad 8, wiring 1 2, pad 1 1, solder ball 1 3, land 1 4a and transmission line 3a exist, and if these are regarded as one transmission line, there is no effect of preventing reflection on this transmission line. Figure 9 shows an equivalent circuit diagram of the configuration in Fig. 8.
すなわち、 出力端子 6には、 ドライバ素子 （例えば CMO S) 5 aが 接続されており、 そのドライバ素子 5 aの出力信号を受けるレシーバ素 子 （同じく CMO S) 40との間には、 チップ抵抗 4が直列に揷入され ている。 なお、 出力端子 6とチップ抵抗 4との間の、 金ワイヤ 9、 ボン ディングパッ ド 8、 配線 1 2、 パッ ド 1 1、 はんだポール 1 3、 ランド 1 4 a, 伝送線路 3 aは、 1つの伝送線路 1 7としている。 また、 レシ —バ素子 4 0は、 図 8に示すプリント配線板 2上に実装されている。 こ こで、 図示の位置にチップ抵抗 4を挿入したとしても、 伝送線路 1 7の 特性インピーダンスと、 出力端子 6のオン抵抗値が異なる場合には、 チ ップ抵抗 4の手前側の部分で信号の反射が起きてしまう。  That is, a driver element (for example, CMO S) 5 a is connected to the output terminal 6, and a chip resistor is connected to a receiver element (also CMO S) 40 that receives an output signal of the driver element 5 a. 4 is inserted in series. Note that, between the output terminal 6 and the chip resistor 4, the gold wire 9, the bonding pad 8, the wiring 1 2, the pad 1 1, the solder pole 1 3, the land 1 4a, and the transmission line 3a are 1 There are two transmission lines. The receiver element 40 is mounted on the printed wiring board 2 shown in FIG. Even if the chip resistor 4 is inserted at the position shown in the figure, if the characteristic impedance of the transmission line 17 and the on-resistance value of the output terminal 6 are different, the part on the front side of the chip resistor 4 Signal reflection occurs.
既に述べたように、 反射が起きると、 信号波形にリンギングが生じて 信号波形が乱れる。 すなわち、 図 9に示すように、 乱れた信号がドライ バ素子 5 aとチップ抵抗 4間の伝送線路 1 7を伝搬することになる。 更 に、 リンギングの発生は電流の時間変化 （diZdt) を大きくするので、 伝送線路 1 7から放射される EM I (Electro Magnetic Interference ) ノイズやクロストークノイズを増加させる。 これらノイズも回路の誤動 作の原因となる。  As already mentioned, when reflection occurs, ringing occurs in the signal waveform and the signal waveform is disturbed. That is, as shown in FIG. 9, the disturbed signal propagates through the transmission line 17 between the driver element 5 a and the chip resistor 4. Furthermore, the occurrence of ringing increases the time change (diZdt) of the current, and thus increases EMR (Electro Magnetic Interference) noise and crosstalk noise radiated from the transmission line 17. These noises can also cause circuit malfunctions.
なお、 特開平 1 1一 7 444 9号公報には、 モジュール基板 （上述し たィンタ一ポーザ基板 7に相当）上に形成されたボンディングパッ ドと、 外部接続端子との間を接続する信号線 （上述の配線 1 2に'相当） に、 チ ップ抵抗型のダンピング抵抗を挿入したメモリモジュールが開示されて いる。 この構成によれば、 図 8に示す構成に比べ: ^、 半導体チップの出 力端子とダンピング抵抗との間の伝送線路が短くなり、 反射や E M I ノ ィズの抑制に有効となる。 Japanese Patent Laid-Open No. 11-114449 discloses a signal line connecting a bonding pad formed on a module substrate (corresponding to the above-mentioned interposer substrate 7) and an external connection terminal. (Corresponding to the above-mentioned wiring 12) is disclosed a memory module in which a chip resistance type damping resistor is inserted. Yes. According to this configuration, compared to the configuration shown in Fig. 8, ^, the transmission line between the output terminal of the semiconductor chip and the damping resistor is shortened, which is effective in suppressing reflection and EMI noise.
しかし、 上記特開平 1 1 一 7 4 4 4 9号公報のものでは、 ダンピング 抵抗がチップ抵抗であることから、 半導体チップの全ての出力端子に対 応させて配設しなければならないとして、 以下のような問題がある。 先ず、 モジュール基板に、 半導体チップとチップ抵抗の双方を実装し なければならないので、 実装工程が煩雑になる。 更に、 多くのチップ抵 抗を必要とすることも実装時の負担となり、 コストも高くなる。  However, in the above-mentioned Japanese Patent Application Laid-Open No. 11 1 7 4 4 4 9, since the damping resistor is a chip resistor, it must be disposed corresponding to all the output terminals of the semiconductor chip. There is a problem like this. First, since both the semiconductor chip and the chip resistor must be mounted on the module substrate, the mounting process becomes complicated. Furthermore, the need for many chip resistors is a burden at the time of mounting, and the cost increases.
また、 モジュール基板 （インターポーザ基板） 上で、 チップ抵抗の幅 よりも配線密度を上げることができないことも、 半導体装置の小型化の 障害となる。  In addition, the inability to increase the wiring density on the module substrate (interposer substrate) beyond the width of the chip resistor is an obstacle to miniaturization of the semiconductor device.
なお、 チップ抵抗を用いずに反射を抑制する方法として、 ドライバ素 子 （例えば C M O S ) のゲートの物理的寸法を修正して、 オン抵抗値を 調整する手法がある。 しかし、 この場合には、 フォ トリソグラフィに用 いるマスク側の寸法も変更しなければならないなど、 各種設計変更によ るコス卜が高いという問題がある。  As a method of suppressing reflection without using a chip resistor, there is a method of adjusting the on-resistance value by correcting the physical dimensions of the gate of a driver element (for example, CMOS). However, in this case, there is a problem that the cost due to various design changes is high, for example, the dimensions on the mask side used for photolithography must be changed.
本発明は上述の問題に鑑みてなされ、 その目的とするところは、 半導 体装置などに適用させて高速動作時においてもシグナルィンテグリティ を確保できる回路基板、 かかる回路基板を用いた半導体装置、 かかる半 導体装置を実装してなるプリント回路板を適用させる電子機器につき、 回路基板や半導体装置の小型化に対応がとれ、 且つ低コストで提供する ことにある。 発明の開示  The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a circuit board that can be applied to a semiconductor device or the like to ensure signal integrity even during high-speed operation, and a semiconductor using such a circuit board An object of the present invention is to provide a device and an electronic apparatus to which a printed circuit board formed by mounting such a semiconductor device is applied, which can cope with downsizing of a circuit board and a semiconductor device and is provided at low cost. Disclosure of the invention
本発明の回路基板は、 半導体チップの出力端子との接続部と、 外部接 続端子との間を接続する配線中に膜抵抗を形成してなる。 The circuit board of the present invention includes a connection portion with an output terminal of a semiconductor chip, and an external connection. A film resistor is formed in the wiring connecting the connection terminals.
このような構成を採用することにより、 半導体チップの出力端子と、 ダンピング抵抗として機能する膜抵抗間の伝送線路で生じる反射現象や E M I ノィズの発生を抑制することができ、 良好なシグナルィンテグリ ティを確保できる。 また、 膜抵抗は、 チップ抵抗が実装される場合に比 ベ場所をとらず、 ィンターボ一ザ基板の小型化にも対応できる。  By adopting such a configuration, it is possible to suppress the occurrence of reflection phenomenon and EMI noise that occur in the transmission line between the output terminal of the semiconductor chip and the film resistor that functions as a damping resistor. Tee can be secured. In addition, the membrane resistance takes up less space than when a chip resistor is mounted, and can accommodate the miniaturization of the tin turbo substrate.
本発明の回路基板は、 出力端子と膜抵抗との間の伝送線路を短くすれ ばするほど、その伝送線路にて生じる反射現象の抑制作用は高まるので、 膜抵抗を接続部に隣接して形成する構成が好ましい。 すなわち、 前記膜 抵抗が前記接続部に隣接して形成されることとすれば、 出力端子と膜抵 抗との間の伝送線路を短くすることができ、 かかる伝送線路の特性ィン ピ一ダンスと出力端子との不整合による反射現象による影響をより一層 少なくすることができるとともに、 E M I ノイズの発生も低減できる。 本発明の回路基板は、 好ましくは、 前記膜抵抗は、 ダンピング抵抗と して要求される比抵抗値を有する金属材料からなる金属薄膜抵抗からな る。  In the circuit board of the present invention, the shorter the transmission line between the output terminal and the film resistor, the more effective the suppression of the reflection phenomenon that occurs in the transmission line, so the film resistor is formed adjacent to the connection part. The structure which does is preferable. That is, if the film resistor is formed adjacent to the connection portion, the transmission line between the output terminal and the film resistor can be shortened, and the characteristic impedance of the transmission line is reduced. The effect of reflection phenomenon due to mismatch between the output terminal and the output terminal can be further reduced, and the generation of EMI noise can be reduced. In the circuit board according to the present invention, preferably, the film resistance is a metal thin film resistor made of a metal material having a specific resistance value required as a damping resistance.
本発明の回路基板は、 基本的には、 形成される膜抵抗に所望の特性が 得られればその形成方法や材質を特に限定されないものである。 材質が 金属材料の場合には、 電界めつき法や無電界めつき法などのめつき法に よる手法を採用すれば容易に実現でき、 このような金属材料として、 好 適な例示をするならば、 1^ 1ゃ1^ 1系合金がぁり、 所望の特性を得やす いと考えられる。  Basically, the circuit board of the present invention is not particularly limited in its formation method and material as long as desired characteristics can be obtained in the formed film resistance. If the material is a metal material, it can be easily realized by adopting a method based on a plating method such as an electric field plating method or a non-electric field plating method. For example, there are 1 ^ 1 and 1 ^ 1 series alloys, and it is thought that the desired characteristics can be easily obtained.
このように、 膜抵抗を、 めっき法により形成される金属薄膜抵抗とす ると、 以下のような利点がある。  Thus, when the film resistance is a metal thin film resistor formed by plating, the following advantages are obtained.
半導体装置のはんだ付け時などに、 加熱されても抵抗値が変化せず安 電解めつき法、 無電解めつき法などは、 プリント配線板の製造工程で 一般的に用いられている手法であるため、 ィンタ一ポーザ基板上への膜 抵抗や配線の形成に適用するのも容易であるうえ、 コストも比較的安価 である。 When soldering semiconductor devices, the resistance value does not change even if it is heated. Electrolytic plating and electroless plating are methods commonly used in printed wiring board manufacturing processes, so they can be applied to film resistance and wiring formation on an interposer substrate. It is easy and the cost is relatively low.
膜抵抗は、反射現象を抑制するダンピング抵抗として機能するように、 その抵抗値が調整される。 具体的には、 出力端子のオン抵抗値と、 膜抵 抗の抵抗値との和が、 伝送線路の特性インピーダンスと等しくなるよう に、 膜抵抗の抵抗値が調整される。  The resistance value of the film resistor is adjusted so that it functions as a damping resistor that suppresses the reflection phenomenon. Specifically, the resistance value of the membrane resistance is adjusted so that the sum of the on-resistance value of the output terminal and the resistance value of the membrane resistance is equal to the characteristic impedance of the transmission line.
膜抵抗の抵抗値の調整の方法としては、 材料や寸法を制御する方法が ある。 その中でも、 膜抵抗の長さを調整することが、 比較的調整の自由 度が高く （例えば幅や厚さなどは、 膜抵抗が挿入される配線に合わせな ければならない） 、 容易に調整が行える。  As a method of adjusting the resistance value of the membrane resistance, there is a method of controlling the material and dimensions. Among them, adjusting the length of the membrane resistance has a relatively high degree of freedom of adjustment (for example, the width and thickness must be matched to the wiring into which the membrane resistance is inserted), and can be adjusted easily. Yes.
本発明は、 立ち上がりと立ち下がりの時間が、 それぞれ 5 n秒以下で あるパルス信号が、 半導体チップの出力端子から出力されるものに特に 有効である。  The present invention is particularly effective for a pulse signal whose rise time and fall time are each 5 ns or less and is output from an output terminal of a semiconductor chip.
本発明の回路基板は、 理論的に " R o n + R d = Z。 "という関係式 が成立するように設計されれば所望の特性を得られ、 現実的には、 " R = ( 1 / S ) p "という関係式が成立するように設計されることが好ま しい。  If the circuit board of the present invention is theoretically designed so that the relational expression "R on + R d = Z." holds, a desired characteristic can be obtained. In reality, "R = (1 / It is preferable that the relational expression S) p "is established.
このような構成を採用することにより、 膜抵抗の抵抗値につき、 出力 端子のオン抵抗値と配線の特性ィンピーダンス値の不整合による反射現 象を抑制するようにダンビング抵抗として設計され、 この際、 現実的に は、出力端子や半導体装置との接続をなす金ワイヤなどの周辺に、容量、 インダク夕ンス、 抵抗の寄生成分が発生することを考慮して、 シグナル インテクグリティ確保のうえで最適なダンピング抵抗値を決定できる。 本発明の半導体装置は、 ィンターポーザ基板としての回路基板に半導 体チップを搭載してなり、 かかるインターポーザ基板には、 半導体チッ プの出力端子との接続部と外部接続端子との間を接続する配線が形成さ れ、 その配線中に膜抵抗を形成したことを要旨としている。 By adopting such a configuration, the resistance value of the membrane resistance is designed as a damping resistor so as to suppress the reflection phenomenon due to mismatch between the on-resistance value of the output terminal and the characteristic impedance value of the wiring. In reality, it is necessary to secure signal integrity, considering that parasitic components of capacitance, inductance, and resistance are generated around the output terminal and the gold wire that connects to the semiconductor device. The optimal damping resistance value can be determined. The semiconductor device of the present invention is semiconductive to a circuit board as an interposer substrate. This interposer substrate has a wiring that connects the connection part with the output terminal of the semiconductor chip and the external connection terminal, and a film resistor is formed in the wiring. Is the gist.
このような構成のため、 半導体チップの出力端子と、 ダンピング抵抗 として機能する膜抵抗間の伝送線路で生じる反射現象を抑制することが でき、 良好なシグナルインテグリティを確保でき、 高速動作時において も安定した動作性能が得られる。 また、 膜抵抗は、 チップ抵抗が実装さ れる場合に比べ場所をとらず、 ィンターポーザ基板及び半導体装置全体 の小型化にも対応できる。  Because of this configuration, it is possible to suppress the reflection phenomenon that occurs in the transmission line between the output terminal of the semiconductor chip and the film resistor that functions as a damping resistor, ensuring good signal integrity, and stable even during high-speed operation. Performance can be obtained. In addition, the film resistance takes up less space than when chip resistors are mounted, and can accommodate the downsizing of the interposer substrate and the entire semiconductor device.
本発明の電子機器は、 半導体チップがインタ一ポーザ基板に搭載され てなる半導体装置と、 その半導体チップの出力端子から出力される信号 を受ける入力端子を有する半導体装置とが実装され、 これら 2つの半導 体装置間を接続する伝送線路が形成されたプリント回路板を用いるもの であって、 出力端子を有する半導体チップが搭載されるインタ一ポーザ 基板には、 出力端子との接続部と、 外部接続端子との間を接続する配線 が形成され、 その配線中に膜抵抗を形成したことを要旨としている。  The electronic device according to the present invention includes a semiconductor device in which a semiconductor chip is mounted on an interposer substrate and a semiconductor device having an input terminal that receives a signal output from the output terminal of the semiconductor chip. An interposer board on which a semiconductor chip having an output terminal is mounted is connected to an output terminal and an external terminal, using a printed circuit board on which a transmission line for connecting between semiconductor devices is formed. The gist is that a wiring connecting the connection terminals is formed, and a film resistance is formed in the wiring.
このような構成のため、 半導体チップの出力端子と、 ダンピング抵抗 として機能する膜抵抗間の伝送線路で生じる反射現象を抑制することが でき、 良好なシグナルインテグリティを確保でき、 高速動作時において も安定した動作性能が得られる。 また、 膜抵抗は、 チップ抵抗が実装さ れる場合に比べ場所をとらず、 ィンターポーザ基板及び半導体装置全体 の小型化にも対応できる。 図面の簡単な説明  Because of this configuration, it is possible to suppress the reflection phenomenon that occurs in the transmission line between the output terminal of the semiconductor chip and the film resistor that functions as a damping resistor, ensuring good signal integrity, and stable even during high-speed operation. Performance can be obtained. In addition, the film resistance takes up less space than when chip resistors are mounted, and can accommodate the downsizing of the interposer substrate and the entire semiconductor device. Brief Description of Drawings
図 1は、 本発明の実施の形態を示す図で、 インターポーザ基板と、 そ れを用いた半導体装置と、 その半導体装置がプリント配線板に実装され てなるプリント回路板の断面図である。 FIG. 1 is a diagram showing an embodiment of the present invention. An interposer substrate, a semiconductor device using the interposer substrate, and the semiconductor device are mounted on a printed wiring board. It is sectional drawing of the printed circuit board formed.
図 2は、 図 1の等価回路図である。  FIG. 2 is an equivalent circuit diagram of FIG.
図 3は、 本発明の実施の形態の効果を検証するためのシミュレ一ショ ンを行う際に用いた等価回路図である。  FIG. 3 is an equivalent circuit diagram used in the simulation for verifying the effect of the embodiment of the present invention.
図 4は、 シミュレーションを行った結果を、 従来例と本発明の実施の 形態とで比較して示した図であり、 ドライバ素子の電流値が 2 4 m Aの 場合の結果を示す。  FIG. 4 is a diagram comparing the results of the simulation between the conventional example and the embodiment of the present invention, and shows the results when the current value of the driver element is 24 mA.
図 5は、 シミュレーションを行った結果を、 従来例と本発明の実施の 形態とで比較して示した図であり、 ドライバ素子の電流値が 8 m Aの場 合の結果を示す。  FIG. 5 is a diagram comparing the results of the simulation between the conventional example and the embodiment of the present invention, and shows the results when the current value of the driver element is 8 mA.
図 6は、 シミュレーションを行った結果を、 従来例と本発明の実施の 形態とで比較して示した図であり、 ドライバ素子の電流値が 4 m Aの場 合の結果を示す。  FIG. 6 is a diagram comparing the results of the simulation between the conventional example and the embodiment of the present invention, and shows the results when the current value of the driver element is 4 mA.
図 7は、 図 6と、 波形の観測点を変更した場合の、 同様な図である。 図 8は、 従来例を示す図で、 インターボーザ基板と、 それを用いた半 導体装置と、 その半導体装置とダンピング用のチップ抵抗がプリント配 線板に実装されてなるプリント回路板の断面図である。  Figure 7 is similar to Figure 6 when the waveform observation point is changed. Fig. 8 is a diagram showing a conventional example. A cross-sectional view of a printed circuit board in which an interposer board, a semiconductor device using the substrate, a semiconductor device and a chip resistor for damping are mounted on the printed wiring board. It is.
図 9は、 図 8の等価回路図である。 発明を実施するための最良の形態  FIG. 9 is an equivalent circuit diagram of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
以下、 本発明の実施の形態について説明する。 なお、 従来と同じ構成 部分には同一の符号を付し、 その詳細な説明は省略する。  Hereinafter, embodiments of the present invention will be described. In addition, the same code | symbol is attached | subjected to the same component as the past, and the detailed description is abbreviate | omitted.
図 1は、 本発明の一例としての実施の形態を示すものであって、 イン ターポーザ基板 2 9 と、 このィンターポーザ基板 2 9に半導体チップ 5 を搭載してなる半導体装置 2 6と、 この半導体装置 2 6、 更にはレシ一 バ素子を有する半導体装置 （図示せず） が、 プリント配線板 2に実装さ れてなるプリント回路板の断面図を示したものである。 なお、 図示は省 略するが、 プリント回路板を適用して電子機器が構成されることはいう までもない。 FIG. 1 shows an embodiment as an example of the present invention. An interposer substrate 29, a semiconductor device 26 having a semiconductor chip 5 mounted on the interposer substrate 29, and the semiconductor device 2 6 Furthermore, a semiconductor device (not shown) having a receiver element is mounted on the printed wiring board 2. 1 is a cross-sectional view of a printed circuit board. Although illustration is omitted, it goes without saying that an electronic device is configured by applying a printed circuit board.
ここで、 特許請求の範囲で用いた抽象的概念と発明の実施の形態で用 いる具体的概念の相関関係を示しておくと、 回路基板の一例としてイン 夕一ポーザ基板 2 9を挙げ、 接続部の一例としてボンディングパッ ト 8 を挙げ、 外部接続端子としてパッ ド 1 1を挙げており、 かかる外部接続 端子としては、 必要に応じて、 パッ ド 1 1にはんだポール 1 3を付設さ せることがあり、 本実施の形態では、 あくまで一例として、 パッ ド 1 1 とはんだポール 1 3を組み合わせて外部接続端子としているにすぎない, 半導体装置 2 6は、 インターポ一ザ基板 2 9上にベアチップなどの半 導体チップ 5が搭載され、 樹脂 1 0により封止されて構成される。 イン 夕ーポ一ザ基板 2 9のチップ搭載面側には、 ボンディングパッ ド 8と配 線 2 8が形成されている。 配線 2 8は、 インタ一ポーザ基板 2 9を貫通 するビアを介して、 チップ搭載面とは反対側に形成されたパッ ド 1 1及 びはんだポール 1 3に接続されている。  Here, the correlation between the abstract concept used in the claims and the specific concept used in the embodiment of the present invention is shown as follows. Bonding pad 8 is listed as an example of this part, and pad 11 is listed as the external connection terminal. For such external connection terminal, solder pole 13 is attached to pad 11 as needed. In this embodiment, as an example, the pad 1 1 and the solder pole 1 3 are merely combined as external connection terminals. The semiconductor device 26 is a bare chip on the interposer substrate 29, etc. The semiconductor chip 5 is mounted and sealed with resin 10. The bonding pad 8 and the wiring 28 are formed on the chip mounting surface side of the substrate substrate 29. The wiring 28 is connected to pads 11 and solder poles 13 formed on the side opposite to the chip mounting surface via vias that penetrate the interposer substrate 29.
ボンディングパッ ド 8は、 半導体チップ 5の出力端子 6との接続部と して機能し、 例えば金ワイヤ 9で出力端子 6と接続される。 更に、 ボン デイングパッ ド 8は配線 2 8 とも接続されている。 半導体チップ 5上に 複数形成された出力端子 6は、 金ワイヤ 9、 ボンディングパッ ド 8、 配 線 2 8を介して、 ピッチがより拡大されたパッ ド 1 1として再配列 （再 配線） されている。 はんだポール 1 3は、 半導体装置 2 6の外部接続端 子として機能し、 プリント配線板 2への実装を安定化させる。  The bonding pad 8 functions as a connection portion with the output terminal 6 of the semiconductor chip 5, and is connected to the output terminal 6 with a gold wire 9, for example. Furthermore, the bonding pad 8 is also connected to the wiring 2 8. A plurality of output terminals 6 formed on the semiconductor chip 5 are rearranged (redistributed) as pads 11 having a larger pitch through gold wires 9, bonding pads 8, and wirings 28. Yes. The solder pole 13 functions as an external connection terminal of the semiconductor device 26 and stabilizes the mounting on the printed wiring board 2.
プリント配線板 2には、 例えば銅でなるランド 1 4 aと伝送線路 3 1 が形成されている。 半導体装置 2 6は、 はんだポール 1 3を介してラン ド 1 4 a上に実装される。 本実施の形態では、 半導体チップ 5の出力端子 6が接続される接続部 としてのボンディングパッ ド 8に隣接して、 ダンピング抵抗としての膜 抵抗 2 7が形成され、 この膜抵抗 2 7に隣接して配線 2 8が形成されて いる。 すなわち、 半導体チップ 5の出力端子 6と、 その半導体チップ 5 を収容する半導体装置 2 6の外部接続端子としてのはんだポール 1 3と の間に、 ダンピング抵抗としての膜抵抗 2 7が挿入された構成となって いる。 なお、 膜抵抗 2 7は、 全ての出力端子 6にそれぞれ対応して、 各 出力端子 6に直列に接続されて形成される。 The printed wiring board 2 is formed with lands 14 a made of, for example, copper and a transmission line 3 1. The semiconductor device 26 is mounted on the land 14 a via the solder pole 13. In the present embodiment, a film resistor 27 as a damping resistor is formed adjacent to the bonding pad 8 as a connection portion to which the output terminal 6 of the semiconductor chip 5 is connected. Wiring 28 is formed. That is, a configuration in which a film resistor 27 as a damping resistor is inserted between the output terminal 6 of the semiconductor chip 5 and the solder pole 13 as an external connection terminal of the semiconductor device 26 that accommodates the semiconductor chip 5 It is. The film resistors 27 are formed in series with the output terminals 6 corresponding to all the output terminals 6.
伝送線路 3 1の先には、図示しない他の半導体装置が実装されている。 この半導体装置は、 入力端子を有する。 従って、 出力端子 6から出力さ れた信号は、 金ワイヤ 9、 ボンディングパッ ド 8、 膜抵抗 2 7、 配線 2 8、 パッ ド 1 1、 はんだポール 1 3、 ランド 1 4 a、 伝送線路 3 1を介 して、 入力端子に入力する。  Another semiconductor device (not shown) is mounted on the tip of the transmission line 31. This semiconductor device has an input terminal. Therefore, the signal output from the output terminal 6 is gold wire 9, bonding pad 8, membrane resistance 2 7, wiring 2 8, pad 1 1, solder pole 1 3, land 14a, transmission line 3 1 Input to the input terminal via.
図 1に示した構成を等価回路図で示すと図 2のようになる。 半導体チ ップ 5に形成されたドライバ素子 （例えば C M O S ) 5 aの出力端子 6 と、伝送線路 3 1 との間に、膜抵抗 2 7が直列に挿入させた構成である。 伝送線路 3 1の他端は、 レシーバ素子 （例えば C M O S ) 4 0の入力端 子 2 5に接続されている。  Fig. 2 shows the configuration shown in Fig. 1 in an equivalent circuit diagram. A film resistor 27 is inserted in series between the output terminal 6 of the driver element (for example, CMOOS) 5 a formed on the semiconductor chip 5 and the transmission line 3 1. The other end of the transmission line 31 is connected to an input terminal 25 of a receiver element (for example, CMOS) 40.
膜抵抗 2 7を形成する手法は、 形成される膜抵抗 2 7に所望の特性が 得られれば特に限定されない。 例えば印刷法、 スパッタ法、 蒸着法、 め つき法などが挙げられる。  The method for forming the film resistor 27 is not particularly limited as long as desired characteristics can be obtained for the formed film resistor 27. Examples include printing, sputtering, vapor deposition, and plating.
例えば、 膜抵抗 2 7として、 めっき法で N i Pの薄膜を形成する場合 のステツプの一例を以下に示す。 ィン夕一ポーザ基板 2 9上に、 エッチングで導体パターンを形成 For example, as a film resistance 27, an example of a step for forming a Ni P thin film by plating is shown below. A conductor pattern is formed by etching on the Poser substrate 29
I  I
P d触媒を全面塗布 膜抵抗 2 7を形成する以外の部分をめつきレジスト (永久レジスト）  Pd catalyst is applied to the entire surface. Resistor (permanent resist) for other than forming the film resistance 2 7
1  1
無電解 N i Pめっき  Electroless Ni P plating
あるいは、  Or
インターポ一ザ基板 2 9上のベタ銅箔上で、 膜抵抗 2 7を形成したい部分のみエッチング  Etch only the portion of the solid copper foil on the interposer substrate 29 where the film resistance 27 is to be formed
1  1
P d触媒を全面塗布  Pd catalyst is fully coated
I  I
膜抵抗 2 7を形成する以外の部分をめつきレジスト  Film resist 2 7
I  I
無電解 N i Pめっき  Electroless Ni P plating
1  1
めっきレジスト剥離  Plating resist stripping
Ϊ  Ϊ
導体パターンを形成する以外の部分をエッチングレジスト  Etching resist except for conductor pattern formation
I  I
エッチングにて導体パターン形成 あるいは、 Conductor pattern formation by etching Or
ィンタ一ポ一ザ基板 2 9上に、 エッチングで導体パターンを形成  A conductor pattern is formed on the interposer substrate 2 9 by etching.
4  Four
P d触媒を全面塗布  Pd catalyst is fully coated
i  i
無電解 N i Pめっき （シード層用として薄く形成）  Electroless Ni P plating (thinly formed for seed layer)
I  I
膜抵抗 2 7を形成する以外の部分をめつきレジスト  Film resist 2 7
i  i
電解 N i Pめっき  Electrolytic Ni P plating
I  I
めっきレジスト剥離  Plating resist stripping
I  I
N i Pシード層をエッチング  Etching Ni P seed layer
めっき法によって形成される金属薄膜抵抗 2 7の材質は、 所望の特性 が得られれば特に限定されない。 例えば、 N iや、 N i P 、 N i B 、 N i P B、 N i WB、 N i WP、 N i M o P 、 N i M o B 、 N i C r P 、 N i R e Pなどの N i系合金が一例として挙げられる。 ダンピング 抵抗として要求される抵抗値や設計仕様に合わせて、 適した比抵抗値を 有する材料を用いることになる。  The material of the metal thin film resistor 27 formed by the plating method is not particularly limited as long as desired characteristics can be obtained. For example, Ni, NiP, NiB, NiPB, NiWB, NiWP, NiMoP, NiMoB, NiCrP, NiReP, etc. One example is Ni-based alloys. A material with a specific resistance value suitable for the resistance value and design specifications required for the damping resistance will be used.
膜抵抗 2 7の抵抗値 R dは、 出力端子 6のオン抵抗値 R o nと、 伝送 線路 3 1の特性ィンピ一ダンス Z。 との不整合による反射現象を抑制す るように、 ダンピング抵抗として設計する。 理論的には、 R o n + R d The resistance value R d of the membrane resistor 2 7 is the on-resistance value R o n of the output terminal 6 and the characteristic impedance Z of the transmission line 3 1. It is designed as a damping resistor so as to suppress the reflection phenomenon due to mismatch. Theoretically, R o n + R d
=τ。の関係が成立すれば、 反射は生じないことになる。 = τ. If the relationship is established, no reflection will occur.
膜抵抗 2 7の抵抗値 Rは、 以下の式により決定される。  The resistance value R of the membrane resistance 27 is determined by the following equation.
R = ( 1 Z S ) ρ 1 ；膜抵抗 2 7の長さ R = (1 ZS) ρ 1; length of membrane resistance 2 7
S ；膜抵抗 2 7の断面積  S: Cross section of membrane resistance 27
P ；膜抵抗 2 7を構成する材料の比抵抗値  P: Specific resistance value of the material constituting the membrane resistance 27
例えば、 N i Pの比抵抗値としては、 高 Pタイプで 1 4 0 Q c mの ものが報告されているが（Japanese Journal of Applied Physics, vol.21, PP1885-1889, 1988) 、 絶緣基板に導体箔を張り付けたイン夕一ポ一ザ基 板 2 9上に無電解めつき法にて N i P膜を析出させる場合、 膜構造がポ 一ラスになることにより、 上記の報告例よりも高い比抵抗値となり、 N For example, as a specific resistance value of Ni P, a high P type of 140 Q cm has been reported (Japanese Journal of Applied Physics, vol.21, PP1885-1889, 1988). In the case of depositing a NiP film by electroless plating method on an in-between-poser substrate 29 with a conductive foil attached, the film structure becomes porous, which is more than the above reported example. High specific resistance value, N
1 P膜 （P含量 8. 3 %) の比抵抗値は 5 3 0 Ω c mである。 一般的 に、 ドライバ素子 （CMO S ) の出力端子のオン抵抗値は 1 0〜 2 0 Ω であり、 プリント配線板 2上の伝送線路 （銅パターン） の特性インピー ダンスは 5 0〜 7 5.Ω程度である。 よって理論的には、 ダンピング抵抗 の値は 4 0〜5 5 Ω程度あれば良いことになる。 The specific resistance of 1 P film (P content 8.3%) is 5 30 Ω cm. Generally, the on-resistance value of the output terminal of the driver element (CMO S) is 10 to 20 Ω, and the characteristic impedance of the transmission line (copper pattern) on the printed wiring board 2 is 5 0 to 7 5. It is about Ω. Therefore, theoretically, the damping resistance should be about 40 to 55 Ω.
上記の N i P膜を、幅 1 5 Ο ΠΙ、厚さ 0. 2 2 mとする場合には、 2 5 0〜3 5 0 z mの範囲でめっき長さを調整することにより、 膜抵抗 When the above Ni P film has a width of 15 Ο ΠΙ and a thickness of 0.22 m, the film resistance can be adjusted by adjusting the plating length in the range of 2 5 0 to 3 50 z m.
2 7の抵抗値を必要な値に制御することができる。また、膜抵抗 2 7は、 チップ抵抗と比べて占有面積も小さくなるため、 ィン夕一ポーザ基板 2 9及び半導体装置 2 6の小型化も可能となる。 The resistance value of 2 7 can be controlled to the required value. In addition, since the film resistor 27 has a smaller occupied area than the chip resistor, the internal substrate 29 and the semiconductor device 26 can be downsized.
現実的には、 出力端子 6や金ワイヤ 9などの周辺には、 容量、 インダ クタンス、 抵抗の寄生成分が存在するので、 上記の理論が常に当てはま るとは限らなレ 従って、 例えば H- spice (H- Simulation Program wi th Integrated Circuit Emphasisの略） と呼ばれるシミュレータ等を用い て伝送線路シミュレーションを行うことにより、 シグナルィンテグリテ ィ確保の上で最適なダンピング抵抗値を決定することが必要である。  In reality, there are parasitic components of capacitance, inductance, and resistance around the output terminal 6 and gold wire 9, so the above theory does not always apply. -It is possible to determine the optimum damping resistance value for securing signal integrity by conducting transmission line simulation using a simulator called spice (H-Simulation Program with Integrated Circuit Emphasis). is necessary.
膜抵抗 2 7は、 出力端子 6が接続される接続部としてのボンディング パッ ド 8のできるだけ近くに配置することが好ましい。 より好ましいの 6 The film resistor 27 is preferably arranged as close as possible to the bonding pad 8 as a connection portion to which the output terminal 6 is connected. More preferable 6
15 は、 図 1に示すように、 ボンディングパッ ド 8の直後に隣接して配置す ることである。 このような構成にすることにより、 出力端子 6 と膜抵抗 2 7との間の伝送線路を短くすることができ、 その伝送線路の特性イン ピーダンスと出力端子 6のオン抵抗値との不整合による反射現象を抑制 することができる。 更には、 出力端子 6 と膜抵抗 2 7との間の伝送線路 を短くすることにより、 信号波形の急峻な立ち上がりも抑制することが でき、 E M I ノイズの発生を低減することもできる。 As shown in Fig. 1, 15 is arranged immediately after the bonding pad 8. With this configuration, the transmission line between the output terminal 6 and the membrane resistor 27 can be shortened, and due to the mismatch between the characteristic impedance of the transmission line and the on-resistance value of the output terminal 6. The reflection phenomenon can be suppressed. Furthermore, by shortening the transmission line between the output terminal 6 and the membrane resistor 27, it is possible to suppress a steep rise of the signal waveform and to reduce the occurrence of E M I noise.
本実施の形態の効果を証明するため、上述の H-sp i c eと呼ばれるシミュ レー夕によるシミュレーションを試みた。 図 3に、 そのシミュレ一ショ ンに用いた等価回路図を示す。  In order to prove the effect of the present embodiment, a simulation using the above-mentioned simulation called “H-spice” was attempted. Figure 3 shows the equivalent circuit diagram used for the simulation.
ドライバ素子 5 aおよびレシ一バ素子 4 0としては、 それぞれ C M O S トランジスタを用いた。 ドライバ素子 5 aに流す電流は 4 m A、 8 m A、 2 4 m Aの 3通りを試み、 パルスの立ち上がり Z立ち下がり時間は それぞれ 2 n秒とした。 ドライバ素子 5 aの出力端子 6から出力される 信号波形の観測点は、 図中 P 1で示すように、 レシーバ素子 4 0の手前 とした。 本実施の形態によれば、 ダンピング抵抗としての膜抵抗 2 7が X 1の位置に挿入されることになる。 このモデルと、 図 8に示される従 来例としての、 ダンピング抵抗としてのチップ抵抗 4を X 2の位置に揷 入したモデルについてシミュレーションを行った。  As the driver element 5a and the receiver element 40, CMOS transistors were used. Three currents, 4 mA, 8 mA, and 24 mA, were applied to the driver element 5a, and the pulse rise and fall times were 2 ns each. The observation point of the signal waveform output from the output terminal 6 of the driver element 5a was set in front of the receiver element 40 as indicated by P1 in the figure. According to the present embodiment, the membrane resistance 27 as a damping resistance is inserted at the position X1. A simulation was performed for this model and a model in which a chip resistor 4 as a damping resistor was inserted at the X2 position as a conventional example shown in FIG.
図 4〜 6に、 各電流値 （4 m A , 8 m A , 2 4 m A ) ごとのシミュレ ーシヨン結果を、 従来例と本実施の形態とを比較して示す。 上段が従来 例を、 下段が本実施の形態を示す。 何れの電流値においても、 従来例の シミユレーション結果ではリンギングが発生しており、 電流値が大きい ほどこの傾向は顕著である。 一般的に、 デジタル信号の立ち上がり/立 ち下がり時間が 5 n秒以下となった場合に、 このようなシグナルインテ ダリティの劣化現象が顕著にみられる。 一方、 本実施の形態のシミュレーション結果によれば、 何れの電流値 においてもリンギングの発生はみられず、 本実施の形態の構成がシグナ ルインテグリティの確保に有効な手段であることが証明された。 FIGS. 4 to 6 show simulation results for each current value (4 mA, 8 mA, 24 mA) in comparison with the conventional example and the present embodiment. The upper row shows a conventional example, and the lower row shows this embodiment. At any current value, ringing occurs in the simulation results of the conventional example, and this tendency becomes more prominent as the current value increases. In general, when the rise / fall time of a digital signal is 5 ns or less, such deterioration of signal integrity is noticeable. On the other hand, according to the simulation results of this embodiment, no ringing was observed at any current value, and it was proved that the configuration of this embodiment is an effective means for ensuring signal integrity. .
図 7は、 図 3において P 2を観測点として、 上記と同様に、 従来例と 本実施の形態とで比較したものである。 ドライバ素子 5 aの電流は 4 m Aとした。 この場合でも、 本実施の形態では、 従来例に比べてリンギン グの発生は小さく、 更に波形の立ち上がりがよりなだらかになっている ことがわかり、 E M I ノイズの削減に効果的である。  FIG. 7 shows a comparison between the conventional example and the present embodiment, with P 2 as the observation point in FIG. 3, as described above. The current of the driver element 5a was 4 mA. Even in this case, in the present embodiment, it can be seen that the occurrence of ringing is smaller than in the conventional example, and that the waveform rises more gently, which is effective in reducing E M I noise.
以上、 本発明の実施の形態について説明したが、 勿論、 本発明はこれ に限定されることなく、 本発明の技術的思想に基づいて種々の変形が可 能である。  The embodiment of the present invention has been described above. Of course, the present invention is not limited to this, and various modifications can be made based on the technical idea of the present invention.
例えば、 図 1では、 ダンピング抵抗としての膜抵抗 2 7はボンディン グパッ ド 8に隣接して形成されているが、 配線 2 8中であればどこに形 成してもよい。 反射によるリンギング等の信号波形の乱れを抑制する観 点からは、 出力端子 6とダンピング抵抗としての膜抵抗 2 7との間の伝 送線路が ければ短い方が好ましいが、 ダンピング抵抗としての膜抵抗 2 7をィンタ一ポーザ基板 2 9の配線 2 8中に形成することで、 出力端 子 6とダンピング抵抗としての膜抵抗 2 7との間の伝送線路は、 図 8に 示す従来例に対して短くなるため、シグナルィンテグリティが向上する。  For example, in FIG. 1, the film resistor 27 as a damping resistor is formed adjacent to the bonding pad 8, but it may be formed anywhere in the wiring 28. From the viewpoint of suppressing disturbance of the signal waveform such as ringing due to reflection, a shorter transmission line between the output terminal 6 and the film resistor 27 as the damping resistor is preferable, but a film as the damping resistor is preferable. By forming the resistor 2 7 in the wiring 2 8 of the interposer substrate 2 9, the transmission line between the output terminal 6 and the membrane resistor 2 7 as a damping resistor is compared to the conventional example shown in FIG. Signal integrity is improved.
また、膜抵抗 2 7として、カーボン印刷抵抗を用いてもよい。 しかし、 この場合、 力一ボンペーストを印刷法によりインターポーザ基板 2 9上 に塗布するため、 1 6 0 8サイズのチップ抵抗より小型に形成させるの が難しいかもしれない。 また、 力一ボン印刷抵抗の場合、 例えば、 半導 体装置 2 6のリフローはんだ付け時の熱により、 抵抗値が大きく変化し てしまうことを考慮すべきである。  Further, a carbon printing resistor may be used as the membrane resistance 27. However, in this case, it may be difficult to make the chip resistor smaller than the 16 8 size chip resistor because the force paste paste is applied onto the interposer substrate 29 by the printing method. In the case of force-bond printing resistance, for example, it should be considered that the resistance value greatly changes due to heat during reflow soldering of the semiconductor device 26.
その他、 スパッ夕法や蒸着法で膜抵抗 2 7を形成してもよいが、 めつ き法に比べ現状においてはコストが高くなり、 被膜体のサイズに制限が 生じるかもしれない。 In addition, film resistance 27 may be formed by sputtering or vapor deposition. Compared to this method, the cost is currently high, and the size of the coating may be limited.
また、めつき法において、市販材料の rOhmega-P iyJ (Ohmega Techno l ogy In addition, in the plating method, commercially available material rOhmega-PiyJ (Ohmega Technologogy
In 製） を使用する方法もある。 これは C u箔の全面に N i合金系薄膜 が電気めつきされているもので、これを C u箔 / N i合金系薄膜/ィン夕There is also a method using In). This is because the Ni alloy thin film is electrically attached to the entire surface of the Cu foil.
—ポ一ザ基板という構造になるように積層する。 続いて、 エッチングに より C u箔をパターンニングして、 膜抵抗が必要な箇所には Ni合金系薄 膜のみを残留させる。 -Laminate so as to form a structure of a Poser substrate. Subsequently, the Cu foil is patterned by etching, and only the Ni alloy-based thin film is left in places where film resistance is required.
なお、 かかる方法を採用すると、 配線も膜抵抗も不要な部分では、 C uに加えて、 N i もエッチングすることとなる。 また、 1箔 ？^ 1合 金系薄膜/ィンタ一ポーザ基板という構造になっているため、 C uの配線 下には N i合金系薄膜が存在していることになる。 すなわち、 膜抵抗と して必要な部分以外にも N i合金系薄膜が形成されているため、 現状に おいては全体的にコスト高になるかもしれない。  If this method is adopted, Ni will be etched in addition to Cu at portions where wiring and film resistance are unnecessary. Also 1 foil? ^ 1 Alloy thin film / interposer substrate structure, so there is a Ni alloy thin film under the Cu wiring. In other words, Ni alloy-based thin films are formed in areas other than those necessary for film resistance, so the overall cost may be high at present.
図 1において、 出力端子 6とボンディングパッ ド 8とは、 金ワイヤ 9 によってワイヤボンディングされた構成としたが、 特にこれに限定され ず、 例えばはんだバンプを用いたフリップチップ式のワイヤレスボンデ イングを行ってもよい。  In FIG. 1, the output terminal 6 and the bonding pad 8 are configured to be wire-bonded by the gold wire 9, but the invention is not limited to this. For example, flip-chip wireless bonding using solder bumps is performed. May be.
半導体装置 2 6のパッケージ形態としては、 ポールダリッ ドアレイの 形態を示したが、 特にこれには限定されず、 例えばランドグリッ ドァレ ィであっても構わない。 さらに、 イン夕一ポーザ基板 2 9に半導体チッ プ 5を複数個搭載したマルチチップモジュールに対しても、 本発明は適 用可能である。 産業上の利用可能性 .  As the package form of the semiconductor device 26, the form of a poled array is shown, but it is not particularly limited to this. For example, a land grid array may be used. Furthermore, the present invention can also be applied to a multi-chip module in which a plurality of semiconductor chips 5 are mounted on the in-poser substrate 29. Industrial applicability.
本発明によれば、 半導体チップの出力端子に接続させるための接続部 P 画菌 66 According to the present invention, the connecting portion for connecting to the output terminal of the semiconductor chip P
18 と、 外部接続端子との間を接続するィンターポーザ基板上の配線中に膜 抵抗を形成しているため、 反射現象や E M I ノイズの発生を抑制するこ とができ、 良好なシグナルインテグリティを確保でき、 半導体装置や回 路の安定した正常な動作を行わせることができる。 Since a film resistor is formed in the wiring on the interposer board that connects between the external connection terminal and the external connection terminal, reflection and EMI noise can be suppressed, and good signal integrity can be ensured. Stable and normal operation of semiconductor devices and circuits can be performed.
また、 膜抵抗は、 インターポーザ基板上の配線と一体化して形成する ことができ、 工程も簡略化され、 手間をかけずに低コストでインタ一ポ 一ザ基板などの回路基板やこれを用いた半導体装置、 更にはこれを用い たプリント回路板を適用させた電子機器を製造できる。 また、 膜抵抗で あるため、 回路基板や半導体装置の小型化にも容易に対応できる。  In addition, the film resistor can be formed integrally with the wiring on the interposer board, the process is simplified, and the circuit board such as the interposer board or the like is used at a low cost without labor. Semiconductor devices and electronic devices to which printed circuit boards using the semiconductor devices are applied can be manufactured. In addition, because of the film resistance, it is possible to easily cope with downsizing of circuit boards and semiconductor devices.
さらに、 膜抵抗をめつき法により形成すれば、 コストも比較的安価で あるうえ、 優れた熱的安定性も得られる。  Furthermore, if the film resistance is formed by the staking method, the cost is relatively low and excellent thermal stability can be obtained.

Claims

請 求 の 範 囲 The scope of the claims
1. 半導体チップの出力端子と接続するための接続部と、プリント回路 板に接続するための外部接続端子とを備えた回路基板であって、 1. a circuit board having a connection part for connection to an output terminal of a semiconductor chip and an external connection terminal for connection to a printed circuit board,
前記接続部と前記外部接続端子との間を接続する配線中に、 ダンピン グ抵抗としての膜抵抗を形成した回路基板。  A circuit board in which a film resistance as a damping resistance is formed in a wiring connecting the connection portion and the external connection terminal.
2. 前記膜抵抗は、 ダンピング抵抗として要求される比抵抗値を有す る金属材料からなる金属薄膜抵抗である請求項 1に記載の回路基板。 2. The circuit board according to claim 1, wherein the film resistor is a metal thin film resistor made of a metal material having a specific resistance value required as a damping resistor.
3. 前記膜抵抗の抵抗値は、 次式の関係が成立するように設計される 請求項 1記載の回路基板。 3. The circuit board according to claim 1, wherein the resistance value of the film resistor is designed so that the relationship of the following formula is established.
R o n +R d = Z。  R o n + R d = Z.
R o n ; 前記出力端子のオン抵抗値  R o n; On-resistance value of the output terminal
R d ； 前記膜抵抗の抵抗値  R d; resistance value of the film resistance
Z。 ； 前記配線の特性ィンピーダンス値  Z. The characteristic impedance value of the wiring
4. 前記膜抵抗の抵抗値は、 次式の関係が成立するように設計される 請求項 1記載の回路基板。 4. The circuit board according to claim 1, wherein the resistance value of the film resistor is designed so that a relationship of the following formula is established.
R - ( 1 S ) p  R-(1 S) p
1 ； 前記膜抵抗の長さ  1; length of the membrane resistance
S ； 前記膜抵抗の断面積  S; sectional area of the membrane resistance
p ； 前記膜抵抗を構成する材料の比抵抗値  p: specific resistance value of the material constituting the film resistance
5. 請求項 1記載の回路基板をインターポーザ基板として用い、 これ に半導体チップを搭載してなる半導体装置であって、  5. A semiconductor device in which the circuit board according to claim 1 is used as an interposer substrate, and a semiconductor chip is mounted on the substrate.
前記接続部に前記半導体チップの出力端子を接続させ、 樹脂により封 止して構成される半導体装置。  A semiconductor device configured by connecting an output terminal of the semiconductor chip to the connection portion and sealing with resin.
6. 請求項 5記載の半導体装置を実装したプリント配線板を適用させ た電子機器であって、 記外部出力端子に前記プリント配線板が接続されてなる電子機器, 6. An electronic device to which a printed wiring board mounted with the semiconductor device according to claim 5 is applied, Electronic equipment in which the printed wiring board is connected to the external output terminal,
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140407A (en) * 1989-12-25 1992-08-18 Hitachi, Ltd. Semiconductor integrated circuit devices
EP0562629A2 (en) * 1992-03-26 1993-09-29 Sumitomo Electric Industries, Limited Semiconductor device comprising a package
US5872393A (en) * 1995-10-30 1999-02-16 Matsushita Electric Industrial Co., Ltd. RF semiconductor device and a method for manufacturing the same
JPH1174449A (en) * 1997-06-23 1999-03-16 T I F:Kk Memory module
JP2001148442A (en) * 1999-11-22 2001-05-29 Kyocera Corp Wiring board

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140407A (en) * 1989-12-25 1992-08-18 Hitachi, Ltd. Semiconductor integrated circuit devices
EP0562629A2 (en) * 1992-03-26 1993-09-29 Sumitomo Electric Industries, Limited Semiconductor device comprising a package
US5872393A (en) * 1995-10-30 1999-02-16 Matsushita Electric Industrial Co., Ltd. RF semiconductor device and a method for manufacturing the same
JPH1174449A (en) * 1997-06-23 1999-03-16 T I F:Kk Memory module
JP2001148442A (en) * 1999-11-22 2001-05-29 Kyocera Corp Wiring board

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