WO2003091977A1

WO2003091977A1 - Driver circuit of el display panel

Info

Publication number: WO2003091977A1
Application number: PCT/JP2003/002535
Authority: WO
Inventors: Hiroshi Takahara; Hitoshi Tsuge
Original assignee: Toshiba Matsushita Display Technology Co., Ltd.
Priority date: 2002-04-26
Filing date: 2003-03-05
Publication date: 2003-11-06
Also published as: KR20050003394A; US20050168491A1; US20100277401A1; US7777698B2; KR100944561B1; TW200307239A; KR20050007342A; KR20070005007A; JP2008304922A; JP2008225506A; JP2009053725A; TWI363327B; CN1662947A; KR100885323B1; CN1666242A; TWI264691B; KR100856969B1; KR20070064438A; KR100912982B1; KR20070004109A

Description

明細書

E L表示パネルのドライバ回路

技術分野

本発明は、有機または無機エレクト口ルミネッセンス（E L ) 素子を用いた E L表示パネルなどの自発光表示パネルに関するものである。また、これらの表示パネルの駆動回路（ I C ) に関するものである。 E L 表示パネルの駆動方法と駆動回路およびそれらを用いた情報表示装置などに関するものである。背景技術

一般に、アクティブマトリクス型表示装置では、多数の画素をマトリタス状に並べ、与えられた映像信号に応じて画素毎に光強度を制御することによって画像を表示する。たとえば、電気光学物質として液晶を用いた場合は、各画素に書き込まれる電圧に応じて画素の透過率が変化する。電気光学変換物質として有機エレクトロルミネッセンス（E L ) 材料を用いたアクティブマトリタス型の画像表示装置は画素に書き込まれる電流に応じて発光輝度が変化する。

液晶表示パネルは、各画素はシャツタとして動作し、バックライトからの光を画素であるシャッタでオンオフさせることにより画像を表示する。有機 E L表示パネルは各画素に発光素子を有する自発光型である。そのため、有機 E L表示パネルは、液晶表示パネルに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。有機 E L表示パネルは各発光素子（画素）の輝度は電流量によって制御される。つまり、発光素子が電流駆動型あるいは電流制御型であるという点で液晶表示パネルとは大きく異なる。

有機 E L表示パネルも単純マトリタス方式とアクティブマトリタス方式の構成が可能である。前者は構造が単純であるものの大型かつ高精細の表示パネルの実現が困難である。しかし、安価である。後者は大型、高精細表示パネルを実現できる。しかし、制御方法が技術的に難しい、比較的高価であるという課題がある。現在では、アクティブマトリクス方式の開発が盛んに行われている。アクティブマトリクス方式は、各画素に設けた発光素子に流れる電流を画素内部に設けた薄膜トランジスタ (トランジスタ）によって制御する。

このアクティブマトリタス方式の有機 E L表示パネルは、特開平 8— 2 3 4 6 8 3号公報に開示されている。この表示パネルの一画素分の等価回路を図 6 2に示す。画素 1 6は発光素子である E L素子 1 5、第 1 のトランジスタ 1 1 a、第 2のトランジスタ 1 1 bおよび蓄積容量 1 9 からなる。 E L素子 1 5は有機エレクト口ルミネッセンス（E L ) 素子である。本明細書では、 E L素子 1 5に電流を供給（制御）するトランジスタ 1 1 aを駆動用トランジスタ 1 1 と呼ぶ。また、図 6 2のトランジスタ l i bのように、スィツチとして動作するトランジスタをスィッチ用トランジスタ 1 1 と呼ぶ。

有機 E L素子 1 5は多くの場合、整流性があるため、 O L E D (有機発光ダイオード）と呼ばれることがある。図 6 2では E L素子 1 5としてダイォードの記号を用いている。

ただし、本明細書における E L素子 1 5は O L E Dに限るものではなく、素子 1 5に流れる電流量によって輝度が制御されるものであればよい。たとえば、無機 E L素子が例示される。その他、半導体で構成される白色発光ダイオードが例示される。また、一般的な発光ダイオードが例示される。その他、発光トランジスタでもよい。また、 E L素子 1 5 は必ずしも整流性が要求されるものではない。双方向性ダイォードであつてもよい。本明細書の E L素子 1 5はこのいずれでもよい。

図 6 2の例では、 Pチャンネル型のトランジスタ 1 1 aのソース端子

(S) を V d d (電源電位）とし、 E L素子 1 5の力ソード（陰極）は接地電位（Vk) に接続される。一方、アノード（陽極）はトランジスタ l i bのドレイン端子（D) に接続されている。一方、 Pチャンネル型のトランジスタ 1 1 aのゲート端子はグート信号線 1 7 aに接続され、ソース端子はソース信号線 1 8に接続され、ドレイン端子は蓄積容量 1 9およびトランジスタ 1 1 aのゲート端子（G)に接続されている。画素 1 6を動作させるために、まず、ゲート信号線 1 7 aを選択状態とし、ソース信号線 1 8に輝度情報を表す映像信号を印加する。すると、トランジスタ 1 1 aが導通し、蓄積容量 1 9が充電又は放電され、トランジスタ 1 1 bのゲート電位は映像信号の電位に一致する。ゲート信号線 1 7 aを非選択状態とすると、トランジスタ 1 1 aがオフになり、トランジスタ 1 1 bは電気的にソース信号線 1 8から切り離される。しかし、トランジスタ 1 1 aのゲート電位は蓄積容量（コンデンサ） 1 9によって安定に保持される。トランジスタ 1 1 aを介して E L素子 1 5に流れる電流は、トランジスタ 1 1 aのゲート /ソース端子間電圧 V g s に応じた値となり、 E L素子 1 5はトランジスタ 1 1 aを通って供給される電流量に応じた輝度で発光し続ける。

液晶表示パネルは、自発光デバイスではないため、バックライトを用いないと画像を表示できないという問題点がある。バックライトを構成するためには所定の厚みが必要であるため、表示パネルの厚みが厚くなるという問題があった。また、液晶表示パネルでカラー表示を行うためには、カラーフィルターを使用する必要がある。そのため、光利用効率が低いという問題点があった。また、色再現範囲が狭いという問題点があった。

有機 E L表示パネルは、低温ポリシリコントランジスタアレイを用いてパネルを構成する。しかし、有機 E L素子は、電流により発光するため、トランジスタの特性にバラツキがあると、表示ムラが発生するといつ課題があつた。

表示ムラは、画素を電流プログラム方式の構成を採用することにより低減することが可能である。電流プログラムを実施するためには、電流駆動方式のドライバ回路が必要である。しかし、電流駆動方式のドライバ回路にも電流出力段を構成するトランジスタ素子にバラツキが発生する。そのため、各出力端子からの階調出力電流にバラツキが発生し、良好な画像表示ができないという課題があった。発明の開示

この目的を達成するために本発明の E L表示パネル（E L表示装置）のドライバ回路は、単位電流を出力する複数のトランジスタを具備し、このトランジスタの個数を変化させることにより出力電流を出力するものである。また、多段のカレントミラー回路で構成されたことを特徴としている。信号の受け渡しが電圧受け渡しとなるトランジスタ群は密に形成し、カレントミラー回路の群との信号の受け渡しは、電流受け渡しの構成を採用する。また、基準電流は、複数のトランジスタで行う。第 1の本発明は、基準電流を発生する基準電流発生手段と、

前記基準電流発生手段からの基準電流が入力され、かつ前記基準電流に対応する第 1の電流を、複数の第 2の電流源に出力する第 1の電流源と、

前記第 1の電流源から出力される第 1 の電流が入力され、かつ前記第 1の電流に対応する第 2の電流を、褸数の第 3の電流源に出力する第 2 „

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5 の電流源と、

前記第 2の電流源から出力される第 2の電流が入力され、かつ前記第 2の電流に対応する第 3の電流を複数の第 4の電流源に出力する第 3の電流源を有し、

前記第 4の電流源は、入力画像データに対応した個数の単位電流源が選択される E L表示パネルのドライバ回路である。

第 2の本発明は、 2の乗数に対応した個数の単位トランジスタを有する複数の電流発生回路と、

前記各電流発生回路に接続されたスィツチ回路と、

出力端子に接続された内部配線と、

入力データに対応して前記スィツチ回路をオンオフさせる制御回路を具備し、

前記スィツチ回路の一端は前記電流発生回路に接続され、他端は前記内部配線に接続されている E L表示パネルのドライバ回路である。

第 3の本発明は、前記単位トランジスタのチャンネル幅 Wは、 2 m 以上 9 μ m以下であり、

前記単位トランジスタのサイズ（W L ) は、 4平方 m以上である第 2の本発明の E L表示パネルのドライバ回路である。

第 4の本発明は、前記単位トランジスタのチャンネル長 L /チャンネル幅 Wは 2以上であり、

使用する電源電圧が 2 . 5 ( V ) 以上 9 ( V ) 以下である請求項 2記载の E L表示パネルのドライバ回路である。

第 5の本発明は、第 1の単位電流を流す複数個の単位トランジスタからなる第 1 の出力電流回路と、

第 2の単位電流を流す複数個の単位トランジスタからなる第 2の出力電流回路と、前記第 1の出力電流回路の出力電流と、前記第 2の出力電流回路の出力電流を加算して、出力する出力段を具備し、

前記第 1の単位電流は、前記第 2の単位電流よりも小さく、前記第 1の出力電流回路は、階調に応じて低階調領域と高階調領域で動作し、

前記第 2の出力電流回路は、階調に応じて高階調領域で動作し、前記第 2の出力電流回路が動作する際に、前記第 1の出力電流回路は、高階調領域では、出力電流値が変化しない E L表示パネルのドライバ回路である。

第 6の本発明は、出力端子ごとに複数の単位トランジスタを有するプ口グラム電流発生回路と、

前記単位トランジスタに流れる電流を規定する第 1の基準電流を発生する第 1のトランジスタと、

前記複数の第 1のトランジスタのゲート端子に接続されたゲート配線と、

前記ゲート配線にゲート端子が接続され、かつ前記第 1のトランジスタとカレントミラー回路を形成する第 2および第 3のトランジスタを具備し、

前記第 2およぴ第 3のトランジスタに第 2の基準電流が供給されている E L表示パネルのドライバ回路である。

第 7の本発明は、出力端子ごとに複数の単位トランジスタを有するプ口グラム電流発生回路と、

前記単位トランジスタとカレントミラー回路を構成する複数の第 1のトランジスタと、

第 1のトランジスタに流れる基準電流を発生する第 2のトランジスタを具備し、前記第 2のトランジスタが発生する基準電流は、前記複数の第 1のトランジスタに分岐されて流れる第 6の本発明の E L表示パネルのドライバ回路である。

第 8の本発明は、ドライバ回路を内包するドライノ I Cチップ内の、前記第 1の基準電流供給配線が配置される領域において、該領域に配線される基準電流供給配線群のうち、最も外側に配置される 2本の配線に前記第 3のトランジスタが電気的に接続されている第 6または第 7の本発明の E L表示パネルのドライバ回路である。

第 9の本発明は、駆動用トランジスタがマトリックス状に配置され、前記駆動用トランジスタに対応して E L素子が形成された表示領域を有する第 1の基板と、

前記駆動用トランジスタにプログラム電流あるいは電圧を印加するソースドライバ I Cと、

前記ソースドライバ I C下に位置する前記第 1の基板上に形成された第 1の配線と、

前記第 1の配線と電気的に接続され、前記ソースドライバ I Cと前記表示領域間に形成された第 2の配線と、

前記第 2の配線から分岐され、前記表示領域の画素にァノード電圧を供給するァノード配線を具備する E L表示装置である。

第 1 0の本発明は、第 1の配線は、遮光機能を有する第 9の本発明の E L表示装置である。、

第 1 1の本発明は、 E L素子を有する画素がマトリツタス状に形成された表示領域と、

前記 E L素子に発光電流を供給する駆動用トランジスタと、

前記駆動用トランジスタにプログラム電流を供給するソースドライノ回路を具備し、前記駆動用トランジスタは、 Pチャンネルトランジスタであり、前記ソースドライバ回路のプログラム電流を発生するトランジスタは Nチャンネルトランジスタである E L表示装置である。

第 1 2の本発明は、 E L素子と、前記 E L素子に発光電流を供給する駆動用トランジスタと、前記駆動用トランジスタと前記 E L素子間の経路を形成する第 1のスィツチング素子と、前記駆動用トランジスタとソース信号線間の経路を形成する第 2のスィツチング素子がマトリックス状に形成された表示領域と、

前記第 1のスィツチング素子をオンオフ制御する第 1のゲートドライバ回路と、

前記第 2のスィツチング素子をオンオフ制御する第 2のグートドライパ回路と、

前記トランジスタ素子に映像信号を印加するソースドライバ回路を具備し、

前記駆動用トランジスタにプログラム電流を供給するソースドライバ回路を具備し、

前記駆動用トランジスタは、 Pチャンネルトランジスタであり、前記ソースドライバ回路のプログラム電流を発生するトランジスタは Nチャンネルトランジスタである E L表示装置である。

第 1 3の本発明は、 E L素子と、

前記 E L素子に発光電流を供給する Pチャンネルの駆動用トランジスタと、

E L素子と前記駆動用トランジスタ間に形成されたスィツチングトランジスタと、

プログラム電流を供給するソースドライバ回路と、

前記スィツチングトランジスタを 1フレーム期間に 2水平走査期間以 3 02535

9 上オフ状態に制御するゲートドライバ回路を具備する E L表示装置である。図面の簡単な説明

図 1は、本発明の表示パネルの画素構成図である。

図 2は、本発明の表示パネルの画素構成図である。

図 3は、本発明の表示パネルの動作の説明図である。

図 4は、本発明の表示パネルの動作の説明図である。

図 5は、本発明の表示装置の駆動方法の説明図である。

図 6は、本発明の表示装置の構成図である。

図 7は、本発明の表示パネルの製造方法の説明図である。

図 8は、本発明の表示装置の構成図である。

図 9は、本発明の表示装置の構成図である。

図 1 0は、本発明の表示パネルの断面図である。

図 1 1は、本発明の表示パネルの断面図である。

図 1 2は、本発明の表示パネルの説明図である。

図 1 3は、本発明の表示装置の駆動方法の説明図である。

図 1 4は、本発明の表示装置の駆動方法の説明図である。

図 1 5は、本発明の表示装置の駆動方法の説明図である。

図 1 6は、本発明の表示装置の駆動方法の説明図である。

図 1 7は、本発明の表示装置の駆動方法の説明図である。

図 1 8は、本発明の表示装置の駆動方法の説明図である。

図 1 9は、本発明の表示装置の駆動方法の説明図である。

図 2 0は、本発明の表示装置の駆動方法の説明図である。

図 2 1は、本発明の表示装置の駆動方法の説明図である。

図 2 2は、本発明の表示装置の駆動方法の説明図である。図 2 3は、本発明の表示装置の駆動方法の説明図である。図 2 4は、本発明の表示装置の駆動方法の説明図である。図 2 5は、本発明の表示装置の駆動方法の説明図である。図 2 6は、本発明の表示装置の駆動方法の説明図である。図 2 7は、本発明の表示装置の駆動方法の説明図である。図 2 8は、本発明の表示装置の駆動方法の説明図である。図 2 9は、本発明の表示装置の駆動方法の説明図である。図 3 0は、本発明の表示装置の駆動方法の説明図である。図 3 1は、本発明の表示装置の駆動方法の説明図である。図 3 2は、本発明の表示装置の駆動方法の説明図である。図 3 3は、本発明の表示装置の駆動方法の説明図である。図 3 4は、本発明の表示装置の構成図である。

図 3 5は、本発明の表示装置の駆動方法の説明図である。図 3 6は、本発明の表示装置の駆動方法の説明図である。図 3 7は、本発明の表示装置の構成図である。

図 3 8は、本発明の表示装置の構成図である。

図 3 9は、本発明の表示装置の駆動方法の説明図である。図 4 0は、本発明の表示装置の構成図である。

図 4 1は、本発明の表示装置の構成図である。

図 4 2は、本発明の表示パネルの画素構成図である。図 4 3は、本発明の表示パネルの画素構成図である。図 4 4は、本発明の表示装置の駆動方法の説明図である。図 4 5は、本発明の表示装置の駆動方法の説明図である。図 4 6は、本発明の表示装置の駆動方法の説明図である。図 4 7は、本発明の表示パネルの画素構成図である。図 4 8は、本発明の表示装置の構成図である。図 4 9は、本発明の表示装置の駆動方法の説明図である。

図 5 0は、本発明の表示パネルの画素構成図である。

図 5 1は、本発明の表示パネルの画素図である。

図 5 2は、本発明の表示装置の駆動方法の説明図である。

図 5 3は、本発明の表示装置の駆動方法の説明図である。

図 5 4は、本発明の表示パネルの画素構成図である。

図 5 5は、本発明の表示装置の駆動方法の説明図である。

図 5 6は、本発明の表示装置の駆動方法の説明図である。

図 5 7は、本発明の携帯電話の説明図である。

図. 5 8は、本発明のビューフアインダの説明図である。

図 5 9は、本発明のビデオカメラの説明図である。

図 6 0は、本発明のデジタルカメラの説明図である。

図 6 1は、本発明のテレビ（モニター）の説明図である。

図 6 2は、従来の表示パネルの画素構成図である。

図 6 3は、本発明のドライバ回路の機能プロック図である。

図 6 4は、本発明のドライバ回路の説明図である。 ' 図 6 5は、本発明のドライバ回路の説明図である

図 6 6は、電圧受け渡し方式の多段式カレントミラー回路の説明図である。

図 6 7は、電流受け渡し方式の多段式カレントミラー回路の説明図である。

図 6 8は、本発明の他の実施例におけるドライバ回路の説明図である _c 図 6 9は、本発明の他の実施例におけるドライバ回路の説明図である _c 図 7 0は、本発明の他に実施例におけるドライバ回路の説明図である _c 図 7 1は、本発明の他の実施例におけるドライバ回路の説明図である _c 図 7 2は、従来のドライバ回路の説明図である。図 7 3は、本発明のドライバ回路の説明図である。

図 7 4は、本発明のドライバ回路の説明図である。

図 7 5は、本発明のドライバ回路の説明図である。

図 7 6は、本発明のドライバ回路の説明図である。

図 7 7は、本発明のドライバ回路の制御方法の説明図である図 7 8は、本発明のドライバ回路の説明図である。

図 7 9は、本発明のドライバ回路の説明図である。

図 8 0は、本発明のドライバ回路の説明図である。

図 8 1は、本発明のドライバ回路の説明図である。

図 8 2は、本発明のドライバ回路の説明図である。

図 8 3は、本発明のドライバ回路の説明図である。

図 8 4は、本発明のドライバ回路の説明図である。

図 8 5は、本発明のドライバ回路の説明図である。

図 8 6は、本発明のドライバ回路の説明図である。

図 8 7は、本発明のドライバ回路の説明図である。

図 8 8は、本発明の駆動方法の説明図である。

図 8 9は、本発明のドライバ回路の説明図である。

図 9 0は、本発明の駆動方法の説明図である。

図 9 1は、本発明の E L表示装置の構成図である。

図 9 2は、本発明の E L表示装置の構成図である。

図 9 3は、本発明のドライバ回路の説明図である。

図 9 4は、本発明のドライバ回路の説明図である。

図 9 5は、本発明の E L表示装置の構成図である。

図 9 6は、本発明の E L表示装置の構成図である。

図 9 7は、本発明の E L表示装置の構成図である。

図 9 8は、本発明の E L表示装置の構成図である。図 9 9は、本発明の E L表示装置の構成図である。

図 1 00は、本発明の E L表示装置の断面図である。

図 1 0 1は、本発明の E L表示装置の断面図である。

図 1 02は、本発明の E L表示装置の構成図である。

図 1 03は、本発明の E L表示装置の構成図である。

図 1 04は、本発明の E L表示装置の構成図である。

図 1 0 5は、本発明の E L表示装置の構成図である。

図 1 06は、本発明の E L表示装置の構成図である。

図 1 0 7は、本発明の E L表示装置の構成図である。

図 1 08は、本発明の E L表示装置の構成図である。

図 1 09は、本発明の E L表示装置の構成図である。

図 1 1 0は、本発明のソースドライノ I Cの説明図である。

図 1 1 1は、本発明のグートドライバ回路のプロック図である。

図 1 1 2は、図 1 1 1のゲートドライバ回路のタイミングチヤ一ト図である。

図 1 1 3は、本発明のゲートドライバ回路の 1部のプロック図である, 図 1 1 4は、図 1 1 3のゲートドライバ回路のタイミングチャート図である。

図 1 1 5は、本発明の E L表示装置の駆動方法の説明図である。

図 1 1 6は、本発明の E L表示装置の駆動方法の説明図である。

図 1 1 7は、本発明の E L表示装置の駆動回路の説明図である。

図 1 1 8は、本発明のソースドライノ I Cの説明図である。

図 1 1 9は、本発明のソースドライバ I Cの説明図である。

図 1 20は、本発明のソースドライノ I Cの説明図である。

図 1 2 1は、本発明のソースドライノ I Cの説明図である。

図 1 2 2は、本発明のソースドライノ I Cの説明図である。 03 02535

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図 1 2 3は、本発明のソースドライバ Cの説明図である。

図 1 2 4は、本発明のソースドライバ Cの説明図である。

図 1 2 5は、本発明のソースドライバ Cの説明図である。

図 1 2 6は、本発明のソースドライバ Cの説明図である。

図 1 2 7は、本発明のソースドライバ Cの説明図である。

図 1 2 8は、本発明のソースドライバ Cの説明図である。

図 1 2 9は、本発明のソースドライバ Cの説明図である。

図 1 3 0は、本発明のソースドライバ Cの説明図である。

図 1 3 1は、本発明のソースドライバ Cの説明図である。

図 1 3 2は、本発明のソースドライバ Cの説明図である。

図 1 3 3は、本発明のソースドライバ Cの説明図である。

図 1 3 4は、本発明のソースドライバ Cの説明図である。

図 1 3 5は、本発明のソースドライバ Cの説明図である。

図 1 3 6は、本発明のソースドライバ Cの説明図である。

図 1 3 7は、本発明のソースドライバ Cの説明図である。

図 1 3 8は、本発明のソースドライバ Cの説明図である。

図 1 3 9は、本発明のソースドライバ Cの説明図である。

図 1 4 0は、本発明の表示パネルの説明図である。

図 1 4 1は、本発明の表示パネルの説明図である。

図 1 4 2は、本発明の表示パネルの説明図である。

図 1 4 3は、本発明の表示パネルの説明図である。

図 1 4 4は、本発明の表示パネルの画素構成の説明図である

図 1 4 5は、本発明の表示パネルの画素構成の説明図である

図 1 4 6は、本発明のソースドライバ I Cの説明図である。

図 1 4 7は、本発明のソースドライバ I Cの説明図である。

図 1 4 8は、本発明のソースドライバ I Cの説明図である。図 1 4 9は、本発明のソースドライノ Cの説明図である。図 1 5 0は、本発明のソースドライバ Cの説明図である。図 1 5 1は、本発明のソースドライバ Cの説明図である。図 1 5 2は、本発明のソースドライバ Cの説明図である。図 1 5 3は、本発明のソースドライバ Cの説明図である。図 1 5 4は、本発明のソースドライバ Cの説明図である。図 1 5 5は、本発明のソースドライノ Cの説明図である。図 1 5 6は、本発明のソースドライバ Cの説明図である。図 1 5 7は、本発明のソースドライバ Cの説明図である。図 1 5 8は、本発明のソースドライノ Cの説明図である。図 1 5 9は、本発明のソースドライバ Cの説明図である。図 1 5 0は、本発明のソースドライバ Cの説明図である。図 1 6 1は、本発明のソースドライバ Cの説明図である。図 1 6 2は、本発明のソースドライバ Cの説明図である。図 1 6 3は、本発明のソースドライノ Cの説明図である。図 1 6 4は、本発明のソースドライバ Cの説明図である。図 1 6 5は、本発明のソ一スライノく Cの説明図である。図 1 6 6は、本発明のソースドライバ Cの説明図である。図 1 6 7は、本発明のソースドライバ Cの説明図である。図 1 6 8は、本発明のソースドライバ Cの説明図である。図 1 6 9は、本発明のソースドライバ Cの説明図である。図 1 7 0は、本発明のソースドライバ Cの説明図である。図 1 7 1は、 '本発明のソースドライバ Cの説明図である。図 1 7 2は、本発明のソースドライノ Cの説明図である。図 1 7 3は、本発明のソースドライバ Cの説明図である。図 1 7 4は、本発明の E L表示装置の駆動方法の説明図である P 画藝 35

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図 1 7 5は、本発明の E L表示装置の駆動方法の説明図である。

図 1 7 6は、本発明の E L表示装置の駆動回路の説明図である。

図 1 7 7は、本発明の E L表示装置の駆動方法の説明図である。

図 1 7 8は、本発明の E L表示装置の駆動方法の説明図である。

図 1 7 9は、本発明の E L表示装置の駆動回路の説明図である。

図 1 8 0は、本発明の E L表示装置の駆動方法の説明図である。

図 1 8 1は、本発明の E L表示装置の駆動方法の説明図である。

図 1 8 2は、本発明の E L表示装置の説明図である。

図 1 8 3は、本発明の E L表示装置の説明図である。

図 1 8 4は、本発明の E L表示装置の説明図である。

図 1 8 5は、本発明の E L表示装置の説明図である。

図 1 8 6は、本発明の E L表示装置の駆動方法の説明図である。

図 1 8 7は、本発明の E L表示装置の駆動方法の説明図である。

図 1 8 8は、本発明の E L表示装置の駆動回路の説明図である。

図 1 8 9は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 0は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 1は、本発明の E L表示装置の駆動回路の説明図である。

図 1 9 2は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 3は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 4は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 5は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 6は、本発明の E L表示装置の駆動回路の説明図である。

図 1 9 7は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 8は、本発明の E L表示装置の駆動方法の説明図である。

図 1 9 9は、本発明の E L表示装置の駆動回路の説明図である。

図 2 0 0は、本発明の E L表示装置の駆動方法の説明図である。図 2 0 1は、本発明の E L表示装置の説明図である。

図 2 0 2は、本発明の E L表示装置の説明図である。

図 2 0 3は、本発明の E L表示装置の説明図である。

図 2 0 4は、本発明の E L表示装置の説明図である。

図 2 0 5は、本発明の E L表示装置の説明図である。

図 2 0 6は、本発明の E L表示装置の説明図である。

図 2 0 7は、本発明の E L表示装置の説明図である。

図 2 0 8は、本発明の E L表示装置の説明図である。

図 2 0 9は、本発明の E L表示装置の説明図である。

図 2 1 0は、本発明の E L表示装置の説明図である。

図 2 1 1は、本発明のソースドライバ I Cの説明図である。図 2 1 2は、本発明のソースドライノく I Cの説明図である。図 2 1 3は、本発明のソースドライノく I Cの説明図である。図 2 1 4は、本発明のソースドライバ I Cの説明図である。図 2 1 5は、本発明のソースドライノ I Cの説明図である。図 2 1 6は、本発明のソースドライバ I Cの説明図である。図 2 1 7は、本発明のソースドライノ I Cの説明図である。図 2 1 8は、本発明のソースドライノ I Cの説明図である。図 2 1 9は、本発明のソースドライノ I Cの説明図である。図 2 2 0は、本発明のソースドライバ I Cの説明図である。図 2 2 1は、本発明の表示装置の説明図である。

図 2 2 2は、本発明 p表示装置の説明図である。

図 2 2 3は、本発明のソースドライバ I Cの説明図である。図 2 2 4は、本発明のソースドライノ I Cの説明図である。図 2 2 5は、本発明のソースドライノ I Cの説明図である。図 2 2 6は、本発明のソースドライノ I Cの説明図である。図 2 2 7は、本発明の表示装置の説明図である, 図 2 2 8は、本発明の表示装置の説明図である,

(符号の説明）

1 トランジスタ（薄膜トランジスタ）

2 ゲートドライバ I C (回路）

4 ソースドライバ I C (回路）

5 E L (素子）（発光素子）

6 画素

7 グート信号線

8 ソース信号線

9 蓄積容量（付加コンデンサ、付加容量） 0 表示画面

1 書き込み画素（行）

2 非表示画素（非表示領域、非点灯領域） 3 表示画素（表示領域、点灯領域）

1 シフトレジスタ

2 ィンバータ

3 出力バッファ

1 アレイ基板（表示パネル）

2 レーザー照射範囲（レーザースポット） 3 位置決めマーカー

4 ガラス基板（アレイ基板）

1 コントロール I C (回路）

2 電源 I C (回路）

3 プリント基板フレキシブル基板

封止フタ

カソード配線

ァノード配線（V d d )

ァータイ号!^

グート制御信号線

1 土手（リブ）

2 層間絶縁膜

4 コンタクト接続部

5 画素電極

6 カソード電極

7 乾燥剤

8 ノ4板

9 偏光板

1 薄膜封止膜

1 ダミー画素（行）

1 出力段回路

1 O R回路

1 点灯制御線

1 逆バイアス線

2 ゲート電位制御線

1 電子ボリゥム回路

2 トランジスタの S D (ソース一ドレイン) ショート1

2 キ ' ~

3 筐体表示パネル

接眼リング

拡大レンズ

凸レンズ

支点（回転部）

撮影レンズ

格納部

スィッチ

本体

撮影部

シャツタスイッチ

取り付け枠

脚

取り付け台

固定部

電流源電流源

スィツチ (オンオフ手段)

電流源（1単位）

内部配線

ボリゥム（電流調整手段）

トランジスタ群

抵抗（電流制限手段、所定電圧発生手段）デコーダ回路

回路 1 カウンタ（計数手段）

2 NOR

3 AND

4 電流出力回路

1 嵩上げ回路

1 DZA変換器

2 オペアンプ

1 アナログスィッチ (オンオフ手段) 2 ィンパータ

1 出力パッド（出力信号端子）

1 基準電流源

2 電流制御回路

1 温度検出回路

2 温度制御回路

1 カスケード電流接続線

2 基準電流信号線

1 i 電流入力端子

1 ο 電流出力端子

1 ベースアノード線（アノード電圧線） 2 ァノード配線

3 接続端子

1 接続ァノード線

2 共通ァノ一ド線

1 コンタクトホール

1 ベース力ソード線

2 入力信号線 1 00 1 接続樹脂（導電性樹脂、異方向性導電樹脂）

1 01 1 光吸収膜

1 01 2 樹脂ビーズ

1 0 1 3 封止樹脂

1 021 回路形成部

1 05 1 ゲート電圧線

1 09 1 電源回路（ I C)

1 09 2 電源 I C制御信号

1 09 3 ゲートドライバ回路制御信号

1 1 1 1 単位ゲート出力回路

1 24 1 調整用トランジスタ

1 25 1 カツト箇所

1 25 2 共通端子

1 34 1 ダミートランジスタ

1 35 1 トランジスタ ( 1単位トランジスタ)

1 3 5 2 サブトランジスタ

1 40 1 切り替え回路（アナログスィッチ）

1 49 1 フラシュメモリ（設定値記憶手段）

1 50 1 レーザー装置

1 50 2 レーザー光

1 503 抵抗アレイ（調整用抵抗）

1 5 2 1 スィツチ（オンオフ手段)

1 53 1 定常トランジスタ

1 54 1 NAND回路

1 60 1 コンデンサ

1 6 1 1 スリープスィッチ（オンオフ制御手段、基準電流オンオフ手段）

1 6 7 1 保護ダイォード

1 73 1 一致回路（階調検出回路）

1 74 1 出力切り替え回路

1 74 2 切り替えスィツチ

1 82 1 ァノード接続端子

2 01 1 コイル（トランス）

201 2 制御回路

201 3 ダイォード

20 1 4 コンデンサ

202 1 スィッチ

202 2 温度センサ

204 1 レべノレシフタ回路

2042 ゲートドライバ制御信号

206 1 接着層（接続層、熱伝導層、密着層）

206 2 シャーシ（金属シャーシ）

206 3 凹凸

20 7 1 穴

2 2 1 1 制御電極

2 21 2 映像信号回路

2 2 1 3 電子放出突起

2 214 保持回路

2 21 5 オンオフ制御回路

2 22 1 選択信号線

2 22 2 オンオフ信号線

2 28 1 封止樹脂発明を実施するための最良の形態

本明細書において各図面は理解を容易にまたは zおよび作図を容易にするため、省略または/および拡大縮小した箇所がある。たとえば、図

1 1に図示する表示パネルの断面図では薄膜封止膜 1 1 1などを十分厚く図示している。一方、図 1 0において、封止フタ 8 5は薄く図示している。また、省略した箇所もある。たとえば、本発明の表示パネルなどでは、反射防止のために円偏光板などの位相フィルムが必要である。しかし、本明細書の各図面では省略している。以上のことは以下の図面に対しても同様である。また、同一番号または、記号等を付した箇所は同, 一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する _c なお、各図面等で説明した内容は特に断りがなくとも、他の実施例等と組み合わせることができる。たとえば、図 8の表示パネルにタツチパネルなどを付加し、図 1 9、図 5 9から図 6 1に図示する情報表示装置とすることができる。また、拡大レンズ 5 8 2を取り付け、ビデオカメラ（図 5 9など参照のこと）などに用いるビューファインダ（図 5 8を参照のこと）を構成することもできる。また、図 4、図 1 5、図 1 8、図 2 1、図 2 3などで説明した本発明の駆動方法は、いずれの本発明の表示装置または表示パネルに適用することができる。

なお、本明細書では、駆動用トランジスタ 1 1、スィツチング用トランジスタ 1 1は薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード（T F D ) 、リングダイオードなどでも構成することができる。また、薄膜素子に限定するものではなく、シリコンウェハに形成したトランジスタでもよレ、。基板 7 1をシリコンウェハで形成すればよい。もちろん、 F E T、 M O S— F E T、 M O S トランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、 P L Z T素子などでもよいことは言うまでもない。つまり、本発明のトランジスタ 1 1、ゲートドライバ回路 1 2、ソースドライバ回路 1 4などは、これらのいずれでも使用することができる。

以下、本発明の E Lパネルについて図面を参照しながら説明をする。有機 E L表示パネルは、図 1 0に示すように、画素電極としての透明電極 1 0 5が形成されたガラス板 7 1 (アレイ基板）上に、電子輸送層、発光層、正孔輸送層などから'なる少なくとも 1層の有機機能層（E L層） 1 5、及び金属電極（反射膜）（力ソード） 1 0 6が積層されたものである。透明電極（画素電極） 1 0 5である陽極（アノード）にプラス、金属電極（反射電極） 1 0 6の陰極（力ソード）にマイナスの電圧を加え、すなわち、透明電極 1 0 5及ぴ金属電極 1 0 6間に直流を印加することにより、有機機能層（E L層） 1 5が発光する。

金属電極 1 0 6には、リチウム、銀、アルミ二ゥム、マグネシウム、インジウム、銅または各々の合金等の仕事関数が小さなものを用いることが好ましい。特に、例えば A 1 - L i合金を用いることが好ましい。また、透明電極 1 0 5には、 I T O等の仕事関数の大きな導電性材料または金等を用いることができる。なお、金を電極材料として用いた場合、電極は半透明の状態となる。なお、 I T Oは I Z Oなどの他の材料でもよレ、。この事項は他の画素電極 1 0 5に対しても同様である。

なお、封止フタ 8 5とァレイ基板 7 1 との空間には乾燥剤 1 0 7を配置する。これは、有機 E L膜 1 5は湿度に弱いためである。乾燥剤 1 0 7によりシール剤を浸透する水分を吸収し有機 E L膜 1 5の劣化を防止する。

図 1 0はガラスの封止フタ 8 5を用いて封止する構成であるが、図 1 1のようにフィルム（薄膜でもよい。つまり、薄膜封止膜である） 1 1 1を用いた封止であってもよい。たとえば、封止フィルム（薄膜封止膜） 1 1 1 としては電解コンデンサのフィルムに D L C (ダイヤモンドライクカーボン）を蒸着したものを用いることが例示される。このブイルムは水分浸透性が極めて悪い（防湿性能が高い）。このフィルムを薄膜封止膜 1 1 1 として用いる。また、 D L Cダイヤモンドライク力一ボン）膜などを金属電極 1 0 6の表面に直接蒸着する構成のものもよいことは言うまでもない。その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。

薄膜の膜厚は n · d ( nは薄膜の屈折率、複数の薄膜が積層されている場合はそれらの屈折率を総合（各薄膜の n · dを計算）して計算する。 dは薄膜の膜厚、複数の薄膜が積層されている場合はそれらの屈折率を総合して計算する。）力 E L素子 1 5の発光主波長； L以下となるようにするとよい。この条件を満足させることにより、 E L素子 1 5からの光取り出し効率が、ガラス基板で封止した場合に比較して 2倍以上になる。また、アルミニウムと銀の合金あるいは混合物あるいは積層物を形成してもよい。

以上のように封止フタ 8 5を用いず、薄膜封止膜 1 1 1で封止する構成を薄膜封止と呼ぶ。基板 7 1側から光を取り出す「下取り出し（図 1 0を参照、光取り出し方向は図 1 0の矢印方向である）」の場合の薄膜封止は、 E L膜を形成後、 E L膜上に力ソードとなるアルミ電極を形成する。次にこのアルミ膜上に緩衝層としての樹脂層を形成する。緩衝層としては、アクリル、エポキシなどの有機材料が例示される。また、膜厚は 1 μ m以上 1 0 μ m以下の厚みが適する。さらに好ましくは、膜厚は 2 m以上 6 IX m以下の厚みが適する。この緩衝膜上の封止膜 7 4を形成する。緩衝膜がないと、応力により E L膜の構造が崩れ、筋状に欠陥が発生する。薄膜封止膜 1 1 1は前述したように、 D L C (ダイヤモンドライクカーボン）、あるいは電界コンデンサの層構造（誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造）が例示される。

E L層 1 5側から光を取り出す「上取り出し図 1 1を参照、光取り出し方向は図 1 1の矢印方向である」の場合の薄膜封止は、 E L膜 1 5を形成後、 E L膜 1 5上に力ソード（アノード）となる A g _Mg膜を 2 0オングストローム以上 300オングストロームの膜厚で形成する。その上に、 I TOなどの透明電極を形成して低抵抗化する。次にこの電極膜上に緩衝層としての樹脂層を形成する。この緩衝膜上に薄膜封止膜 1 1 1を形成する。

有機 E L層 1 5から発生した光の半分は、金属電極 1 0 6で反射され、アレイ基板 7 1 と透過して出射される。しかし、金属電極 1 06は外光を反射し写り込みが発生して表示コントラストを低下させる。この対策のために、アレイ基板 7 1に λ/ 4位相板 1 08および偏光板（偏光フイルム） 1 0 9を配置している。これらは一般的に円偏光板（円偏光シ一ト）と呼ばれる。

なお、画素が反射電極の場合は E L層 1 5から発生した光は上方向に出射される。したがって、位相板 1 08および偏光板 1 0 9は光出射側に配置することはいうまでもない。なお、反射型画素は、画素電極 1 0 5を、アルミニウム、クロム、銀などで構成して得られる。また、画素電極 1 0 5の表面に、凸部（もしくは凹凸部）を設けることで有機 E L 層 1 5との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。なお、力ソード 1 06 (アノード 1 0 5) となる反射膜を透明電極に形成する、あるいは反射率を 3 0 %以下に低減できる場合は、円偏光板は不要である。写り込みが大幅に減少するからである。また、光の干渉も低減し望ましい。 W

28 トランジスタ 1 1は L D D (ロードーピングドレイン）構造を採用することが好ましい。また、本明細書では E L素子として有機 E L素子（O E L、 P E L , P L E D , O L E Dなど多種多様な略称で記述される） 1 5を例にあげて説明するがこれに限定するものではなく、無機 E L素子にも適用されることは言うまでもない。

まず、有機 E L表示パネルに用いられるアクティブマトリックス方式は、特定の画素を選択し、必要な表示情報を与えられること、 1フレーム期間を通じて E L素子に電流を流すことができることという 2つの条件を満足させなければならない。

この 2つの条件を満足させるため、図 6 2に図示する従来の有機 E L の画素構成では、第 1のトランジスタ 1 1 bは画素を選択するためのスイッチング用トランジスタ、第 2のトランジスタ 1 1 aは E L素子（E L膜） 1 5に電流を供給するための駆動用トランジスタとする。

この構成を用いて階調を表示させる場合、駆動用トランジスタ 1 1 a のゲート電圧として階調に応じた電圧を印加する必要がある。したがつて、駆動用トランジスタ 1 1 aのオン電流のばらつきがそのまま表示に現れる。

トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が 4 5 .0度以下の低温ポリシリ技術で形成した低温多結晶トタンジスタでは、そのしきい値のばらつきが ± 0 . 2 V〜0 . 5 Vの範囲でばらつきがある。そのため、駆動用トランジスタ 1 1 aを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ 1 1の劣化によっても特性は変化する。この現象は、低温ポリシリコン技術に限定されるものではなく、プロセス温度が 4 5 0度（摂氏）以上の高温ポリシリコン技術でも、固相（C G S ) 成長させた半導体膜を用いてトランジスタなどを形成したものでも発生する。その他、有機トランジスタでも発生する。アモルファスシリコントランジスタでも発生する。

以下に説明する本発明は、これらの技術に対応し、対策できる構成あるいは方式である。なお、本明細書では低温ポリシリコン技術で形成したトランジスタを主として説明する。

したがって、図 6 2のように、電圧を書き込むことにより、階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要がある。しかし、現状の低温多結晶ポリシリコントランジスタなどではこのバラツキを所定範囲以内の抑えるというスペックを満足できない。

本発明の E L表示装置の画素構造は、具体的には図 1に示すように単位画素が最低 4つからなる複数のトランジスタ 1 1ならびに E L素子により形成される。画素電極はソース信号線と重なるように構成する。つまり、ソース信号線 1 8上に絶縁膜あるいはァクリル材料からなる平坦化膜を形成して絶縁し、この絶縁膜上に画素電極 1 0 5を形成する。このようにソース信号線 1 8上の少なくとも 1部に画素電極を重ねる構成をハイアパーチャ（H A ) 構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態が期待できる。

ゲート信号線（第 1の走査線） 1 Ί aをアクティブ（O N電圧を印加）とすることにより E L素子 1 5の駆動用のトランジスタ 1 1 aおよぴスイッチ用トランジスタ 1 1 cを通して、前記 E L素子 1 5に流すべき電流値をソースドライバ回路 1 4から流す。また、トランジスタ 1 1 aのゲートとドレイン間を短絡するようにトランジスタ l i bがゲート信号線 1 7 aアクティブ（ON電圧を印加）となることにより開くと共に、トランジスタ 1 1 aのグートとソース間に接続されたコンデンサ (キヤパシタ、蓄積容量、付加容量） 1 9にトランジスタ 1 1 aのゲート電圧 (あるいはドレイン電圧）を記憶する（図 3の（a) を参照のこと）。なお、コンデンサ（蓄積容量） 1 9の大きさは、 0. 2 以上213 F以下とすることがよく、中でもコンデンサ (蓄積容量） 1 9の大きさは、 0. 4 p F以上 1. 2 p F以下とすることがよい。画素サイズを考慮してコンデンサ 1 9の容量を決定する。 1画素に必要な容量を C s ( p F) とし、 1画素が占める面積（開口率ではない）を S p (平方 μ πι) とすれば、 500ZS p≤C s≤ 20000/S pとし、さらに好ましくは、 l O O OZS p C s ^ l O O O OZS pとなるようにする。なお、トランジスタのゲート容量は小さいので、ここでいう Qとは、蓄積容量（コンデンサ） 1 9単独の容量である。

グート信号線 1 7 aを非アクティブ（OF F電圧を印加）、グート信号線 1 7 bをアクティブとして、電流の流れる経路を前記第 1のトランジスタ 1 1 a並びに E L素子 1 5に接続されたトランジスタ 1 1 dならびに前記 E L素子 1 5を含む経路に切り替えて、記憶した電流を前記 E L素子 1 5に流すように動作する（図 3の（b) を参照のこと）。

この回路は 1画素内に 4つのトランジスタ 1 1を有しており、トランジスタ 1 1 a のゲートはトランジスタ 1 1 bのソースに接続されている。また、トランジスタ 1 1 bおよぴトランジスタ 1 1 cのゲートはゲ一ト信号線 1 7 aに接続されている。トランジスタ 1 1 bのドレインはトランジスタ 1 1 cのソースならびにトランジスタ 1 1 dのソースに接続され、トランジスタ 1 1 cのドレインはソース信号線 1 8に接続されている。トランジスタ 1 1 dのグートはゲ一ト信号線 1 7 bに接続され、トランジスタ 1 1 dのドレインは E L素子 1 5のァノード電極に接続されている。

なお、図 1ではすベてのトランジスタは Pチャンネルで構成している。 Pチャンネルは多少 Nチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくいので好ましい。しかし、本発明は E L素子構成を Pチャンネルで構成することのみに限定するものではない。 Nチャンネルのみで構成してもよい。また、 Nチャンネルと Pチャンネルの両方を用いて構成してもよい。

最適には画素を構成するトランジスタ 1 1をすベて Pチャンネルで形成し、内蔵ゲートドライバ 1 2も Pチャンネルで形成することが好ましレ、。このようにアレイを Pチャンネルのみのトランジスタで形成することにより、マスク枚数が 5枚となり、低コスト化、高歩留まり化を実現できる。

以下、さらに本発明の理解を容易にするために、本発明の E L素子構成について図 3を用いて説明する。本発明の E L素子構成は 2つのタイミングにより制御される。第 1のタイミングは必要な電流値を記憶させるタイミングである。このタイミングでトランジスタ 1 1 bならびにトランジスタ 1 1 cが O Nすることにより、等価回路として図 3の（ a ) となる。ここで、信号線より所定の電流 I wが書き込まれる。これによりトランジスタ 1 1 aはゲートとドレインが接続された状態となり、このトランジスタ 1 1 a とトランジスタ 1 1 cを通じて電流 I wが流れる c したがって、トランジスタ 1 1 aのゲート一ソースの電圧は I 1が流れるような電圧となる。

第 2のタイミングはトランジスタ 1 1 a とトランジスタ 1 1 cが閉じ- トランジスタ 1 1 dが開くタイミングであり、そのときの等価回路は図 3の（b ) となる。トランジスタ 1 1 aのソース一ゲート間の電圧は保持されたままとなる。この場合、トランジスタ 1 1 aは常に飽和領域で動作するため、 I wの電流は一定となる。

このように動作させると、図.5に図示するようになる。つまり、図 5 の（a) の 5 1 aは表示画面 50における、ある時刻での電流プログラムされている画素（行）（書き込み画素行）を示している。この画素（行） 5 1 aは、図 5の（b) に図示するように非点灯（非表示画素（行））とする。他の、画素（行）は表示画素（行） 5 3'とする（非画素 5 3の E L素子 1 5には電流が流れ、 E L素子 1 5が発光している）。

図 1の画素構成の場合、図 3の（a) に示すように、電流プログラム時は、プログラム電流 I wがソース信号線 1 8に流れる。この電流 I w がトランジスタ 1 1 aを流れ、 I wを流す電流が保持されるように、コンデンサ 1 9に電圧設定（プログラム）される。このとき、トランジスタ 1 1 dはオープン状態（オフ状態）である。

次に、 E L素子 1 5に電流を流す期間は図 3の（b) のように、トランジスタ 1 1 c、 l i bがオフし、トランジスタ 1 1 dが動作する。つまり、ゲート信号線 1 7 aにオフ電圧（V g h) が印加され、トランジスタ l i b、 1 1 cがオフする。一方、ゲート信号線 1 7 bにオン電圧 (V g l ) が印加され、トランジスタ 1 1 dがオンする。

このタイミングチャートを図 4に図示する。なお、図 4などにおいて、括弧内の添え字（たとえば、（ 1 ) など）は画素行の番号を示している。つまり、ゲート信号線 1 7 a (1 ) とは、画素行（ 1 ) のゲート信号線 1 7 aを示している。また、図 4の上段の * H ( 「*」には任意の記号、数値が当てはまり、水平走査線の番号を示す）とは、水平走査期間を示している。つまり、 1 Hとは第 1番目の水平走査期間である。なお、以上の事項は、説明を容易にするためであって、限定（ 1 Hの番号、 1 H 周期、画素行番号の順番など）するものではない。

図 4でわかるように、各選択された画素行（選択期間は、 1 Hとしている）において、ゲート信号線 1 7 aにオン電圧が印加されている時には、ゲート信号線 1 7 bにはオフ電圧が印加されている。また、この期間は、 E L素子 1 5には電流が流れていない（非点灯状態）。選択されていない画素行において、ゲート信号線 1 7 aにオフ電圧が印加され、ゲート信号線 1 7 bにはオン電圧が印加されている。また、この期間は、 E L素子 1 5に電流が流れている（点灯状態）。

なお、トランジスタ 1 1 aのゲートとトランジスタ 1 1 cのゲートは同一のゲート信号線 1 1 aに接続している。しかし、トランジスタ 1 1 aのゲートとトランジスタ 1 1 cのグートとを異なるゲート信号線 1 1 に接続してもよい（図 3 2を参照のこと）。 1画素のゲート信号線は 3 本となる（図 1の構成は 2本である）。トランジスタ l i bのゲートの ONZOF Fタイミングとトランジスタ 1 1 cのゲートの ON/OF F タイミングを個別に制御することにより、トランジスタ 1 1 aのばらつきによる E L素子 1 5の電流値バラツキをさらに低減することができる _c ゲー 1信号線 1 7 a とグート信号線 1 7 bとを共通にし、トランジスタ 1 1 c と l i dが異なった導電型（Nチャンネルと Pチャンネル）とすると、駆動回路の簡略化、ならびに画素の開口率を向上させることが出来る。

このように構成すれば本発明の動作タイミングとしては信号線からの書きこみ経路がオフになる。すなわち所定の電流が記憶される際に、電流の流れる経路に分岐があると正確な電流値がトランジスタ 1 1 aのソース（S) —ゲート（G) 間容量（コンデンサ）に記憶されない。トランジスタ 1 1 cとトランジスタ 1 1 dを異なった導電形にすることにより、お互いの閾値を制御することによって走査線の切り替わりのタイミングで必ずトランジスタ 1 1 cがオフしたのちに、トランジスタ l i d がオンすることが可能になる。ただし、この場合お互いの閾値を正確にコントロールする必要があるのでプロセスの注意が必要である。なお、以上述べた回路は最低 4つのトランジスタで実現可能であるが、より正確なタイミングのコントロールあるいは後述するように、ミラー効果低減のためにトランジスタ 1 1 eを図 2に示すように、カスケ一ド接続してトランジスタの総数が 4以上になっても動作原理は同じである。このようにトランジスタ 1 1 eを加えた構成とするとにより、トランジスタ 1 1 cを介してプログラムした電流をより精度よく E L素子 1 5に流すことができるようになる。なお、本発明の画素構成は図 1、図 2の構成に限定されるものではない。たとえば、図 1 4 0のように構成してもよい。図 1 4 0は、図 1の構成に比較してトランジスタ l i dがない。替わりに切り替えスィツチ 1 4 0 1が形成または配置されている。図 1のスィツチ 1 1 dは駆動用トランジスタ 1 1 aから E L素子 1 5に流れる電流をオンオフ（流す、流さない）制御する機能を有する。以降の実施例でも説明をするが、本発明はこのトランジスタ 1 1 dのオンオフ制御機能が重要な構成要素である。トランジスタ 1 1 dを形成せず、オンオフ機能を実現するのが、図 1 4 0の構成である。

図 1 4 0において、切り替えスィツチ 1 4 0 1の a端子は、アノード電圧 V d dに接続されている。なお、 a端子に印加する電圧はアノード電圧 V d dに限定されるものではなく、 E L素子 1 5に流れる電流をォフできる電圧であればいずれでもよい。

切り替えスィッチ 1 4 0 1の b端子は、力ソード電圧（図 1 4 0ではグランドと図示している）に接続されている。なお、 b端子に印加する電圧は力ソード電圧に限定されるものではなく、 E L素子 1 5に流れる電流をオンできる電圧であればいずれでもよい。

切り替えスィツチ 1 4 0 1の c端子には E L素子 1 5のカソード端子が接続されている。なお、切り替えスィッチ 1 4 0 1は E L素子 1 5に流れる電流をオンオフさせる機能を持つものであればいずれでもよい。したがって、図 1 4 0の形成位置に限定されるものではなく、 E L素子 1 5の電流が流れる経路であればいずれでもよい。また、スィッチの機能の限定されるものでもなく、 E L素子 1 5に流れる電流をオンオフできればいずれでもよい。つまり、本発明では、 E L素子 1 5の電流経路に E L素子 1 5に流す電流をオンオフできるスィツチング手段を具備すればいずれの画素構成でもよい。

また、オフとは完全に電流が流れない状態を意味するものではない。 E L素子 1 5に流れる電流を通常よりも低減できるものであればよい。以上の事項は本発明の他の構成においても同様である。

切り替えスィッチ 1 4 0 1は、 Pチヤンネルと Nチヤンネルのトランジスタを組み合わせることにより容易に実現できるので説明を要さないであろう。たとえば、アナログスィッチを 2回路形成すればよい。もちろん、切り替えスィッチ 1 4 0 1は E L素子 1 5に流れる電流をオンォフするだけであるから、 Pチヤンネルトランジスタあるいは Nチャンネルトランジスタでも形成することができることは言うまでもない。

切り替えスィッチ 1 4 0 1が a端子に接続されている時は、 E L素子 1 5の力ソード端子に V d d電圧が印加される。したがって、駆動用トランジスタ 1 1 aのゲート端子 Gがいずれの電圧保持状態であっても E L素子 1 5には電流が流れない。したがって、 E L素子 1 5は非点灯状態となる。

切り替えスィツチ 1 4 0 1が b端子に接続されている時は、 E L素子 1 5の力ソード端子に G N D電圧が印加される。したがって、駆動用トランジスタ 1 1 aのゲート端子 Gに保持された電圧状態に応じて E L素子 1 5に電流が流れる。したがって、 E L素子 1 5は点灯状態となる。以上のことより図 140の画素構成では、駆動用トランジスタ 1 1 a と E L素子 1 5間にはスィツチングトランジスタ 1 1 dが形成されていない。しかし、切り替えスィツチ 140 1を制御することにより E L素子 1 5の点灯制御を行うことができる。

図 1、図 2などの画素構成では、駆動用トランジスタ 1 1 aは 1画素にっき 1個である。本発明はこれに限定するものではなく、駆動用トランジスタ 1 1 aは 1画素に複数個を形成または配置してもよい。図 1 4 4はその実施例である。図 1 44では 1画素に 2個の駆動用トランジスタ l l a l、 l l a 2が形成され、 2個の駆動用トランジスタ 1 1 a 1、 1 1 a 2のゲート端子は共通のコンデンサ 1 9に接続されている。駆動用トランジスタ 1 1 aを複数個形成することにより、プログラムされる電流パラツキが低減するという効果がある。他の構成は、図 1などと同様であるので説明を省略する。

図 1、図 2は駆動用トランジスタ 1 1 aが出力する電流を E L素子 1 5に流し、前記電流を駆動用トランジスタ 1 1 a と E L素子 1 5間に配置されたトランジスタ l i dでオンオフ制御するものであった。しかし、本発明はこれに限定されるものではない。たとえば、図 1 4 5の構成が例示される。

図 1 45の実施例では、 E L素子 1 5に流す電流が駆動用トランジスタ 1 1 aで制御される。 E L素子 1 5に流れる電流をオンオフさせるのは V d d端子と E L素子 1 5間に配置されたトランジスタ 1 1 dで制御される。したがって、本発明はトランジスタ l i dの配置はどこでもよく、 E L素子 1 5に流れる電流を制御できるものであればいずれでもよレ、₀

トランジスタ 1 1 _aの特性のパラツキはトランジスタサイズに相関がある。特性バラツキを小さくするため、第 1のトランジスタ 1 1 aのチヤンネル長が 5 μ m以上 1 00 μ m以下とすることが好ましい。さらに好ましくは、第 1のトランジスタ 1 1 aのチャンネル長が 1 0 μ m以上 50 m以下とすることが好ましい。これは、チャンネル長 Lを長くした場合、チャンネルに含まれる粒界が增えることによって電界が緩和されキンク効果が低く抑えられるためであると考えられる。

以上のように、本発明は、 E L素子 1 5に電流が流れこむ経路、または E L素子 1 5から電流が流れ出す経路（つまり、 E L素子 1 5の電流経路である）に E L素子 1 5に流れる電流を制御する回路手段を構成または形成もしくは配置したものである。

なお、 E L素子 1 5に流れる電流経路を制御する構成は、図 1、図 1 40などの電流プログラム方式の画素構成に限定されるものではない。たとえば、図 1 4 1の電圧プログラム方式の画素構成においても実施することができる。図 1 4 1では、 E L素子 1 5と駆動用トランジスタ 1 1 a間にトランジスタ 1 1 dを配置することにより E L素子 1 5に流れる電流を制御することができる。もちろん、図 140に図示するように、切り替え回路 1 40 1を配置してもよい。

また、電流プログラム方式の 1つであるカレントミラー方式であっても、図 1 4 2に図示するように、駆動用トランジスタ 1 1 bと E L素子 1 5間にスィツチング素子としてのトランジスタ 1 1 gを形成または配置することにより E L素子 1 5に流れる電流をオンオフすることができる（制御することができる）。もちろん、トランジスタ 1 1 gは図 1 4 0の切り替えスィッチ 1 401に置き換えても良い。

なお、図 14 2のスイッチングトランジスタ 1 1 d、 1 1 (；は 1本のゲート信号線 1 7 aに接続されているが、図 143に図示するように、トランジスタ 1 1 cはゲート信号線 1 7 a 1で制御し、トランジスタ 1 1 dはゲート信号線 1 7 a 2で制御するように構成してもよい。図 1 4 3の構成の方が、画素 1 6の制御の汎用性が高くなる。

また、図 4 2の（ a ) に図示するように、トランジスタ 1 1 b、 1 1 cなどは Nチャンネルトランジスタで形成してもよい。また、図 42の (b ) に図示するようにトランジスタ 1 1 c、 1 I dなどは Pチャンネルトランジスタで形成してもよい。

本特許の発明の目的は、トランジスタ特性のばらつきが表示に影響を与えない回路構成を提案するものであり、そのために 4 トランジスタ以上が必要である。これらのトランジスタ特性により、回路定数を決定する場合、 4つのトランジスタの特性がそろわなければ、適切な回路定数を求めることが困難である。レーザー照射の長軸方向に対して、チャンネル方向が水平の場合と垂直の場合では、トランジスタ特性の閾値と移動度が異なって形成される。なお、どちらの場合もばらつきの程度は同じである。水平方向と、垂直方向では移動度、閾値のあたいの平均値が異なる。したがって、画素を構成するすべてのトランジスタのチャンネル方向は同一であるほうが望ましい。

また、蓄積容量 1 9の容量値を C s、第 2のトランジスタ' l i bのォフ電流値を I o f f とした場合、次式を満足させることが好ましい。

3 <C s / I o f f < 24

さらに好ましくは、次式を満足させることが好ましい。

6 < C s / I o f f < 1 8

トランジスタ l i bのオフ電流を 5 p A以下とすることにより、 E L を流れる電流値の変化を 2 %以下に抑えることが可能である。これはリーク電流が増加すると、電圧非書き込み状態においてグートーソース間 (コンデンサの両端）に貯えられた電荷を 1フィールド間保持できないためである。したがって、コンデンサ 1 9の蓄積用容量が大きければォフ電流の許容量も大きくなる。前記式を満たすことによって隣接画素間の電流値の変動を 2 %以下に抑えることができる。

また、アクティブマトリックスを構成するトランジスタが p—チャンネルポリシリコン薄膜トランジスタに構成され、トランジスタ 1 1 がデュアルゲート以上であるマルチゲート構造とすることが好ましい。トランジスタ 1 1 bは、トランジスタ 1 1 aのソース一ドレイン間のスィツチとして作用するため、できるだけ O N / 0 F F比の高い特性が要求される。トランジスタ l i bのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることにより O N / O F F比の高い特性を実現できる。

画素 1 6のトランジスタ 1 1を構成する半導体膜は、低温ポリシリコン技術において、レーザーァニールにより形成するのが一般的である。このレーザーァニールの条件のバラツキがトランジスタ 1 1特性のバラツキとなる。しかし、 1画素 1 6内のトランジスタ 1 1の特性が一致していれば、図 1などの電流プログラムを行う方式では、所定の電流が E L素子 1 5.に流れるように駆動することができる。この点は、電圧プログラムにない利点である。レーザーとしてはエキシマレーザーを用いることが好ましい。

なお、本発明において、半導体膜の形成は、レーザーァニール方法に限定するものではなく、熱ァニール方法、固相（C G S ) 成長による方法でもよい。その他、低温ポリシリコン技術に限定するものではなく、高温ポリシリコン技術を用いても良いことはいうまでもない。

この課題に対して、本発明では図 7に示すように、ァニールの時のレ一ザ一照射スポット（レーザー照射範囲） 7 2をソース信号線 1 8に平行に照射する。また、 1画素列に一致するようにレーザー照射スポット 7 2を移動させる。もちろん、 1画素列に限定するものではなく、たとえば、図 7 2の R G Bを 1画素 1 6という単位でレーザーを照射してもよい（この場合は、 3画素列ということになる）。また、複数の画素に同時に照射してもよい。また、レーザーの照射範囲の移動がオーバーラップしてもよいことは言うまでもない（通常、移動するレーザー光の照射範囲はオーバーラップするのが普通である）。

画素は R G Bの 3画素で正方形の形状となるように作製されている。したがって、 R、 G、 Bの各画素は縦長の画素形状となる。したがって、レーザー照射スポット 7 2を縦長にしてァニールすることにより、 1画素内ではトランジスタ 1 1の特性バラツキが発生しないようにすることができる。また、 1つのソース信号線 1 8に接続されたトランジスタ 1 1の特性（モビリティ、 V t、 S値など）を均一にすることができる（つまり、隣接したソース信号線 1 8のトランジスタ 1 1 とは特性が異なる場合があるが、 1つのソース信号線に接続されたトランジスタ 1 1の特性はほぼ等しくすることができる）。

図 7の構成では、レーザー照射スポット 7 2の長さの範囲内に 3つのパネルが縦に配置されるように形成されている。レーザー照射スポット 7 2を照射するァニール装置はガラス基板 7 4の位置決めマーカー 7 3 a、 7 3 bを認識（パターン認識による自動位置決め）してレーザー照射スポット 7 2を移動させる。位置決めマーカー 7 3の認識はパターン認識装置で行う。ァニール装置（図示せず）は位置決めマーカー 7 3を認識し、画素列の位置をわりだす（レーザー照射範囲 7 2がソース信号線 1 8と平行になるようにする）。画素列位置に重なるようにレーザー照射スポット 7 2を照射してァニールを順次行う。

図 7で説明したレーザーァニール方法（ソース信号線 1 8に平行にライン状のレーザースポットを照射する方式）は、有機 E L表示パネルの電流プログラム方式の時に特に採用することが好ましい。なぜならば、ソース信号線に平行方向にトランジスタ 1 1の特性が一致レているためである（縦方向に隣接した画素トランジスタの特性が近似している）。そのため、電流駆動時にソース信号線の電圧レベルの変化が少なく、電流書き込み不足が発生しにくい。

たとえば、白ラスター表示であれば、隣接した各画素のトランジスタ 1 1 aに流す電流はほぼ同一のため、ソースドライバ I C 1 4から出力する電流振幅の変化が少ない。もし、図 1のトランジスタ 1 1 aの特性が同一であり、各画素に電流プログラムする電流値が画素列で等しいのであれば、電流プログラム時のソース信号線 1 8の電位は一定である。したがって、ソース信号線 1 8の電位変動は発生しない。 1つのソース信号線 1 8に接続されたトランジスタ 1 1 aの特性がほぼ同一であれば, ソース信号線 1 8の電位変動は小さいことになる。このことは、図 3 8 などの他の電流プログラム方式の画素構成でも同一である（つまり、図 7の製造方法を適用することが好ましい）。

また、図 2 7、図 3 0などで説明する複数の画素行を同時書き込みする方式で均一が画像表示（主としてトランジスタ特性のばらつきに起因する表示ムラが発生しにくいからである）を実現できる。図 2 7などは複数画素行同時に選択するから、隣接した画素行のトランジスタが均一であれば、縦方向のトランジスタ特性ムラはソースドライバ回路 1 4で吸収できる。

なお、図 7では、ソースドライバ回路 1 4は、 I Cチップを積載するように図示しているが、これに限定するものではなく、ソースドライバ回路 1 4を画素 1 6と同一プロセスで形成してもよいことは言うまでもない。

本発明では特に、駆動用トランジスタ 1 1 bの閾電圧 V t h 2が画素内で対応する駆動用トランジスタ 1 1 aの閾電圧 V t h 1より低くならない様に設定している。例えば、トランジスタ 1 1 bのゲート長 L 2をトランジスタ 1 1 aのゲート長 L Iよりも長くして、これらの薄膜トランジスタのプロセスパラメータが変動しても、 V t h 2が V t h lよりも低くならない様にする。これにより、微少な電流リークを抑制することが可能である。

なお、以上の事項は、図 3 8に図示するカレントミラーの画素構成にも適用できる。図 38では、信号電流が流れる駆動用トランジスタ 1 1 a、 E L素子 1 5等からなる発光素子に流れる駆動電流を制御する駆動用トランジスタ l i bの他、ゲート信号線 1 7 a 1の制御によって画素回路とデータ線 d a t aとを接続もしくは遮断する取込用トランジスタ 1 1 c、ゲート信号線 1 7 a 2の制御によって書き込み期間中にトランジスタ 1 1 aのゲート · ドレインを短絡するスィツチ用トランジスタ 1 1 d、トランジスタ 1 1 aのグートーソース間電圧を書き込み終了後も保持するための容量 C 1 9および発光素子としての E L素子 1 5などから構成される。

図 3 8でトランジスタ 1 1 c、 l i dは Nチャンネルトランジスタ、その他のトランジスタは Pチャンネルトランジスタで構成しているが、これは一例であって、必ずしもこの通りである必要はない。容量 C sは、その一方の端子をトランジスタ 1 1 aのゲートに接続され、他方の端子は V d d (電源電位）に接続されているが、 V d dに限らず任意の一定電位でも良い。 E L素子 1 5の力ソード（陰極）は接地電位に接続されている。

次に、本発明の E L表示パネルあるいは E L表示装置について説明をする。図 6は E L表示装置の回路を中心とした説明図である。画素 1 6 がマトリックス状に配置または形成されている。各画素 1 6には各画素の電流プログラムを行う電流を出力するソースドライバ回路 14が接続されている。ソースドライバ回路 1 4の出力段は映像信号のビット数に対応したカレントミラー回路が形成されている（後に説明する）。たとえば、 6 4階調であれば、 6 3個のカレントミラー回路が各ソース信号線に形成され、これらのカレントミラー回路の個数を選択することにより所望の電流をソース信号線 1 8に印加できるように構成されている (図 6 4を参照のこと）。

なお、 1つの力レントミラー回路の最小出力電流は 1 0 n A以上 5 0 n Aにしている。特にカレントミラー回路の最小出力電流は 1 5 n A以上 3 5 n Aにすることがよい。ソースドライノ I C 1 4内のカレントミラー回路を構成するトランジスタの精度を確保するためである。

また、ソース信号線 1 8の電荷を強制的に放出または充電するプリチヤージあるいはデイスチャージ回路を内蔵する。ソース信号線 1 8の電荷を強制的に放出または充電するプリチャージあるいはデイスチャージ回路の電圧（電流）出力値は、 R、 G、 Bで独立に設定できるように構成することが好ましい。 E L素子 1 5の閾値が R G Bで異なるからである（プリチャージ回路については図 7 0、図 1 7 3およびその説明を参照のこと）。

有機 E L素子は大きな温度依存性特性（温特）があることが知られている。この温特による発光輝度変化を調整するため、カレントミラー回路に出力電流を変化させるサーミスタあるいはポジスタなどの非直線素子を付加し、温特による変化を前記サーミスタなどで調整することによりアナログ的に基準電流を調整する (変化させる) 。

本発明において、ソースドライノ 1 4は半導体シリコンチップで形成し、ガラスオンチップ（C O G ) 技術で基板 7 1のソース信号線 1 8の端子と接続されている。ソースドライバ 1 4の実装は、 C O G技術に限定するものではなく、チップオンフィルム（C O F ) 技術に前述のソースドライバ I C 1 4などを積載し、表示パネルの信号線と接続した構成としてもよい。また、ドライブ I Cは電源 I C 8 2を別途作製し、 3チップ構成としてもよい。

ソースドライバ I C 1 4の実装前にパネル検查を行う。検査はソース信号線 1 8に定電流を印加することにより行う。定電流の印加は、図 2 2 7に図示するように、ソース信号線 1 8端に形成されたパッド 1 5 2 2から引き出し線 2 2 7 1を形成し、その端に検查パッド 2 2 7 2を形成する。検査パッド 2 2 7 2を形成することのよりパッド 1 5 2 2を用いることなく検査を実施できる。ソースドライノく I C 1 4は基板 7 1に実装後、図 2 2 8に図示するように、 I C 1 4の周辺部を封止樹脂 2 2 8 1で封止する。

一方、グートドライバ回路 1 2は低温ポリシリコン技術で形成している。つまり、画素のトランジスタと同一のプロセスで形成している。これは、ソースドライバ回路 1 4に比較して内部の構造が容易で、動作周波数も低いためである。したがって、低温ポリシリ技術で形成しても容易に形成することができ、また、狭額縁化を実現できる。もちろん、ゲ一トドライノ 1 2をシリコンチップで形成し、 C O G技術などを用いて基板 7 1上に実装してもよいことは言うまでもない。また、画素トランジスタなどのスィッチング素子、ゲートドライバなどは高温ポリシリコン技術で形成してもよく、有機材料で形成（有機トランジスタ）してもよい。

ゲートドライバ 1 2はゲート信号線 1 7 a用のシフトレジスタ回路 6 1 a と、ゲート信号線 1 7 b用のシフトレジスタ回路 6 1 bとを内蔵する。各シフトレジスタ回路 6 1は正相と負相のク口ック信号（C L K X P、 C L K x N ) 、スタートパルス（S T x ) で制御される（図 6を参照のこと）。その他、ゲート信号線の出力、非出力を制御するイネーブル（E N A B L ) 信告、シフト方向を上下逆転するアップダウン（U P D WM) 信号を付加することが好ましい。他に、スタートパルスがシフトレジスタにシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。なお、シフトレジスタのシフトタイミングはコントロール I C 8 1からの制御信号で制御される（図 8、図 2 0 8を参照のこと）。また、外部データのレベルシフトを行うレベルシフト回路を内蔵する。

シフトレジスタ回路 6 1 のバッファ容量は小さいため、直接にはゲート信号線 1 7を駆動することができない。そのため、シフトレジスタ回路 6 1 の出力とグート信号線 1 7を駆動する出力グート 6 3間には少なくとも 2つ以上のィンパータ回路 6 2が形成されている (図 2 0 4を参照のこと）。

ソースドライバ 1 4を低温ポリシリなどのポリシリ技術で基板 7 1上に直接形成する場合も同様であり、ソース信号線 1 8を駆動するトランスファーゲートなどのアナログスィツチのゲートとソースドライバ回路 1 4のシフトレジスタ間には複数のィンバータ回路が形成される。以下の事項（シフトレジスタの出力と、信号線を駆動する出力段（出力ゲートあるいはトランスファーグートなどの出力段間に配置されるインバータ回路に関する事項）は、ソースドライブおよびゲートドライブ回路に共通の事項である。

たとえば、図 6ではソースドライバ 1 4の出力が直接ソース信号線 1 8に接続されているように図示じたが、実際には、ソースドライバのシフトレジスタの出力は多段のィンバータ回路が接続されて、ィンパータの出力がトランスファーゲートなどのアナログスィッチのゲートに接続されている。

ィンバータ回路 6 2は Pチャンネルの M O S トランジスタと Nチャンネルの M O S トランジスタから構成される。先にも説明したようにゲートドライバ回路 1 2のシフトレジスタ回路 6 1 の出力端にはインパータ回路 6 2が多段に接続されており、その最終出力が出力ゲート回路 6 3に接続されている。なお、インバータ回路 6 2は Pチャンネルのみで構成してもよい。ただし、この場合は、インパータではなく単なるゲート回路として構成してもよい。

図 8は本発明の表示装置の信号、電圧の供給の構成図あるいは表示装置の構成図である。コントロール I C 8 1からソースドライバ回路 1 4 aに供給する信号（電源配線、データ配線など）はフレキシブル基板 8 4を介して供給する。

図 8ではゲートドライバ 1 2の制御信号はコントロール I Cで発生させ、ソースドライバ 1 4で、レベルシフトを行った後、ゲートドライバ 1 2に印加している。ソースドライバ 1 4の駆動電圧は 4〜 8 ( V ) であるから、コントロール I C 8 1力ら出力された 3 . 3 ( V ) 振幅の制御信号を、ゲートドライバ 1 2が受け取れる 5 ( V ) 振幅に変換することができる。

なお、図 8などにおいて 1 4をソースドライバと記載したが、単なるドライバだけでなく、電源回路、バッファ回路（シフトレジスタなどの回路を含む）、データ変換回路、ラッチ回路、コマンドデコーダ、シフト回路、ァドレス変換回路、画像メモリなどを内蔵させてもよい。なお、図 8などで説明する構成にあっても、図 9などで説明する 3辺フリ一構成あるいは構成、駆動方式などを適用できることはいうまでもない。表示パネルを携帯電話などの情報表示装置に使用する場合、図 9に示すように、ソースドライバ I C (回路） 1 4、ゲートドライバ I C (回路） 1 2は、表示パネルの一辺に実装（形成）することが好ましい（なお、このように一辺にドライバ I C (回路）を実装（形成）する形態を 3辺フリー構成（構造）と呼ぶ。従来は、表示領域の X辺にゲートドラィバ I C 1 2が実装され、 Y辺にソースドライバ I C I 4が実装されていた）。画面 5 0の中心線が表示装置の中心になるように設計し易く、また、ドライバ I Cの実装も容易となるからである。なお、ゲートドラィバ回路を高温ポリシリコンあるいは低温ポリシリコン技術などで 3辺フリーの構成で作製してもよい（つまり、図 9のソースドライバ回路 1 4とゲートドライバ回路 1 2のうち、少なくとも一方をポリシリコン技術で基板 7 1に直接形成する）。

なお、 3辺フリ一構成とは、基板 7 1に直接 I Cを積載あるいは形成した構成だけでなく、ソースドライバ I C (回路） 1 4、ゲートドライバ I C (回路） 1 2などを取り付けたフィルム（T C P、 T A B技術など）を基板 7 1 の一辺（もしくはほぼ一辺）にはりつけた構成も含む。つまり、 2辺に I Cが実装あるいは取り付けられていない構成、配置あるいはそれに類似するすべてを意味する。

図 9のようにゲートドライバ回路 1 2をソースドライバ回路 1 4の横に配置すると、ゲート信号線 1 7は辺 Cにそって形成する必要がある。なお、図 9などにおいて太い実線で図示した箇所はゲート信号線 1 7 が並列して形成した箇所を示している。したがって、 bの部分（画面下部）は走査信号線の本数分のゲート信号線 1 7が並列して形成され、 a の部分（画面上部）はゲート信号線 1 7が 1本形成されている。

C辺に形成するグート信号線 1 7のピッチは 5 μ m以上 1 2 μ m以下にする。 5 μ m未満では隣接グート信号線に寄生容量の影響によりノィズが乗ってしまう。実験によれば 7 以下で寄生容量の影響が顕著に発生する。さらに 5 m未満では表示画面にビート状などの画像ノイズが激しく発生する。特にノイズの発生は画面の左右で異なり、このビート状などの画像ノイズを低減することは困難である。また、低減 1 2 μ πι を越えると表示パネルの額縁幅 Dが大きくなりすぎ実用的でない。前述の画像ノイズを低減するためには、ゲート信号線 1 7を形成した部分の下層あるいは上層に、グラントパターン（一定電圧に電圧固定あるいは全体として安定した電位に設定されている導電パターン）を配置することにより低減できる。また、別途設けたシールド板（シールド箔 (一定電圧に電圧固定あるいは全体として安定した電位に設定されている導電パターン））をゲート信号線 1 7上に配置すればよい。

図 9の C辺のゲート信号線 1 7は I T O電極で形成してもよいが、低抵抗化するため、 I T Oと金属薄膜とを積層して形成することが好ましい。また、金属膜で形成することが好ましい。 I T Oと積層する場合は、 I T O上にチタン膜を形成し、その上にアルミニウムあるいはアルミ二ゥムとモリブデンの合金薄膜を形成する。もしくは I T O上にクロム膜を形成する。金属膜の場合は、アルミニウム薄膜、クロム薄膜で形成する。以上の事項は本発明の他の実施例でも同様である。

なお、図 9などにおいて、ゲート信号線 1 7などは表示領域の片側に配置するとしたがこれに限定するものではなく、両方に配置してもよレ、。たとえば、ゲート信号線 1 7 aを表示画面 5 0の右側に配置（形成）し、ゲート信号線 1 7 bを表示画面 5 0の左側に配置（形成）してもよい。以上の事項は他の実施例でも同様である。

また、ソースドライバ I C 1 4とゲートドライバ I C 1 2とを 1チップ化してもよい。 1チップ化すれば、表示パネルへの I Cチップの実装が 1個で済む。したがって、実装コストも低減できる。また、 1チップドライバ I C内で使用する各種電圧も同時に発生することができる。なお、ソースドライノく I C 1 4、ゲートドライノ I C 1 2はシリコンなどの半導体ウェハで作製し、表示パネルに実装するとしたがこれに限定するものではなく、低温ポリシリコン技術、高温ポリシリコン技術により表示パネル 8 2に直接形成してもよいことは言うまでもない。なお、画素は、 R、 G、 Bの 3原色としたがこれに限定するものではなく、シアン、イェロー、マゼンダの 3色でもよレヽ。また、 Bとイエロ一の 2色でもよい。もちろん、単色でもよい。また、 R、 G、 B、シァン、イェロー、マゼンダの 6色でもよい。 R、 G、 B、シアン、マゼンダの 5色でもよい。これらはナチュラルカラーとして色再現範囲が拡大し良好な表示を実現できる。以上のように本発明の E L表示装置は、 R G Bの 3原色でカラー表示を行うものに限定されるものではない。

有機 E L表示パネルのカラー化には主に三つの方式があり、色変換方式はこのうちの一つである。発光層として青色のみの単層を形成すればよく、フルカラー化に必要な残りの緑色と赤色は、青色光から色変換によって作り出す。したがって、 R G Bの各層を塗り分ける必要がない、 R G Bの各色の有機 E L材料をそろえる必要がないという利点がある。色変換方式は、塗り分け方式のようは歩留まり低下がない。本発明の E L表示パネルなどはこのいずれの方式でも適用される。

また、 3原色の他に、白色発光の画素を形成してもよい。白色発光の画素は R、 G、 B発光の構造を積層することにより作製（形成または構成）することにより実現できる。 1組の画素は、 R G Bの 3原色と、白色発光の画素 1 6 Wからなる。白色発光の画素を形成することにより、白色のピーク輝度が表現しやすくなる。したがって、輝き感のある画像表示実現できる。

R G Bなどの 3原色を 1組の画素とする場合であっても、各色の画素電極の面積は異ならせることが好ましい。もちろん、各色の発光効率がパランスよく、色純度もバランスがよければ、同一面積でもかまわない。しかし、 1つまたは複数の色のパランスが悪ければ、画素電極（発光面積）を調整することが好ましい。各色の電極面積は電流密度を基準に決定すればよい。つまり、色温度が 7 0 0 0 K (ケルビン）以上 1 2 0 0 O K以下の範囲で、ホワイトパランスを調整した時、各色の電流密度の差が ± 3 0 %以内となるようにする。さらに好ましくは ± 1 5 %以内となるようにする。たとえば、電流密度が 1 0 0 A Z平方メーターとすれば、 3原色がいずれも 7 0 A /平方メーター以上 1 3 0 A Z平方メータ一以下となるようにする。さらに好ましくは、 3原色がいずれも 8 5 A /平方メーター以上 1 1 5 A/平方メーター以下となるようにする。

有機 E L素子 1 5は自己発光素子である。この発光による光がスィッチング素子としてのトランジスタに入射するとホトコンダクタ現象（ホトコン）が発生する。ホトコンとは、光励起によりトランジスタなどのスイッチング素子のオフ時でのリーク（オフリーク）が増える現象を言う。

この課題に対処するため、本発明ではゲートドライバ 1 2 (場合によつてはソースドライノ 1 4 ) の下層、画素トランジスタ 1 1の下層の遮光膜を形成している。遮光膜はクロムなどの金属薄膜で形成し、その膜厚は 5 0 n m以上 1 5 0 n m以下にする。膜厚が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ 1 1 A 1のパターユングが困難になる。

ドライバ回路 1 2などは裏面だけでなく、表面からの光の進入も抑制するべきである。ホトコンの影響により誤動作するからである。したがつて、本発明では、力ソード電極が金属膜の場合は、ドライバ 1 2などの表面にも力ソード電極を形成し、この電極を遮光膜として用いている。しかし、ドライバ 1 2の上に力ソード電極を形成すると、この力ソード電極からの電界によるドライバの誤動作あるいはカソード電極とドラィバ回路の電気的接触が発生する可能性がある。この課題に対処するため、本発明ではドライバ回路 1 2などの上に少なくとも 1層、好ましくは複数層の有機 E L膜を画素電極上の有機 E L膜形成と同時に形成する _c 画素の 1つ以上のトランジスタ 1 1の端子間あるいはトランジスタ 1 1 と信号線とが短絡すると、 E L素子 1 5が常時、点灯する輝点となる場合がある。この輝点は視覚的にめだつので黒点化（非点灯）する必要がある。輝点に対しては、該当画素 1 6を検出し、コンデンサ 1 9にレ一ザ一光を照射してコンデンサの端子間を短絡させる。したがって、コンデンサ 1 9には電荷を保持できなくなるので、トランジスタ 1 1 aは電流を流さなくすることができる。レーザー光を照射する位置にあたる力ソード膜を除去しておくことが望ましい。レーザー照射により、コンデンサ 1 9の端子電極とカソード膜とがショートすることを防止するためである。 '

画素 1 6のトランジスタ 1 1の欠陥は、ソースドライノ I C 1 4などにも影響を与える。例えば、図 5 6では駆動用トランジスタ 1 1 aにソース一ドレイン（S D ) ショート 5 6 2が発生していると、パネルの V d d電圧がソースドライバ I C 1 4に印加される。したがって、ソースドライノく I C 1 4の電源電圧は、パネルの電源電圧 V d d と同一かもしくは高くしておくことが好ましい。なお、ソースドライバ I Cで使用する基準電流は電子ポリウム 5 6 1で調整できるように構成しておくことが好ましい（図 1 4 8を参照のこと）。

トランジスタ 1 1 aに S Dショート 5 6 2が発生していると、 E L素子 1 5に過大な電流が流れる。つまり、 E L素子 1 5が常時点灯状態（輝点）となる。輝点は欠陥として目立ちやすい。たとえば、図 5 6において、トランジスタ 1 1 aのソース一ドレイン（ S D ) ショートが発生していると、トランジスタ 1 1 aのゲ一ト（G ) 端子電位の大小に関わらず、 V d d電圧から E L素子 1 5に電流が常時流れる（トランジスタ 1 1 dがオンの時）。したがって、輝点となる。

一方、トランジスタ 1 1 aに S Dショートが発生していると、トランジスタ 1 1 cがオン状態の時、 V d d電圧がソース信号線 1 8に印加されソースドライバ 1 4に V d d電圧が印加される。もし、ソースドライパ 1 4の電源電圧が V d d以下であれば、耐圧を越えて、ソースドライバ 1 4が破壌される恐れがある。そのため、ソースドライバ 1 4の電源電圧は V d d電圧（パネルの高い方の電圧）以上にすることが好ましい。

トランジスタ 1 1 aの S Dショートなどは、点欠陥にとどまらず、パネルのソースドライバ回路の破壌につながる恐れがあり、また、輝点は目立っためパネルとしては不良となる。したがって、トランジスタ 1 1 aと E L素子 1 5間を接続する配線を切断し、輝点を黒点欠陥にする必要がある。この切断には、レーザー光などの光学手段を用いて切断することがよい。

以下、本発明の駆動方法について説明をする。図 1に示すように、ゲート信号線 1 7 aは行選択期間に導通状態（ここでは図 1 のトランジスタ 1 1が pチャネルトランジスタであるためローレベルで導通となる）となり、ゲート信号線 1 7 bは非選択期間時に導通状態とする。

ソース信号線 1 8には寄生容量（図示せず）が存在する。寄生容量は、ソース信号線 1 8とグート信号線 1 7とのクロス部の容量、トランジスタ l l b、 1 1 cのチャンネル容量などにより発生する。

ソース信号線 1 8の電流値変化に要する時間 tは浮遊容量の大きさを C、ソース信号線の電圧を V、ソース信号線に流れる電流を I とすると t = C · V / Iであるため電流値を 1 0倍大きくできることは電流値変化に要する時間が 1 0分の 1近くまで短くできる、またはソース信号線 1 8の寄生容量が 1 0倍になっても所定の電流値に変化できるということを示す。従って、短い水平走査期間内に所定の電流値を書きこむためには電流値を増加させることが有効である。

入力電流を 1 0倍にすると出力電流も 1 0倍となり、 E Lの輝度が 1 0倍となるため所定の輝度を得るために、図 1のトランジスタ 1 7 dの導通期間を従来の 1 0分の 1 とし、発光期間を 1 0分の 1 とすることで、所定輝度を表示するようにした。なお、 1 0倍を例示して説明しているのは理解を容易にするためである。 1 0倍に限定するものでないことは言うまでもない。

つまり、ソース信号線 1 8の寄生容量の充放電を十分に行い、所定の電流値を画素 1 6のトランジスタ 1 1 aにプログラムするためには、ソースドライバ 1 4から比較的大きな電流を出力する必要がある。しかし、このように大きな電流をソース信号線 1 8に流すとこの電流値が画素にプログラムされてしまい、所定の電流に対し大きな電流が E L素子 1 5 に流れる。たとえば、 1 0倍の電流でプログラムすれば、当然、 1 0倍の電流が E L素子 1 5に流れ、 E L素子 1 5は 1 0倍の輝度で発光する。所定の発光輝度にするためには、 E L素子 1 5に流れる時間を 1 / 1 0 にすればよい。このように駆動することにより、ソース信号線 1 8の寄生容量を十分に充放電できるし、所定の発光輝度を得ることができる。なお、 1 0倍の電流値を画素のトランジスタ 1 1 a (正確にはコンデンサ 1 9の端子電圧を設定している）に書き込み、 E L素子 1 5のオン時間を 1 Z 1 0にするとしたがこれは一例である。場合によっては、 1 0倍の電流値を画素のトランジスタ 1 1 aに書き込み、 E L素子 1 5のオン時間を 1 / 5にしてもよい。逆に 1 0倍の電流値を画素のトランジスタ 1 1 aに書き込み、 E L素子 1 5のオン時間を 1 / 2倍にする場合もあるであろう。

本発明は、画素への書き込み電流を所定値以外の値にし、 E L素子 1 5に流れる電流を間欠状態にして駆動することに特徴がある。本明細書では説明を容易にするため、 N倍の電流値を画素のトランジスタ 1 1に書き込み、 E L素子 1 5のオン時間を 1 / N倍にするとして説明する。しかし、これに限定するものではなく、 N 1倍の電流値を画素のトランジスタ 1 1に書き込み、 E L素子 1 5のオン時間を 1 / (N 2) 倍（N 1と N 2とは異なる）でもよいことは言うまでもない。

白ラスター表示において、表示画面 5 0の 1フィーノレド（フレーム）期間の平均輝度を B 0と仮定する。この時、各画素 1 6の輝度 B 1が平均輝度 B 0よりも高くなるように電流（電圧）プログラムを行う駆動方法である。かつ、少なくとも 1フィールド（フレーム）期間において、非表示領域 5 3が発生するようにする駆動方法である。したがって、本発明の駆動方法では、 1フィールド（フレーム）期間の平均輝度は B 1 よりも低くなる。

なお、間欠する間隔（非表示領域 5 2/非表示領域 5 3) は等間隔に限定するものではない。たとえば、ランダムでもよい（全体として、表示期間もしくは非表示期間が所定値（一定割合）となればよい）。また、 RGBで異なっていてもよい。つまり、白（ホワイト）バランスが最適になるように、 R、 G、 B表示期間もしくは非表示期間が所定値（一定割合）となるように調整（設定）すればよい。

本発明の駆動方法の説明を容易にするため、 1 /Nとは、 I F ( 1フィールドまたは 1フレーム）を基準にしてこの 1 Fを 1 ZNにするとして説明する。しかし、 1画素行が選択され、電流値がプログラムされる時間（通常、 1水平走査期間（1 H) ) があるし、また、走査状態によつては誤差も生じることは言うまでもない。

たとえば、 N= 1 0倍の電流で画素 1 6に電流プログラムし、 1 /5 の期間の間、 E L素子 1 5を点灯させてもよい。 E L素子 1 5は、 1 0 / 5 = 2倍の輝度で点灯する。 N= 2倍の電流で画素 1 6に電流プログラムし、 1 Z4の期間の間、 E L素子 1 5を点灯させてもよい。 E L素子 1 5は、 2/4 = 0. 5倍の輝度で点灯する。つまり、本発明は、 N = 1倍でない電流でプログラムし、かつ、常時点灯（ 1/1、つまり、間欠表示でない）状態以外の表示を実施するものである。また、 E L素子 1 5に供給する電流を 1フレーム（あるいは 1フィールド）の期間において、少なくとも 1回、オフする駆動方式である。また、所定値よりも大きな電流で画素 1 6にプログラムし、少なくとも、間欠表示を実施する駆動方式である。

有機（無機） E L表示装置は、 CRTのように電子銃で線表示の集合として画像を表示するディスプレイとは表示方法が基本的に異なる点にも課題がある。つまり、 E L表示装置では、 I F (1フィールドあるいは 1フレーム）の期間の間は、画素に書き込んだ電流（電圧）を保持する。そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。

本発明では、 1 F/Nの期間の間だけ、 E L素子 1 5に電流を流し、他の期間（I F (N— 1 ) /N) は電流を流さない。この駆動方式を実施し画面の一点を観測した場合を考える。この表示状態では 1 Fごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に間欠表示状態となる。動画データ表示を、間欠表示状態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、 CRTに近い動画表示を実現することができる。

本発明の駆動方法では、間欠表示を実現する。しかし、間欠表示は、トランジスタ 1 1 dを 1 H周期でオンオフ制御するだけでよい。したがつて、回路のメインクロックは従来と変わらないため、回路の消費電力が增加することもない。液晶表示パネルでは、間欠表示を実現するために画像メモリが必要である。本発明は、画像データは各画素 1 6に保持されている。したがって、間欠表示を実施するための画像メモリは不要である。本発明はスィツチングのトランジスタ 1 1 d、あるいはトランジスタ 1 1 eなどをオンオフさせるだけで E L素子 1 5に流す電流を制御する _c つまり、 E L素子 1 5に流れる電流 I wをオフしても、画像データはそのままコンデンサ 1 9の保持されている。したがって、次のタイミングでトランジスタ 1 1 dなどをオンさせ、 E L素子 1 5に電流を流せば、その流れる電流は前に流れていた電流値と同一である。本発明では黒揷入（黒表示などの間欠表示）を実現する際においても、回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリも不要である。また、有機 E L素子 1 5は電流を印加してから発光するまでの時間が短く、高速に応答する。そのため、動画表示に適し、さらに間欠表示を実施することにより従来のデータ保持型の表示パネル（液晶表示パネル、 E L表示パネルなど）の問題である動画表示の問題を解決できる。

さらに、大型の表示装置でソース信号線 1 8の配線長が長くなり、ソース信号線 1 8の寄生容量が大きくなる場合は、 N値を大きくすることにより対応できる。ソース信号線 1 8に印加するプログラム電流値を N 倍にした場合、グート信号線 1 7 b (トランジスタ l i d ) の導通期間を 1 F / Nとすればよい。これによりテレビ、モニターなどの大型表示装置などにも適用が可能である。

また、ソースドライバ回路 1 4の出力段は定電流回路 7 0 4 (図 7 0 を参照のこと）で構成されている。定電流回路であるから、液晶表示パネルのソースドライバ回路のように、表示パネルの大きさに応じて出力段のバッファサイズを変化させる必要はない。

以下、図面を参照しながら、本発明の駆動方法についてさらに詳しく説明をする。ソース信号線 1 8の寄生容量は、隣接したソース信号線 1 8間の結合容量、ソースドライブ I C (回路） 1 4のバッファ出力容量、グート信号線 1 7とソース信号線 1 8とのクロス容量などにより発生する。この寄生容量は通常 1 0 p F以上となる。電圧駆動の場合は、ソースドライバ I C 1 4からは低ィンピーダンスで電圧がソース信号線 1 8 に印加されるため、寄生容量が多少大きくとも駆動では問題とならない。

しかし、電流駆動では特に黒レベルの画像表示では 20 n A以下の微小電流で画素のコンデンサ 1 9をプログラムする必要がある。したがつて、寄生容量が所定値以上の大きさで発生すると、 1画素行にプロダラムする時間（通常、 1 H以内、ただし、 2画素行を同時に書き込む場合もあるので 1 H以内に限定されるものではない。）内に寄生容量を充放電することができない。 1 H期間で充放電できなれば、画素への書き込み不足となり、解像度がでない。

図 1の画素構成の場合、図 3の（a ) に示すように、電流プログラム時は、プログラム電流 I wがソース信号線 1 8に流れる。この電流 I w がトランジスタ 1 1 aを流れ、 I wを流す電流が保持されるように、コンデンサ 1 9に電圧設定（プログラム）される。このとき、トランジスタ 1 1 dはオープン状態（オフ状態）である。

今、電流 I 1が本来流す電流（所定値）の N倍であるとすると、図 3 の（ b ) の E L素子 1 5に流れる電流も I wとなる。したがって、所定値の 1 0倍の輝度で E L素子 1 5は発光する。つまり、図 1 2に図示するように、倍率 Nを高くするほど、画素 1 6の表示輝度 Bも高くなる。したがって、倍率と画素 1 6の輝度とは比例関係となる。そこで、トランジスタ l i dを本来オンする時間（約 1 F) の 1 /N の期間だけオンさせ、他の期間（N— 1) ZN期間はオフさせれば、 1 F全体の平均輝度は所定の輝度となる。この表示状態は、 CRTが電子銃で画面を走査しているのと近似する。異なる点は、画面全体の 1/N (全画面を 1 とする）が点灯している点である（CRTでは、点灯している範囲は 1画素行（厳密には 1画素である）。

本発明では、この 1 FZNの画像表示領域 5 3が図 1 3の（b) に示すように画面 5 0の上から下に移動する。本発明では、 1 FZNの期間の間だけ、 E L素子 1 5に電流が流れ、他の期間（I F * (N- 1 ) / N) は電流が流れない。したがって、各画素 1 6は間欠表示となる。しかし、人間の目には残像により画像が保持された状態となるので、全画面が均一に表示されているように見える。

なお、図 1 3に図示するように、書き込み画素行 5 1 aは非点灯表示 5 2 aとする。しかし、これは、図 1、図 2などの画素構成の場合である。図 38などで図示するカレントミラーの画素構成では、書き込み画素行 5 1 aは点灯状態としてもよい。しかし、本明細書では、説明を容易にするため、主として、図 1の画素構成を例示して説明をする。また、図 1 3、図 1 6などの所定駆動電流 I wよりも大きい電流でプログラムし、間欠駆動する駆動方法を N倍パルス駆動と呼ぶ。

この表示状態では 1 Fごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示（間欠表示）状態となる。液晶表示パネル（本発明以外の E L表示パネル）では、 1 Fの期間、画素にデータが保持されているため、動画表示の場合は画像データが変化してもその変化に追従することができず、動画ボケとなっていた（画像の輪郭ボケ）。しかし、本発明では画像を間欠表示するため、画像の輸郭ぼけがなくなり良好な表示状態を実現できる。つまり、 C RTに近い動画表示を実現することができる。

なお、図 1 3に図示するように、駆動するためには、画素 1 6の電流プログラム期間（図 1の画素構成においては、ゲート信号線 1 7 aのォン電圧 V g 1が印加されている期間）と、 E L素子 1 5をオフまたはォン制御している期間（図 1の画素構成においては、ゲート信号線 1 7 b のオン電圧 V g 1またはオフ電圧 V g hが印加されている期間）とを独立に制御できる必要がある。したがって、ゲート信号線 1 7 aとゲート信号線 1 7 bは分離されている必要がある。

たとえば、ゲートドライバ回路 1 2から画素 1 6に配線されたゲート信号線 1 7が 1本である場合、ゲート信号線 1 7に印加されたロジック (V g hまたは V g 1 ) をトランジスタ 1 1 bに印加し、グート信号線 1 7に印加されたロジックをィンバータで変換して（V g 1または V g ) して、トランジスタ 1 1 dに印加するという構成では、本発明の駆動方法は実施できない。したがって、本発明では、ゲート信号線 1 7 a を操作するグートドライバ回路 1 2 a と、ゲート信号線 1 7 bを操作するゲートドライバ回路 1 2 bが必要となる。

また、本発明の駆動方法は、図 1の画素構成においても、電流プログラム期間（1 H) 以外の期間においても、非点灯表示にする駆動方法でめる。

図 1 3の駆動方法のタイミングチヤ一トを図 1 4に図示する。なお、本発明などにおいて、特に断りがない時の画素構成は図 1であるとする。図 14でわかるように、各選択された画素行（選択期間は、 1 Hとしている）において、ゲート信号線 1 7 aにオン電圧（V g l ) が印加されている時（図 1 4の（a ) を参照）には、ゲート信号線 1 7 bにはオフ電圧（V g h) が印加されている（図 1 4の（b) を参照）。また、この期間は、 E L素子 1 5には電流が流れていない（非点灯状態）。選択されていない画素行において、ゲート信号線 1 7 aにオフ電圧（V g h) が印加され、ゲート信号線 1 7 bにはオン電圧（V g l ) が印加されている。また、この期間は、 E L素子 1 5に電流が流れている（点灯状態）。また、点灯状態では、 E L素子 1 5は所定の N倍の輝度（N · B) で点灯し、その点灯期間は 1 FZNである。したがって、 1 Fを平均した表示パネルの表示輝度は、（Ν · Β) X ( 1 /Ν) =Β (所定輝度）となる。

図 1 5は、図 1 4の動作を各画素行に適用した実施例である。ゲート信号線 1 7に印加する電圧波形を示している。電圧波形はオフ電圧を V g h (Ηレベル）とし、オン電圧を V g 1 (Lレベル）としている。 '（ 1 ) ( 2) などの添え字は選択している画素行番号を示している。

図 1 5において、ゲート信号線 1 7 a ( 1 )が選択され（V g 1電圧）、選択された画素行のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このプログラム電流は所定値の N倍（説明を容易にするため、 N= 1 0として説明する。もちろん、所定値とは画像を表示するデータ電流であるから、白ラスタ一表示などでない限り固定値ではない。）である。したがって、コンデンサ 1 9には 1 0倍に電流がトランジスタ 1 1 aに流れるようにプログラムされる。画素行（1 ) が選択されている時は、図 1の画素構成ではゲート信号線 1 7 b (1 ) はオフ電圧（V g h) が印加され、 E L素子 1 5には電流が流れない。

1 H後には、ゲート信号線 1 7 a (2) が選択され（V g l電圧）、選択された画素行のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このプログラム電流は所定値の N倍（説明を容易にするため、 N= 1 0として説明する）である。したがって、コンデンサ 1 9には 1 0倍に電流がトランジスタ 1 1 aに流れるようにプログラムされる。画素行（2) が選択されている時は、図 1の画素構成ではゲート信号線 1 7 b (2) はオフ電圧（V g h ) が印加され、 E L素子 1 5には電流が流れない。しかし、先の画素行（1) のゲート信号線 1 7 a ( 1) にはオフ電圧（V g h) が印加され、ゲート信号線 1 7 b ( 1 ) にはオン電圧（V g 1 ) が印加されるため、点灯状態となっている。

次の 1 H後には、ゲート信号線 1 7 a (3) が選択され、ゲート信号線 1 7 b (3) はオフ電圧（V g h) が印加され、画素行（3) の E L 素子 1 5には電流が流れない。しかし、先の画素行（1) (2) のゲート信号線 1 7 a ( 1 ) (2) にはオフ電圧（V g h) が印加され、ゲート信号線 1 7 b (1 ) (2) にはオン電圧（V g 1 ) が印加されるため、点灯状態となっている。 · 以上の動作を 1 Hの同期信号に同期して画像を表示していく。しかし、図 1 5の駆動方式では、 E L素子 1 5には 1 0倍の電流が流れる。したがって、表示画面 50は約 1 0倍の輝度で表示される。もちろん、この状態で所定の輝度表示を行うためには、プログラム電流を 1ノ1 0にしておけばよいことは言うまでもない。しかし、 1 /1 0の電流であれば寄生容量などにより書き込み不足が発生するため、高い電流でプロダラムし、非点灯領域 5 2の揷入により所定の輝度を得るのは本発明の基本的な主旨である。

なお、本発明の駆動方法において、所定電流よりも高い電流が E L素子 1 5に流れるようにし、ソース信号線 1 8の寄生容量を十分に充放電するという概念である。つまり、 E L素子 1 5に N倍の電流を流さなくともよい。たとえば、 E L素子 1 5に並列に電流経路を形成し（ダミーの E L素子を形成し、この E L素子は遮光膜を形成して発光させないなど）、ダミー E L素子と E L素子 1 5に分流して電流を流しても良い。たとえば、信号電流が 0 . 2 μ Aのとき、プログラム電流を 2 . 2 μ A として、トランジスタ 1 1 aには 2 . 2 μ Αを流す。この電流のうち、信号電流 0 . 2 Αを E L素子 1 5に流して、をダミーの E L素子に流すなどの方式が例示される。つまり、図 2 7のダミー画素行 2 8 1を常時選択状態にする。なお、ダミー画素行は発光させないか、もしくは、遮光膜などを形成し、発光していても視覚的に見えないように構成する。

以上のように構成することにより、ソース信号線 1 8に流す電流を N 倍に増加させることにより、駆動用トランジスタ 1 1 aに N倍の電流が流れるようにプログラムすることができ、かつ、電流 E L素子 1 5には、 N倍よりは十分小さい電流を流すことができることになる。以上の方法では、図 5に図示するように、非点灯領域 5 2を設けることなく、全表示画面 5 0を画像表示領域 5 3とすることができる。

図 1 3の（a ) は表示画面 5 0への書き込み状態を図示している。図 1 3の（a ) において、 5 1 aは書き込み画素行である。ソースドライバ I C 1 4から各ソース信号線 1 8にプログラム電流が供給される。なお、図 1 3などでは 1 H期間に書き込む画素行は 1行である。しかし、何ら 1 Hに限定するものではなく、 0 . 5 H期間でも、 2 H期間でもよレ、。また、ソース信号線 1 8にプログラム電流を書き込むとしたが、本発明は電流プログラム方式に限定するものではなく、ソース信号線 1 8 に書き込まれるのは電圧である電圧プログラム方式（図 6 2など）でもよい。

図 1 3の（a ) において、ゲート信号線 1 7 aが選択されるとソース信号線 1 8に流れる電流がトランジスタ 1 1 aにプログラムされる。この時、ゲート信号線 1 7 bはオフ電圧が印加され E L素子 1 5には電流が流れない。これは、 E L素子 1 5側にトランジスタ 1 1 dがオン状態であると、ソース信号線 1 8から E L素子 1 5の容量成分が見え、この容量に影響されてコンデンサ 1 9に十分に正確な電流プログラムができなくなるためである。したがって、図 1の構成を例にすれば、図 1 3の (b) で示すように電流を書き込まれている画素行は非点灯領域 5 2となる。

今、 N (ここでは、先に述べたように N= 1 0とする）倍の電流でプログラムしたとすれば、画面の輝度は 1 0倍になる。したがって、表示画面 50の 90%の範囲を非点灯領域 5 2とすればよい。したがって、画像表示領域の水平走査線が Q C I Fの 220本（S = 2 20) とすれば、 2 2本と表示領域 5 3とし、 220— 2 2 = 1 98本を非表示領域 5 2とすればよい。一般的に述べれば、水平走査線（画素行数）を Sとすれば、 S ZNの領域を表示領域 5 3とし、この表示領域 5 3を N倍の輝度で発光させる。そして、この表示領域 5 3を画面の上下方向に走査する。したがって、 S (N— 1) /Nの領域は非点灯領域 5 2とする。この非点灯領域は黒表示（非発光）である。また、この非発光部 5 2はトランジスタ 1 1 dをオフさせることにより実現する。なお、 N倍の輝度で点灯させるとしたが、当然のことながら明るさ調整、ガンマ調整により N倍の値を調整することは言うまでもない。

また、先の実施例で、 1 0倍の電流でプログラムしたとすれば、画面の輝度は 1 0倍になり、表示画面 50の 90 %の範囲を非点灯領域 5 2 とすればよいとした。しかし、これは、 RGBの画素を共通に非点灯領域 5 2とすることに限定するものではない。例えば、 Rの画素は、 1 / 8を非点灯領域 5 2とし、 Gの画素は、 1 Z 6を非点灯領域 5 2とし、 Bの画素は、 1 Z 1 0を非点灯領域 5 2と、それぞれの色により変化させてもよい。また、 RGBの色で個別に非点灯領域 5 2 (あるいは点灯領域 5 3)を調整できるようにしてもよい。これらを実現するためには、 R、 G、 Bで個別のゲート信号線 1 7 bが必要になる。しかし、以上の RGBの個別調整を可能にすることにより、ホワイトバランスを調整することが可能になり、各階調において色のパランス調整が容易になる（図 4 1を参照のこと）。

図 1 3の（b ) に図示するように、書き込み画素行 5 1 aを含む画素行が非点灯領域 5 2とし、書き込み画素行 5 1 aよりも上画面の S/N (時間的には 1 F/N) の範囲を表示領域 5 3とする（書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる）。面像表示状態は、表示領域 5 3が帯状になって、画面の上から下に移動する。

図 1 3の表示では、 1つの表示領域 5 3が画面の上から下方向に移動する。フレームレートが低いと、表示領域 5 3が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。

この課題に対しては、図 1 6に図示するように、表示領域 53を複数に分割するとよい。この分割された総和が S (N— 1 ) /Nの面積となれば、図 1 3の明るさと同等になる。なお、分割された表示領域 5 3は等しく（等分に）する必要はない。また、分割された非表示領域 5 2も等しくする必要はない。

以上のように、表示領域 5 3を複数に分割することにより画面のちらつきは減少する。したがって、フリツ力の発生はなく、良好な画像表示を実現できる。なお、分割はもつと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。

図 1 7はゲート信号線 1 7の電圧波形および E Lの発光輝度を図示している。図 1 7で明らかなように、ゲート信号線 1 7 bを V g 1 にする期間 (1 F/N) を複数に分割（分割数 K) している。つまり、 V g l にする期間は I F/ (K · N) の期間を K回実施する。このように制御すれば、フリツ力の発生を抑制でき、低フレームレートの画像表示を実現できる。また、この画像の分割数も可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スィツチを押すことにより、あるいは明るさ調整ポリウムを回すことにより、この変化を検出しての値を変更してもよい。また、ユーザーが輝度を調整するように構成してもよい。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。

なお、図 1 7などにおいて、ゲート信号線 1 7 bを V g 1にする期間 ( 1 F/N) を複数に分割（分割数 K) し、 V g l にする期間は 1 FZ (Κ·Ν)の期間を K回実施するとしたがこれに限定するものではない。 1 F/ (Κ · Ν) の期間を L (L≠K) 回実施してもよい。つまり、本発明は、 E L素子 1 5に流す期間（時間）を制御することにより表示画面 5 0を表示するものである。したがって、 1 FZ (K · N) の期間を L (L≠K) 回実施することは本発明の技術的思想に含まれる。また、 Lの値を変化させることにより、表示画面 5 0の輝度をデジタル的に変更することができる。たとえば、 L = 2と L = 3では 5 0 %の輝度（コントラスト）変化となる。また、画像の表示領域 5 3を分割する時、ゲ一ト信号線 1 7 bを V g 1にする期間は同一期間に限定するものではなレ、。

以上の実施例は、 E L素子 1 5に流れる電流を遮断し、また、 E L素子に流れる電流を接続することにより、表示画面 5 0をオンオフ（点灯、非点灯）するものであった。つまり、コンデンサ 1 9に保持された電荷によりトランジスタ 1 1 aに複数回、略同一電流を流すものである。本発明はこれに限定するものではない。たとえば、コンデンサ 1 9に保持された電荷を充放電させることにより、表示画面 5 0をオンオフ（点灯、非点灯）する方式でもよい。

図 1 8は図 1 6の画像表示状態を実現するための、ゲート信号線 1 7 に印加する電圧波形である。図 1 8と図 1 5の差異は、ゲート信号線 1 7 bの動作である。ゲート信号線 1 7 bは画面を分割する個数に対応して、その個数分だけオンオフ（V g l と V g h ) 動作する。他の点は図 1 5と同一であるので説明を省略する。

E L表示装置では黒表示は完全に非点灯であるから、液晶表示パネルを間欠表示した場合のように、コントラスト低下もない。また、図 1の構成においては、トランジスタ 1 1 dをオンオフ操作するだけで間欠表示を実現できる。また、図 3 8、図 5 1の構成においては、トランジスタ素子 1 1 eをオンオフ操作するだけで、間欠表示を実現することができる。これは、コンデンサ 1 9に画像データがメモリ（アナログ値であるから階調数は無限大）されているからである。つまり、各画素 1 6に、画像データは 1 Fの期間中は保持されている。この保持されている画像データに相当する電流を E L素子 1 5に流すか否かをトランジスタ 1 1 d、 1 1 e の制御により実現しているのである。

したがって、以上の駆動方法は、電流駆動方式に限定されるものではなく、電圧駆動方式にも適用できるものである。つまり、 E L素子 1 5 に流す電流が各画素内で保存している構成において、駆動用トランジスタ 1 1を E L素子 1 5間の電流経路をオンオフすることにより、間欠駆動を実現するものである。

コンデンサ 1 9の端子電圧を維持することは重要である。 1フィールド（フレーム）期間でコンデンサ 1 9の端子電圧が変化（充放電）すると、画面輝度が変化し、フレームレートが低下した時にちらつき（フリッカなど）が発生するからである。トランジスタ 1 1 aが 1 フレーム（ 1 フィールド）期間で E L素子 1 5に流す電流は、少なくとも 6 5 %以下に低下しないようにする必要がある。この 6 5 %とは、画素 1 6に書き込み、 E L素子 1 5に流す電流の最初が 1 0 0 %とした時、次のフレーム（フィールド）で前記画素 1 6に書き込む直前の E L素子 1 5に流す電流が 6 5 %以上とすることである。

図 1の画素構成では、間欠表示を実現する場合としない場合では、 1 画素を構成するトランジスタ 1 1の個数に変化はない。つまり、画素構成はそのままで、ソース信号線 1 8の寄生容量の影響と除去し、良好な電流プログラムを実現している。その上、 C R Tに近い動画表示を実現しているのである。

また、ゲートドライバ回路 1 2の動作クロックはソースドライバ回路 1 4の動作クロックに比較して十分に遅いため、回路のメインクロックが高くなるということはない。また、 Nの値の変更も容易である。

なお、画像表示方向（画像書き込み方向）は、 1 フィールド（ 1 フレーム）目では画面の上から下方向とし、つぎの第 2フィールド（フレーム）目では画面の下から上方向としてもよい。つまり、上から下方向と、下から上方向とを交互にくりかえす。

さらに、 1フィールド（ 1フレーム）目では画面の上から下方向とし、いったん、全画面を黒表示（非表示）とした後、つぎの第 2フィールド

(フレーム）目では画面の下から上方向としてもよい。また、いったん、全画面を黒表示（非表示）としてもよい。

なお、以上の駆動方法の説明では、画面の書き込み方法を画面の上から下あるいは下から上としたが、これに限定するものではない。画面の書き込み方向は絶えず、画面の上から下あるいは下から上と固定し、非表示領域 5 2の動作方向を 1ブイールド目では画面の上から下方向とし- つぎの第 2フィールド目では画面の下から上方向としてもよい。また、 1 フレームを 3 フィールドに分割し、第 1のフィールドでは R、第 2のフィールドでは G、第 3のフィールドでは B として、 3 フィールドで 1 フレームを形成するとしてもよい。また、 1水平走査期間（1 H ) ごとに、 R、 G、 Bを切り替えて表示してもよい（図 1 7 5から図 1 8 0などを参照のこと）。以上の事項は他の本発明の実施例でも同様である。非表示領域 5 2は完全に非点灯状態である必要はない。微弱な発光あるいは低輝度の画像表示があっても実用上は問題ない。つまり、画像表示領域 5 3よりも表示輝度が低い領域と解釈するべきである。また、非表示領域 5 2とは、 R、 G、 B画像表示のうち、 1色または 2色のみが非表示状態という場合も含まれる。また、 R、 G、 B画像表示のうち、 1色または 2色のみが低輝度の画像表示状態という場合も含まれる。基本的には表示領域 5 3の輝度（明るさ）が所定値に維持される場合、表示領域 5 3の面積が広くなるほど、画面 5 0の輝度は高くなる。たとえば、表示領域 5 3の輝度が 1 0 0 ( n t ) の場合、表示領域 5 3が全画面 5 0に占める割合が 1 0 %から 2 0 %にすれば、画面の輝度は 2倍となる。したがって、全画面 5 0に占める表示領域 5 3の面積を変化させることにより、画面の表示輝度を変化することができる。画面 5 0の表示輝度は画面 5 0に占める表示領域 5 3の割合に比例する。

表示領域 5 3の面積はシフトレジスタ回路 6 1へのデータパルス（ S T 2 ) を制御することにより、任意に設定できる。また、データパルスの入力タイミング、周期を変化させることにより、図 1 6の表示状態と図 1 3の表示状態とを切り替えることができる。 1 F周期でのデータパルス数を多くすれば、画面 5 0は明るくなり、少なくすれば、画面 5 0 は暗くなる。また、連続してデータパルスを印加すれば図 1 3の表示状態となり、間欠にデータパルスを入力すれば図 1 6の表示状態となる。図 1 9の（ a ) は図 1 3のように表示領域 5 3が連続している場合の明るさ調整方式である。図 1 9 ( a 1 ) の画面 5 0の表示輝度が最も明るい。図 1 9 ( a 2 ) の画面 5 0の表示輝度が次に明るく、図 1 9 ( a 3 ) の画面 5 0の表示輝度が最も喑ぃ。図 1 9の（ a ) は最も動画表示に適する ₀

図 1 9 ( a 1 ) から図 1 9 ( a 3 ) への変化（あるいはその逆）は、先にも記載したようにゲートドライバ回路 1 2のシフトレジスタ回路 6 1などの制御により、容易に実現できる。この際、図 1の V d d電圧は変化させる必要がない。つまり、電源電圧を変化させずに表示画面 5 0 の輝度変化を実施できる。また、図 1 9 ( a 1 ) から図 1 9 ( a 3 ) への変化の際、画面のガンマ特性は全く変化しない。したがって、画面 5 0の輝度によらず、表示画像のコントラスト、階調特性が維持される。これは本発明の効果のある特徴である。

従来の画面の輝度調整では、画面 5 0の輝度が低い時は、階調性能が低下する。つまり、高輝度表示の時は 6 4階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない場合がほとんどである。これに比較して、本発明の駆動方法では、画面の表示輝度に依存せず、最高の 6 4階調表示を実現できる。

図 1 9の（b ) は図 1 6のように表示領域 5 3が分散している場合の明るさ調整方式である。図 1 9 (b 1 ) の画面 5 0の表示輝度が最も明るい。図 1 9 (b 2 ) の画面 5 0の表示輝度が次に明るく、図 1 9 (b 3 ) の画面 5 0の表示輝度が最も暗い。図 1 9 ( b 1 ) 力ら図 1 9 ( b 3 ) への変化（あるいはその逆）は、先にも記載したようにゲートドラィバ回路 1 2のシフトレジスタ回路 6 1などの制御により、容易に実現できる。図 1 9の（b ) のように表示領域 5 3を分散させれば、低フレ一ムレートでもフリッ力が発生しない。

さらに低フレームレートでも、フリッ力が発生しないようにするには、図 1 9の（c ) のように表示領域 5 3を細かく分散させればよい。しかし、動画の表示性能は低下する。したがって、動画を表示するには、図 1 9の（a) の駆動方法が適している。静止画を表示し、低消費電力化を要望する時は、図 1 9の（ c )の駆動方法が適している。図 1 9の（ a ) から図 1 9の（c ) の駆動方法の切り替えも、シフトレジスタ回路 6 1 の制御により容易に実現できる。

以上の実施例は、主として、 N= 2倍、 4倍などにする実施例であつた。しかし、本発明は整数倍に限定されるものではないことは言うまでもない。また、 N= 2以上に限定されるものでもない。たとえば、ある時刻で表示画面 50の半分以下の領域を非点灯領域 5 2とすることもある。所定値の 5/4倍の電流 I wで電流プログラムし、 1 Fの 4Z5期間点灯させれば、所定の輝度を実現できる。 '

本発明はこれに限定されるものではない。一例として、 1 0Z4倍の電流 I wで電流プログラミングし、 1 Fの 4/5期間の間点灯させるという方法もある。この場合は、所定輝度の 2倍で点灯する。また、 5Z 4倍の電流 I wで電流プログラミングし、 1 Fの 2/ 5期間の間点灯させるという方法もある。この場合は、所定輝度の 1Z2倍で点灯する。また、 5 /4倍の電流 I wで電流プログラミングし、 I Fの 1/ 1期間の間点灯させるという方法もある。この場合は、所定輝度の 5/4倍で点灯する。

つまり、本発明は、プログラム電流の大きさと、 1 Fの点灯期間を制御することにより、表示画面の輝度を制御する方式である。かつ、 1 F 期間よりも短い期間点灯させることにより、非点灯領域 5 2を挿入でき、動画表示性能を向上できる。 1 Fの期間、常時点灯させることにより明るい画面を表示できる。

画素に書き込む電流' （ソースドライバ回路 1 4から出力するプロダラム電流）は、画素サイズが A平方 mmとし、白ラスター表示所定輝度を B (n t ) とした時、プログラム電流 I (μ Α) は、

(A X Β ) / 20 < = I < = (A X B )

の範囲とすることが好ましい。発光効率が良好となり、かつ、電流書込み不足が解消する。

さらに、好ましくは、プログラム電流 I (μ Α) は、

(ΑΧΒ) / 1 0 < = I < = (A X Β)

の範囲とすることが好ましい。

図 20はソース信号線 1 8に流れる電流を増大させる他の実施例の説明図である。基本的に複数の画素行を同時に選択し、複数の画素行をあわせた電流でソース信号線 1 8の寄生容量などを充放電し電流書き込み不足を大幅に改善する方式である。ただし、複数の画素行を同時に選択するため、 1画素あたりの駆動する電流を減少させることができる。したがって、 E L素子 1 5に流れる電流を減少させることができる。ここで、説明を容易にするため、一例として、 Ν = 1 0として説明する（ソース信号線 1 8に流す電流を 1 0倍にする）。

図 20で説明する本発明は、画素行は同時に Μ画素行を選択する。ソースドライバ I C 1 4からは所定電流の Ν倍電流をソース信号線 1 8に印加する。各画素には E L素子 1 5に流す電流の Ν/Μ倍の電流がプログラムされる。一例として、 E L素子 1 5を所定発光輝度とするために、 E L素子 1 5に流れる時間を 1フレーム（1フィールド）の ΜΖΝ時間にする（ただし、 Μ/Νに限定するものではない。 Μ/Νとするのは理解を容易にするためである。先にも説明したように、表示する画面 50 輝度により自由に設定できることはいうまでもない。）。このように駆動することにより、ソース信号線 1 8の寄生容量を十分に充放電でき、良好な解像度を所定の発光輝度を得ることができる。

1フレーム（ 1フィールド）の Μ/Νの期間の間だけ、 E L素子 1 5 に電流を流し、他の期間（I F (N— 1 ) M/N) は電流を流さないように表示する。この表示状態では 1 Fごとに画像データ表示、黒表示（非点灯）が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示（間欠表示）状態となる。したがって、画像の輪郭ぼけがなくなり良好な動画表示を実現できる。また、ソース信号線 1 8には N 倍の電流で駆動するため、寄生容量の影響をうけず、高精細表示パネルにも対応できる。

図 2 1は、図 2 0の駆動方法を実現するための駆動波形の説明図である。信号波形はオフ電圧を V g h (Hレベル）とし、オン電圧を V g l (Lレベル）としている。各信号線の添え字は画素行の番号（（ 1 ) (2) (3) など）を記載している。なお、行数は Q C I F表示パネルの場合は 220本であり、 VGAパネルでは 480本である。

図 2 1において、グート信号線 1 7 a ( 1 )が選択され（V g 1電圧）、選択された画素行のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。ここでは説明を容易にするため、まず、書き込み画素行 5 1 _aが画素行（1 ) 番目であるとして説明する。

また、ソース信号線 1 8に流れるプログラム電流は所定値の N倍（説明を容易にするため、 N= 1 0として説明する。もちろん、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。）である。また、 5画素行が同時に選択（M= 5) として説明をする。したがって、理想的には 1つの画素のコンデンサ 1 9 には 2倍（N/M= 1 0/5 = 2 ) に電流がトランジスタ 1 1 aに流れるようにプログラムされる。

書き込み画素行が（ 1 )画素行目である時、図 2 1で図示したように、ゲート信号線 1 7 aは（1 ) (2) (3) (4) (5) が選択されている。つまり、画素行（1 ) (2) (3) (4) (5) のスイッチングトランジスタ 1 1 b、トランジスタ 1 1 cがオン状態である。また、ゲート信号線 1 7 bはゲート信号線 1 7 aの逆位相となっている。したがつて、画素行（1 ) (2) ( 3) (4) ( 5) のスイッチングトランジスタ 1 1 dがオフ状態であり、対応する画素行の E L素子 1 5には電流が流れていない。つまり、非点灯状態 5 2である。

理想的には、 5画素のトランジスタ 1 1 a力^ それぞれ I w X 2の電流をソース信号線 1 8に流す（つまり、ソース信号線 1 8には I wX 2 XN= I wX 2 X 5 = I wX 1 0。したがって、本発明の N倍パルス駆動を実施しない場合が所定電流 I wとすると、 I wの 1 0倍の電流がソース信号線 1 8に流れる）。

以上の動作（駆動方法）により、各画素 1 6のコンデンサ 1 9には、 2倍の電流がプログラムされる。ここでは、理解を容易にするため、各トランジスタ 1 1 aは特性（V t、 S値）がー致しているとして説明をする。

同時に選択する画素行が 5画素行（M= 5) であるから、 5つの駆動用トランジスタ 1 1 aが動作する。つまり、 1画素あたり、 1 0 5 = 2倍の電流がトランジスタ 1 1 aに流れる。ソース信号線 1 8には、 5 つのトランジスタ 1 1 aのプログラム電流を加えた電流が流れる。たとえば、書き込み画素行 5 1 aに、本来、書き込む電流 I wとし、ソース信号線 1 8には、 I wX I Oの電流を流す。書き込み画素行（1 ) より以降に画像データを書き込む書き込み画素行 5 1 bソース信号線 1 8への電流量を増加させるため、補助的に用いる画素行である。しかし、書き込み画素行 5 1 bは後に正規の画像データが書き込まれるので問題がない。

したがって、 4画素行 5 l bにおいて、 1 H期間の間は 5 1 a と同一表示である。そのため、書き込み画素行 5 1 a と電流を增加させるために選択した画素行 5 1 b とを少なくとも非表示状態 5 2とするのである _c ただし、図 3 8のようなカレントミラーの画素構成、その他の電圧プログラム方式の画素構成では表示状態としてもよい。

1 H後には、ゲート信号線 1 7 a (1) は非選択となり、ゲート信号線 1 7 bにはオン電圧（V g l ) が印加される。また、同時に、ゲート信号線 1 7 a (6) が選択され（V g 1電圧）、選択された画素行（6) のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このように動作することにより、画素行（1 ) には正規の画像データが保持される。 '

次の、 1 H後には、ゲート信号線 1 7 a (2) は非選択となり、グート信号線 1 7 bにはオン電圧（V g l ) が印加される。また、同時に、ゲート信号線 1 7 a (7) が選択され（V g 1電圧）、選択された画素行（7) のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このように動作することにより、画素行（2) には正規の画像データが保持される。以上の動作と 1画素行ずっシフトしながら走查することにより 1画面が書き換えられる。

図 2 0の駆動方法では、各画素には 2倍の電流（電圧）でプログラムを行うため、各画素の E L素子 1 5の発光輝度は理想的には 2倍となる。したがって、表示画面の輝度は所定値よりも 2倍となる。これを所定の輝度とするためには、図 1 6に図示するように、書き込み画素行 5 1を含み、かつ表示画面 50の 1 / 2の範囲を非表示領域 5 2とすればよい。図 1 3と同様に、図 20のように 1つの表示領域 5 3が画面の上から下方向に移動すると、フレームレートが低いと、表示領域 53が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。

この課題に対しては、図 2 2に図示するように、表示領域 5 3を複数に分割するとよい。分割された非表示領域 5 2を加えた部分が S ( N— 1 ) Z Nの面積となれば、分割しない場合と同一となる。

図 2 3はゲート信号線 1 7に印加する電圧波形である。図 2 1 と図 2 3との差異は、基本的にはゲート信号線 1 7 bの動作である。ゲート信号線 1 7 bは画面を分割する個数に対応して、その個数分だけオンオフ ( V g 1 と V g h ) 動作する。他の点は図 2 1 とほぼ同一あるいは類推できるので説明を省略する。

以上のように、表示領域 5 3を複数に分割することにより画面のちらつきは減少する。したがって、フリツ力の発生はなく、良好な画像表示を実現できる。なお、分割はもつと細かくしてもよい。しかし、分割すればするほどフリッカは軽減する。特に E L素子 1 5の応答性は速いため、 5 μ s e cよりも小さい時間でオンオフしても、表示輝度の低下はない。

本発明の駆動方法において、 E L素子 1 5のオンオフは、ゲート信号線 1 7 bに印加する信号のオンオフで制御できる。そのため、本発明の駆動方法では、 K H zオーダ一の低周波数で制御が可能である。また、黒画面揷入（非表示領域 5 2挿入）を実現するのには、画像メモリなどを必要としない。したがって、低コストで本発明の駆動回路あるいは方法を実現できる。

図 2 4は同時に選択する画素行が 2画素行の場合である。検討した結果によると、低温ポリシリコン技術で形成した表示パネルでは、 2画素行を同時に選択する方法は表示均一性が実用的であった。これは、隣接した画素の駆動用トランジスタ 1 1 aの特性が極めて一致しているためと推定される。また、レーザーァニールする際に、ストライプ状のレーザ一の照射方向はソース信号線 1 8と平行に照射することで良好な結果が得られた。

これは同一時間にァニールされる範囲の半導体膜は特性が均一であるためである。つまり、ストライプ状のレーザー照射範囲内では半導体膜が均一に作製され、この半導体膜を利用したトランジスタの V t 、モビリティがほぼ等しくなるためである。したがって、ソース信号線 1 8の形成方向に平行にストライプ状のレーザーショットを照射し、この照射位置を移動させることにより、ソース信号線 1 8に沿った画素（画素列、画面の上下方向の画素）の特性はほぼ等しく作製される。したがって、複数の画素行を同時にオンさせて電流プログラムを行った時、プログラム電流は、同時に選択されて複数の画素にはプログラム電流を選択された画素数で割った電流が、ほぼ同一に電流プログラムされる。したがつて、目標値に近い電流プログラムを実施でき、均一表示を実現できる。したがって、レーザーショット方向と図 2 4などで説明する駆動方式とは相乗効果がある。

以上のように、レーザーショットの方向をソース信号線 1 8の形成方向と略一致させる（図 7を参照のこと）ことにより、画素の上下方向のトランジスタ 1 1 aの特性がほぼ同一になり、良好な電流プログラムを実施することができる（画素の左右方向のトランジスタ 1 1 aの特性が一致していなくとも）。以上の動作は、 1 H ( 1水平走査期間）に同期して、 1画素行あるいは複数画素行ずつ選択画素行位置をずらせて実施する。

なお、図 8で説明したように、レーザーショットの方向をソース信号線 1 8と平行にするとしたが、必ずしも平行でなくともよい。ソース信号線 1 8に対して斜め方向にレーザーショットを照射しても 1つのソース信号線 1 8に沿った画素の上下方向のトランジスタ 1 1 aの特性はほぼ一致して形成されるからある。したがって、ソース信号線に平行にレ一ザ一ショットを照射するとは、ソース信号線 1 8の沿った任意の画素の上または下に隣接した画素を、 1つのレーザー照射範囲に入るように形成するということである。また、ソース信号線 1 8とは一般的には、映像信号となるプログラム電流あるいは電圧を伝達する配線である。なお、本発明の実施例では 1 Hごとに、書き込み画素行位置をシフトさせるとしたが、これに限定するものではなく、 2 Hごとにシフト（2 画素行ごと）してもよく、また、それ以上の画素行ずつシフトさせてもよい。また、任意の時間単位でシフトしてもよい。また、 1画素行とばしでシフトしてもよい。

画面位置に応じて、シフトする時間を変化させてもよい。たとえば、画面の中央部でのシフト時間を短くし、画面の上下部でシフト時間を長くしてもよい。たとえば、画面 5 0の中央部は 2 0 0 s e cごとに 1 画素行をシフトし、画面 5 0の上下部は、 1 0 0 /i s e cごとに 1画素行をシフトする。このようにシフトすることにより、画面 5 0の中央部の発光輝度が高くなり、周辺（画面 5 0の上部と下部）を低くできる）。なお、画面 5 0の中央部と画面上部のシフト時間、画面 5 0の中央部と画面下部のシフト時間は滑らかに時間変化するようにし、輝度輪郭がでないように制御することは言うまでもない。

なお、ソースドライバ回路 1 4の基準電流を画面 5 0の走査位置に対応して変化'（図 1 4 6などを参照のこと）させてもよい。たとえば、画面 5 0の中央部の基準電流を 1 0 μ Aとし、画面 5 0の上下部の基準電流は 5 μ Αとする。このように画面 5 0位置に対応して基準電流を変化させることにより、画面 5 0の中央部の発光輝度が高くなり、周辺（画面 5 0の上部と下部）を低くできる）。なお、画面 5 0の中央部と画面上部との間の基準電流、画面 5 0の中央部と画面下部との間の基準電流の値は滑らかに時間変化するようにし、輝度輪郭がでないように基準電流を制御することは言うまでもない。

また、画面位置に応じて、画素行をシフトする時間を制御する駆動方法と、画面 5 0位置に対応して基準電流を変化させる駆動方法を組み合わせて画像表示を行っても良いことは言うまでもない。

フレームごとにシフト時間を変化させてもよい。また、連続した複数画素行を選択することに限定するものではない。例えば、 1画素行へだてた画素行を選択してもよい。

つまり、第 1番目の水平走査期間に第 1番目の画素行と第 3番目の画素行を選択し、第 2番目の水平走査期間に第 2番目の画素行と第 4番目の画素行を選択し、第 3番目の水平走査期間に第 3番目の画素行と第 5 番目の画素行を選択し、第 4番目の水平走査期間に第 4番目の画素行と第 6番目の画素行を選択する駆動方法である。もちろん、第 1番目の水平走査期間に第 1番目の画素行と第 3番目の画素行と第 5番目の画素行を選択するという駆動方法も技術的範疇である。もちろん、複数画素行へだてた画素行位置を選択してもよい。

なお、以上のレーザーショット方向と、複数本の画素行を同時に選択するという組み合わせは、図 1、図 2、図 3 2の画素構成のみに限定されるものではなく、カレントミラーの画素構成である図 3 8、図 4 2、図 5 0などの他の電流駆動方式の画素構成にも適用できることはいうまでもない。また、図 4 3、図 5 1、図 5 4、図 6 2などの電圧駆動の画素構成にも適用できる。つまり、画素上下のトランジスタの特性が一致しておれば、同一のソース信号線 1 8に印加した電圧値により良好に電圧プログラムを実施できるからである。

図 2 4において、書き込み画素行が（1 ) 画素行目である時、ゲート信号線 1 7 aは（ 1 ) ( 2 ) が選択されている（図 2 5を参照のこと）。つまり、画素行（ 1 ) (2) のスイッチングトランジスタ l i b、トランジスタ 1 1 cがオン状態である。したがって、少なくとも画素行（ 1 ) (2) のスイッチングトランジスタ 1 1 dがオフ状態であり、対応する画素行の E L素子 1 5には電流が流れていない。つまり、非点灯状態 5 2である。なお、図 24では、フリツ力の発生を低減するため、表示領域 5 3を 5分割している。

理想的には、 2画素（行）のトランジスタ 1 1 a力 S、それぞれ I wX 5 (N= 1 0の場合。つまり、 K= 2であるから、ソース信号線 1 8に流れる電流は I w XKX 5 = I wX l 0となる）の電流をソース信号線 1 8に流す。そして、各画素 1 6のコンデンサ 1 9には、 5倍の電流がプログラムされる。

同時に選択する画素行が 2画素行（K= 2) であるから、 2つの駆動用トランジスタ 1 1 aが動作する。つまり、 1画素あたり、 1 0/2 = 5倍の電流がトランジスタ 1 1 aに流れる。ソース信号線 1 8には、 2 つのトランジスタ 1 1 aのプログラム電流を加えた電流が流れる。

たとえば、書き込み画素行 5 1 aに、本来、書き込む電流 I dとし、ソース信号線 1 8には、 I w X 1 0の電流を流す。書き込み画素行 5 1 bは後に正規の画像データが書き込まれるので問題がない。画素行 5 1 bは、 1 H期間の間は 5 1 aと同一表示である。そのため、書き込み画素行 5 1 aと電流を増加させるために選択した画素行 5 1 bとを少なくとも非表示状態 5 2とするのである。'

次の、 1 H後には、ゲート信号線 1 7 a ( 1 ) は非選択となり、グート信号線 1 7 bにはオン電圧（V g l ) が印加される。また、同時に、ゲート信号線 1 7 a (3) が選択され（V g 1電圧）、選択された画素行（3 ) のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このように動作することにより、画素行（ 1 ) には正規の画像データが保持される。

次の、 1 H後には、ゲート信号線 1 7 a ( 2 ) は非選択となり、ゲート信号線 1 7 bにはオン電圧（V g l ) が印加される。また、同時に、ゲート信号線 1 7 a (4 ) が選択され（V g 1電圧）、選択された画素行（4) のトランジスタ 1 1 aからソースドライバ回路 1 4に向かってソース信号線 1 8にプログラム電流が流れる。このように動作することにより、画素行（2) には正規の画像データが保持される。以上の動作と 1画素行ずつシフト（もちろん、複数画素行ずつシフトしてもよい。たとえば、擬似インターレース駆動であれば、 2行ずつシフトするであろう。また、画像表示の観点から、複数の画素行に同一画像を書き込む場合もあるであろう）しながら走査することにより 1画面が書き換えられる。

図 1 6と同様であるが、図 2 4の駆動方法では、各画素には 5倍の電流（電圧）でプログラムを行うため、各画素の E L素子 1 5の発光輝度は理想的には 5倍となる。したがって、表示領域 5 3の輝度は所定値よりも 5倍となる。これを所定の輝度とするためには、図 1 6などに図示するように、書き込み画素行 5 1を含み、かつ表示画面 1の 1 / 5の範囲を非表示領域 5 2とすればよい。

図 2 7に図示するように、 2本の書き込み画素行 5 1 ( 5 1 a , 5 1 b ) が選択され、画面 5 0の上辺から下辺に順次選択されていく（図 2 6も参照のこと。図 2 6では画素 1 6 a と 1 6 bが選択されている）。しかし、図 2 7の（b ) のように、画面の下辺までくると書き込み画素行 5 1 aは存在するが、 5 1 bはなくなる。つまり、選択する画素行が 1本しかなくなる。そのため、ソース信号線 1 8に印加された電流は、すべて画素行 5 1 aに書き込まれる。したがって、画素行 5 1 aに比較して、 2倍の電流が画素にプログラムされてしまう。この課題に対して、本発は、図 2 7の（b ) に図示するように画面 5 0の下辺にダミー画素行 2 8 1を形成（配置）している。したがって、選択画素行が画面 5 0の下辺まで選択された場合は、画面 5 0の最終画素行とダミー画素行 2 8 1が選択される。そのため、図 2 7の（b ) の書き込み画素行には、規定どおりの電流が書き込まれる。

なお、ダミー画素行 2 8 1は表示画面 5 0の上端あるいは下端に隣接して形成したように図示したが、これに限定するものではない。表示画面 5 0から離れた位置に形成されていてもよい。また、ダミー画素行 2 8 1は、図 1のスィツチングトランジスタ 1 1 d、 E L素子 1 5などは形成する必要はない。形成しないことにより、ダミー画素行 2 8 1のサィズは小さくなる。

図 2 8は図 2 7の（b ) の状態を示している。図 2 8で明らかなように、選択画素行が画面 5 0の下辺の画素 1 6 c行まで選択された場合は、画面 5 0の最終画素行（ダミー画素行） 2 8 1が選択される。ダミー画素行 2 8 1は表示画面 5 0外に配置する。つまり、ダミー画素行（ダミ一画素） 2 8 1は点灯しない、あるいは点灯させない、もしくは点灯しても表示として見えないように構成する。たとえば、画素電極 1 0 5とトランジスタ 1 1 とのコンタクトホールをなくすとか、ダミー画素行 2 8 1には E L膜 1 5を形成しないとかである。また、ダミー画素行の画素電極 1 0 5上に絶縁膜を形成する構成などが例示される。

図 2 7では、画面 5 0の下辺にダミー画素（行） 2 8 1を設ける（形成する、配置する）としたが、これに限定するものではない。たとえば、図 2 9の（a ) に図示するように、画面の下辺から上辺に走査する（上下逆転走査）する場合は、図 2 9の（b ) に図示するように画面 5 0の上辺にもダミー画素行 2 8 1を形成すべきである。つまり、画面 5 0の上辺を下辺のそれぞれにダミー画素行 2 8' 1を形成（配置）する。以上のように構成することにより、画面の上下反転走査にも対応できるようになる。以上の実施例は、 2画素行を同時選択する場合であった。

本発明はこれに限定するものではなく、たとえば、 5画素行を同時選択する方式（図 2 3を参照のこと）でもよい。つまり、 5画素行同時駆動の場合は、ダミー画素行 2 8 1は 4行分形成すればよい。したがって、ダミー画素行 2 8 1は同時に選択する画素行一 1の画素数分を形成すればよい。ただし、これは、 1画素行ずつ選択する画素行をシフトする場合である。複数画素行ずっシフトする場合は、選択する画素数を Mとし、シフトする画素行数を Lとしたとき、（M _ l ) X L画素行分を形成すればよい。

本発明のダミー画素行構成あるいはダミー画素行駆動は、少なくとも 1つ以上のダミー画素行を用いる方式である。もちろん、ダミー画素行駆動方法と N倍パルス駆動とを組み合わせて用いることが好ましい。複数本の画素行を同時に選択する駆動方法では、同時に選択する画素行数が増加するほど、トランジスタ 1 1 aの特性バラツキを吸収することが困難になる。しかし、同時選択画素行数 Mが少なくなると、 1画素にプログラムする電流が大きくなり、 E L素子 1 5に大きな電流を流すことになる。 E L素子 1 5に流す電流が大きいと E L素子 1 5が劣化しやすくなる。

図 3 0はこの課題を解決するものである。図 3 0の基本概念は、 1ノ 2 H (水平走査期間の 1ノ 2 ) は、図 2 2、図 2 9で説明したように、複数の画素行を同時に選択する方法である。その後の（1 / 2 ) H (水平走査期間の 1 Z 2 ) は図 5、図 1 3などで説明したように、 1画素行を選択する方法を組み合わせたものである。このようにくみあわせることにより、トランジスタ 1 1 aの特性バラツキを吸収し、より高速にかつ面内均一性を良好にすることができる。なお、理解を容易にするため、 ( 1ノ 2)Hで操作するとして説明するがこれに限定するものではない。最初の期間を ( 1 /4) Hとし、後半の期間を（3Z4) Hとしてもよレ、。

図 30において、説明を容易にするため、第 1の期間では 5画素行を同時に選択し、第 2の期間では 1画素行を選択するとして説明をする。まず、第 1の期間（前半の 1 2 H) では、図 3 0 (a 1) に図示するように、 5画素行を同時に選択する。この動作は図 22を用いて説明したので省略する。一例としてソース信号線 1 8に流す電流は所定値の 2 5倍とする。したがって、各画素 1 6のトランジスタ 1 1 a (図 1の画素構成の場合）には 5倍の電流（2 5ノ 5画素行 = 5) がプログラムされる。 2 5倍の電流であるから、ソース信号線 1 8などに発生する寄生容量は極めて短期間に充放電される。したがって、ソース信号線 1 8の電位は、短時間で目標の電位となり、各画素 1 6のコンデンサ 1 9の端子電圧も 2 5倍電流を流すようにプログラムされる。この 25倍電流の印加時間は前半の 1/2 H ( 1水平走査期間の 1ノ 2 ) とする。

当然のことながら、書き込み画素行の 5画素行は同一画像データが書き込まれるから、表示しないように 5画素行のトランジスタ 1 1 dはォフ状態とされる。したがって、表示状態は図 30 (a 2) となる。

次の後半の丄 Z 2 H期間は、 1画素行を選択し、電流（電圧）プログラムを行う。この状態を図 3 0 ( b 1 ) に図示している。書き込み画素行 5 1 aは先と同様に 5倍の電流を流すように電流（電圧）プログラムされる。図 30 ( a 1 ) と図 30 (b 1 ) とで各画素に流す電流を同一にするのは、プログラムされたコンデンサ 1 9の端子電圧の変化を小さくして、より高速に目標の電流を流せるようにするためである。

つまり、図 30 ( a 1 ) で、複数の画素に電流を流し、高速に概略の電流が流れる値まで近づける。この第 1の段階では、複数のトランジスタ 1 1 aでプログラムしているため、目標値に対してトランジスタのパラツキによる誤差が発生している。次の第 2の段階で、データを書き込みかつ保持する画素行のみを選択して、概略の目標値から、所定の目標値まで完全なプログラムを行うのである。

,なお、非点灯領域 5 2を画面の上から下方向に走査し、また、書き込み画素行 5 1 aも画面の上から下方向に走査することは図 1 3などの実施例と同様であるので説明を省略する。

図 3 1は図 3 0の駆動方法を実現するための駆動波形である。図 3 1 でわかるように、 1 H ( 1水平走査期間）は 2つのフェーズで構成されている。この 2つのフェーズは I S E L信号で切り替える。 I S E L信号は図 3 1に図示している。

まず、 I S E L信号について説明をしておく。図 3 0を実施するドラィバ回路 1 4は、電流出力回路 Aと電流出力回路 Bとを具備している。それぞれの電流出力回路は、 8ビットの階調データを D A変換する D A 回路とオペアンプなどから構成される。図 3 0の実施例では、電流出力回路 Aは 2 5倍の電流を出力するように構成されている。一方、電流出力回路 Bは 5倍の電流を出力するように構成されている。電流出力回路 Aと電流出力回路 Bの出力は I S E L信号により電流出力部に形成（配置）されたスィッチ回路が制御され、ソース信号線 1 8に印加される。この電流出力回路は各'ソース信号線に配置されている。

I S E L信号は、 Lレベルの時、 2 5倍電流を出力する電流出力回路 Aが選択されてソース信号線 1 8からの電流をソースドライバ I C 1 4 が吸収する（より適切には、ソースドライバ回路 1 4内に形成された電流出力回路 Aが吸収する）。 2 5倍、 5倍などの電流出力回路電流の大きさ調整は容易である。複数の抵抗とアナログスィツチで容易に構成できるからである。図 3 0に示すように書き込み画素行が（1 ) 画素行目である時（図 3 0の 1 Hの欄を参照）、ゲート信号線 1 7 aは（ 1 ) (2) (3) (4) (5) が選択されている（図 1の画素構成の場合）。つまり、画素行（ 1 ) (2) (3) (4) (5) のスイッチングトランジスタ 1 1 b、トランジスタ 1 1 cがオン状態である。また、 I S E Lが Lレベルであるから、 2 5倍電流を出力する電流出力回路 Aが選択され、ソース信号線 1 8と接続されている。また、ゲート信号線 1 7 bには、オフ電圧（V g h) が印加されている。したがって、画素行（ 1 ) (2) (3) (4) (5) のスィツチングトランジスタ 1 1 dがオフ状態であり、対応する画素行の E L素子 1 5には電流が流れていない。つまり、非点灯状態 5 2である。

理想的には、 5画素のトランジスタ 1 1 a力 S、それぞれ I w X 2の電流をソース信号線 1 8に流す。そして、各画素 1 6のコンデンサ 1 9には、 5倍の電流がプログラムされる。ここでは、理解を容易にするため、各トランジスタ 1 1 aは特性（V t、 S値）が一致しているとして説明をする。

同時に選択する画素行が 5画素行（K= 5) であるから、 5つの駆動用トランジスタ 1 1 aが動作する。つまり、 1画素あたり、 2 5/5 = 5倍の電流がトランジスタ 1 1 aに流れる。ソース信号線 1 8には、 5 つのトランジスタ 1 1 aのプログラム電流を加えた電流が流れる。たとえば、書き込み画素行 5 1 aに、従来の駆動方法で画素に書き込む電流 I wとする時、ソース信号線 1 8には、 I wX 2 5の電流を流す。書き込み画素行（ 1 ) より以降に画像データを書き込む書き込み画素行 5 1 bソース信号線 1 8への電流量を増加させるため、補助的に用いる画素行である。しかし、書き込み画素行 5 1 bは後に正規の画像データが書き込まれるので問題がない。したがって、画素行 5 l bは、 1 H期間の間は 5 1 aと同一表示である。そのため、書き込み画素行 5 1 a と電流を增加させるために選択した画素行 5 1 bとを少なくとも非表示状態 52とするのである。

次の 1/2 H (水平走査期間の 1/2) では、書き込み画素行 5 1 a のみを選択する。つまり、（1) 画素行目のみを選択する。図 3 1で明らかなように、ゲート信号線 1 7 a ( 1 ) のみが、オン電圧（V g 1 ) が印加され、ゲート信号線 1 7 a (2) (3) (4) (5) はオフ（V g h) が印加されている。したがって、画素行（1) のトランジスタ 1 1 aは動作状態（ソース信号線 1 8に電流を供給している状態）であるが、画素行（2) (3) (4) (5) のスイッチングトランジスタ 1 1 b、トランジスタ 1 1 cがオフ状態である。つまり、非選択状態である。また、 I S E Lが Hレベルであるから、 5倍電流を出力する電流出力回路 Bが選択され、この電流出力回路 Bとソース信号線 1 8とが接続されている。また、ゲート信号線 1 7 bの状態は先の 1 /2 Hの状態と変化がなく、オフ電圧（V g h) が印加されている。したがって、画素行 ( 1 ) (2) (3) (4) ( 5) のスイッチングトランジスタ 1 1 dがオフ状態であり、対応する画素行の E L素子 1 5には電流が流れていない。つまり、非点灯状態 5 2である。

以上のことから、画素行（1) のトランジスタ 1 1 aが、それぞれ I w X 5の電流をソース信号線 1 8に流す。そして、各画素行（ 1 ) のコンデンサ 1 9には、 5倍の電流がプログラムされる。

次の水平走査期間では 1画素行、書き込み画素行がシフトする。つまり、今度は書き込み画素行が（ 2 ) である。最初の 1 Z 2 Hの期間では、図 3 1に示すように書き込み画素行が（2) 画素行目である時、ゲート信号線 1 7 aは（2) (3) (4) (5) ( 6 ) が選択されている。つまり、画素行（2) (3) (4) (5) (6 ) のスイッチングトランジスタ l l b、トランジスタ 1 1 cがオン状態である。また、 I S E Lが Lレベルであるから、 2 5倍電流を出力する電流出力回路 Aが選択され、ソース信号線 1 8と接続されている。また、ゲート信号線 1 7 bには、オフ電圧（V g h) が印加されている。

したがって、画素行（2) (3) (4) (5) (6) のスイッチングトランジスタ l i dがオフ状態であり、対応する画素行の E L素子 1 5 には電流が流れていない。つまり、非点灯状態 5 2である。一方、画素行（1) のゲート信号線 1 7 b ( 1 ) は V g 1電圧が印加されているから、トランジスタ 1 1 dはオン状態であり、画素行（ 1 ) の E L素子 1 5は点灯する。

同時に選択する画素行が 5画素行（K= 5) であるから、 5つの駆動用トランジスタ 1 1 aが動作する。つまり、 1画素あたり、 25 Z 5 = 5倍の電流がトランジスタ 1 1 aに流れる。ソース信号線 1 8には、 5 つのトランジスタ' 1 1 aのプログラム電流を加えた電流が流れる。

次の 1 /2H (水平走査期間の 1Z 2) では、書き込み画素行 5 l a のみを選択する。つまり、（2) 画素行目のみを選択する。図 3 1で明らかなように、ゲート信号線 1 7 a (2) のみが、オン電圧（V g 1 ) が印加され、ゲート信号線 1 7 a (3) (4 ) (5) (6) はオフ（V g h) が印加されている。

したがって、画素行（ 1 ) (2) のトランジスタ 1 1 aは動作状態（画素行（ 1) は E L素子 1 5に電流を流し、画素行（2) はソース信号線 1 8に電流を供給している状態）であるが、画素行（3) (4) (5) (6) のスイッチングトランジスタ 1 1 b、トランジスタ 1 1 cがオフ状態である。つまり、非選択状態である。

また、 I S E Lが Hレベルであるから、 5倍電流を出力する電流出力回路 Bが選択され、この電流出力回路 1 2 2 2 bとソース信号線 1 8とが接続されている。また、ゲート信号線 1 7 bの状態は先の 1 Z 2 Hの状態と変化がなく、オフ電圧（V g h) が印加されている。したがって、画素行（ 2) ( 3) (4) (5) ( 6) のスイッチングトランジスタ 1 1 dがオフ状態であり、対応する画素行の E L素子 1 5には電流が流れていない。つまり、非点灯状態 5 2である。

以上のことから、画素行（2) のトランジスタ 1 1 a力それぞれ I w X 5の電流をソース信号線 1 8に流す。そして、各画素行（2) のコンデンサ 1 9には、 5倍の電流がプログラムされる。以上の動作を順次、実施することにより 1画面を表示することができる。

図 3 0で説明した駆動方法は、第 1の期間で G画素行（Gは 2以上）を選択し、各画素行には N倍の電流を流すようにプログラムする。第 1 の期間後の第 2の期間では B画素行（Bは Gよりも小さく、 1以上）を選択し、画素には N倍の電流を流すようにプログラムする方式である。

しかし、他の方策もある。第 1の期間で G画素行（Gは 2以上）を選択し、各画素行の総和電流が N倍の電流となるようにプログラムする。第 1の期間後の第 2の期間では B画素行（Bは Gよりも小さく、 1以上）を選択し、選択された画素行の総和の電流（ただし、選択画素行が 1の時は、 1画素行の電流）が N倍となるようにプログラムする方式である。たとえば、図 3 0 ( a 1 ) において、 5画素行を同時に選択し、各画素のトランジスタ 1 1 aには 2倍の電流を流す。したがって、ソース信号線 1 8には 5 X 2倍 = 1 0倍の電流が流れる。次の第 2の期間では図 3 0 ( b 1 ) において、 1画素行を選択する。この 1画素のトランジスタ 1 1 aには 1 0倍の電流を流す。

なお、図 3 1において、複数の画素行を同時に選択する期間を 1 Z 2 Hとし、 1画素行を選択する期間を 1 / 2 Hとしたがこれに限定するものではない。複数の画素行を同時に選択する期間を 1 /4 Hとし、 1面素行を選択する期間を 3 / 4 Hとしてもよい。また、複数の画素行を同時に選択する期間と、 1画素行を選択する期間とを加えた期間は 1 Hとしたがこれに限定するものではない。たとえば、 2 H期間でも、 1 . 5 H期間であっても良い。

また、図 3 0において、 5画素行を同時に選択する期間を 1 Z 2 Hとし、次の第 2の期間では 2画素行を同時に選択するとしてもよい。この場合でも実用上、支障のない画像表示を実現できる。

また、図 3 0において、 5画素行を同時に選択する第 1の期間を 1 / 2 Hとし、 1画素行を選択する第 2の期間を 1ノ 2 Hとする 2段階としたがこれに限定するものではない。たとえば、第 1の段階は、 5画素行を同時に選択し、第 2の期間は前記 5画素行のうち、 2画素行を選択し、最後に、 1画素行を選択する 3つの段階としてもよい。つまり、複数の段階で画素行に画像データを書き込んでも良い。

以上の実施例は、 1画素行を順次選択し画素に電流プログラムを行う方式、あるいは、複数の画素行を順次選択し画素に電流プログラムを行う方式である。しかし、本発明はこれに限定するものではない。画像デ一タに応じて 1画素行を順次選択し画素に電流プログラムを行う方式と、複数の画素行を順次選択し画素に電流プログラムを行う方式を組み合わせてもよレ、。

図 1 8 6は、 1画素行を順次選択する駆動方式と複数画素行を順次選択する駆動方法を組み合わせたものである。理解を容易にするため、図 1 8 6 ( a 2 ) に図示するように、複数画素行を同時に選択する場合は 2画素行を例にして説明をする。したがって、ダミー画素行 2 8 1は画面の上と下に各 1行形成する。 1画素行を順次選択する駆動方式の場合は、ダミー画素行は使用しなくてもよい。

なお、理解を容易にするため、図 1 8 6 ( a 1 ) ( 1画素行を選択する）と図 1 8 6 (a 2) ( 2画素行を選択する）のどちらの駆動方式でもソースドライバ I C 1 4が出力する電流は同一とする。したがって、図 1 8 6 ( a 2)のように 2画素行を同時に選択する駆動方式の場合は、 1画素行を順次選択する駆動方式（図 1 8 6 ( a 1 ) ) よりも画面輝度は 1/ 2になる。画面輝度を一致させる場合は、図 1 8 6 ( a 2 ) の d u t yを 2倍（たとえば、図 1 8 6 ( a 1 ) 力 S d u t y 1 Z 2であれ、図 1 8 6 ( a 2 ) の d u t yを l /2 X 2 = l Zl ) にすればよい。また、ソースドライバ I C 1 4に入力する基準電流の大きさを 2倍変化させればよい。あるいは、プログラム電流を 2倍にすればよい。

図 1 8 6 ( a 1 ) は、本発明の通常の駆動方法である。入力される映像信号がノンインターレース（プログレッシブ）信号の場合は、図 1 8 6 ( a 1 ) の駆動方式を実施する。入力される映像信号がインターレース信号の場合は、図 1 8 6 ( a 2) を実施する。また、映像信号の画像解像度がない場合は、図 1 8 6 ( a 2) を実施する。また、動画では図 1 8 6 ( a 2 ) を実施し、静止画では図 1 8 6 ( a 1 ) を実施するように制御してもよい。図 1 8 6 ( a 1 ) と図 1 8 6 ( a 2 ) との切り替えは、ゲートドライバ回路 1 2へのスタートパルスの制御により容易に変更することができる。

課題は、図 1 8 6 ( a 2 ) のように 2画素行を同時に選択する駆動方式の場合は、 1画素行を順次選択する駆動方式（図 1 8 6 (a l ) ) よりも画面輝度は 1 /2になるという点である。画面輝度を一致させる場合は、図 1 8 6 (a 2) の d u t yを 2倍（たとえば、図 1 8 6 ( a l ) が d u t y 1 Z 2であれば、図 1 8 6 ( a 2 ) の d u t yを 1 /2 X 2 = 1/ 1 ) にすればよい。つまり、図 1 8 6の（b) の非表示領域 5 2 と表示領域 5 3の割合を変化させればよい。

非表示領域 5 2と表示領域 5 3の割合は、ゲートドライバ回路 1 2のスタートパルスの制御により容易に実現できる。つまり、図 1 8 6 ( a 1 ) と図 1 8 6 ( a 2 ) の表示状態に応じて図 1 8 6の（b ) の駆動状態を可変すればよい。

以下、さらに詳しく、本発明のインターレース駆動について説明をする。図 1 8 7はインターレース駆動を行う本発明の表示パネルの構成である。図 1 8 7において、奇数画素行のゲート信号線 1 7 aはゲートドライパ回路 1 2 a 1に接続されている。偶数画素行のゲート信号線 1 7 aはゲートドライバ回路 1 2 a 2に接続されている。一方、奇数画素行のグート信号線 1 7 bはゲートドライバ回路 1 2 b 1に接続されている。偶数画素行のグート信号線 1 7 bはゲートドライバ回路 1 2 b 2に接続されている。

したがって、ゲートドライバ回路 1 2 a 1の動作（制御）により奇数画素行の画像データが順次書き換えられる。奇数画素行は、ゲートドラィバ回路 1 2 b 1の動作（制御）により E L素子の点灯、非点灯制御が行われる。また、ゲートドライバ回路 1 2 a 2の動作（制御）により偶数画素行の画像データが順次書き換えられる。また、偶数画素行は、ゲートドライバ回路 1 2 b 2の動作（制御）により E L素子の点灯、非点灯制御が行われる。

図 1 8 8の（ a ) は、第 1フィールドでの表示パネルの動作状態である。図 1 8 8の（b ) は、第 2フィールドでの表示パネルの動作状態である。図 1 8 8において、斜線を記入したゲートドライバ回路 1 2はデータの走査動作をしていないことを示している。つまり、図 1 8 8の（ a ) の第 1フィールドでは、プログラム電流の書込み制御としてゲートドラィパ回路 1 2 a 1が動作し、 E L素子 1 5の点灯制御としてゲートドラィバ回路 1 2 b 2が動作する。図 1 8 8の（ b ) の第 2フィールドでは、プログラム電流の書込み制御としてゲートドライバ回路 1 2 a 2が動作し、 E L素子 1 5の点灯制御としてゲートドライバ回路 1 2 b 1が動作する。以上の動作が、フレーム内で繰り返される。

図 1 8 9が第 1フィールドでの画像表示状態である。図 1 8 9の（ a ) が書込み画素行（電流（電圧）プログラムを行っている奇数画素行位置を図示している。図 1 8 9 ( a 1 ) → ( a 2) → (a 3) と書込み画素行位置が順次シフトされる。第 1フィールドでは、奇数画素行が順次書き換えられる（偶数画素行の画像データは保持されている）。図 1 8 9 の（b )が奇数画素行の表示状態を図示している。なお、図 1 8 9の（b) は奇数画素行のみを図示している。偶数画素行は図 1 8 9の（c ) に図示している。図 1 8 9の（b) でも明らかなように、奇数画素行に対応する画素の E L素子 1 5は非点灯状態である。一方、偶数画素行は、図

1 8 9の（c ) に図示しているように表示領域 5 3と非表示領域 5 2を走査する（N倍パルス駆動）。

図 1 9 0が第 2フィールドでの画像表示状態である。図 1 9 0の（ a ) が書込み画素行（電流（電圧）プログラムを行っている奇数画素行位置を図示している。図 1 9 0 ( a 1 ) → ( a 2) → ( a 3 ) と書込み画素行位置が順次シフトされる。第 2フィールドでは、偶数画素行が順次書き換えられる（奇数画素行の画像データは保持されている）。図 1 9 0 の（b )が奇数画素行の表示状態を図示している。なお、図 1 9 0の（b) は奇数画素行のみを図示している。偶数画素行は図 1 9 0の（c) に図示している。図 1 9 0の（b) でも明らかなように、偶数画素行に対応する画素の E L素子 1 5は非点灯状態である。一方、奇数画素行は、図

1 9 0の（c ) に図示しているように表示領域 5 3と非表示領域 5 2を走查する（N倍パルス駆動）。

以上のように駆動することにより、ィンターレース駆動を E L表示パネルで容易に実現することができる。また、 N倍パルス駆動を実施することにより書込み不足も発生せず、動画ボケも発生することがない。また、電流（電圧）プログラムの制御と、 E L素子 1 5の点灯制御も容易であり、回路も容易に実現できる。

なお、本発明の駆動方式は、図 1 8 9、図 1 9 0の駆動方式に限定されるものではない。たとえば、図 1 9 1の駆動方式も例示される。図 1 8 9、図 1 9 0は、電流（電圧）プログラムを行っている奇数画素行または偶数画素行は非表示領域 5 2 (非点灯、黒表示）とするものであつた。図 1 9 1の実施例は、 E L素子 1 5の点灯制御を行うゲートドライバ回路 1 2 b l、 1 2 b 2の両方を同期させて動作させるものである。ただし、電流（電圧）プログラムを行っている画素行 5 1は非表示領域となるように制御することはいうまでもない（図 3 8のカレントミラー画素構成ではその必要はない）。図 1 9 1では、奇数画素行と偶数画素行の点灯制御が同一であるので、ゲートドライバ回路 1 2 b lと 1 2 b 2との 2つを設ける必要はない。グートドライバ回路 1 2 bを 1つで点灯制御することができる。

図 1 9 1は、奇数画素行と偶数画素行の点灯制御を同一にする駆動方法であった。しかし、本発明はこれに限定するものではない。図 1 9 2 は、奇数画素行と偶数画素行の点灯制御を異ならせた実施例である。とくに、図 1 9 2は奇数画素行の点灯状態（表示領域 5 3、非表示領域 5 2 )の逆パターンを偶数画素行の点灯状態にした例である。したがって、表示領域 5 3の面積と非表示領域 5 2の面積とは同一になるようにしている。もちろん、表示領域 5 3の面積と非表示領域 5 2の面積とは同一になることに限定されるものではない。

以上の実施例は、 1画素行ずつ電流（電圧）プログラムを実施する駆動方法であった。しかし、本発明の駆動方法はこれに限定されるものではなく、図 1 9 3に図示するように 2画素（複数画素）を同時に電流（電圧）プログラム行っても良いことは言うまでもない。また、図 1 9 0、図 1 8 9において、奇数画素行あるいは偶数画素行ですベての画素行を非点灯状態にすることに限定されるものではない。

本発明の N倍パルス駆動方法では、各画素行で、ゲート信号線 1 7 b の波形を同一にし、 1 Hの間隔でシフトさせて印加していく。このように走査することにより、 E L素子 1 5が点灯している時間を 1 FZNに規定しながら、順次、点灯する画素行をシフトさせることができる。このように、各画素行で、ゲート信号線 1 7 bの波形を同一にし、シフトさせていることを実現することは容易である。図 6のシフトレジスタ回路 6 1 a、 6 1 bに印加するデータである S T 1、 S T 2を制御すればよいからである。たとえば、入力 S T 2が Lレベルの時、ゲート信号線 1 7 bに V g 1が出力され、入力 S T 2が Hレベルの時、ゲート信号線 1 7 bに V g hが出力されるとすれば、シフトレジスタ 1 7 bに印加する S T 2を 1 FZNの期間だけ Lレベルで入力し、他の期間は Hレベルにする。この入力された S T 2を 1 Hに同期したクロック C L K 2でシフトしていくだけである。

なお、 E L素子 1 5をオンオフする周期は 0. 5m s e c以上にする必要がある。この周期が短いと、人間の目の残像特性により完全な黒表示状態とならず、画像がぼやけたようになり、あたかも解像度が低下したようになる。また、データ保持型の表示パネルの表示状態となる。しかし、オンオフ周期を 1 00m s e c以上になると、点滅状態に見える。したがって、 E L素子のオンオフ周期は 0. 5 s e c以上 1 00 m s e c以下にすべきである。さらに好ましくは、オンオフ周期を 2m s e c以上 3 Om s e c以下にすべきである。さらに好ましくは、オンオフ周期.を 3m s e c以上 20m s e c以下にすべきである。

先にも記載したが、黒画面 1 5 2の分割数は、 1つにすると良好な動画表示を実現できる力 S、画面のちらつきが見えやすくなる。したがって、黒挿入部を複数に分割することが好ましい。しかし、分割数をあまりに多くすると動画ボケが発生する。分割数は 1以上 8以下とすべきである。さらに好ましくは 1以上 5以下とすることが好ましい。

なお、黒画面の分割数は静止画と動画で変更できるように構成することが好ましい。分割数とは、 N = 4では、 7 5 %が黒画面であり、 2 5 % が画像表示である。このとき、 7 5 %の黒表示部を 7 5 %の黒帯状態で画面の上下方向に走査するのが分割数 1である。 2 5 %の黒画面と 2 5 / 3 %の表示画面の 3ブロックで走査するのが分割数 3である。静止画は分割数を多くする。動画は分割数を少なくする。切り替えは入力画像に応じて自動的（動画検出など）に行っても良く、ユーザーが手動で行つてもよい。また、表示装置の映像などに入力コンセントに対応して切り替ええするように構成すればよい。

たとえば、携帯電話などにおいて、壁紙表示、入力画面では、分割数を 1 0以上とする (極端には 1 Hごとにオンオフしてもよい) 。 N T S Cの動画を表示するときは、分割数を 1以上 5以下とする。なお、分割数は 3以上の多段階に切り替えできるように構成することが好ましい。たとえば、分割数なし、 2、 4、 8などである。

また、全表示画面に対する黒画面の割合は、全画面の面積を 1とした時、 0 . 2以上 0 . 9以下（Nで表示すれば 1 . 2以上 9以下）とすることが好ましい。また、特に 0 . 2 5以上0 . 6以下（Nで表示すれば 1 . 2 5以上 6以下）とすることが好ましい。 0 . 2 0以下であると動画表示での改善効果が低い。 0 . 9以上であると、表示部分の輝度が高くなり、表示部分が上下に移動することが視覚的に認識されやすくなる。また、 1秒あだりのフレーム数は、 1 0以上 1 0 0以下（ 1 0 H z以上 1 0 0 H z以下）が好ましい。さらには 1 2以上 6 5以下（ 1 2 H z 以上 6 5 H z以下）が好ましい。フレーム数が少ないと、画面のちらつきが目立つようになり、あまりにもフレーム数が多いと、ドライバ回路 1 4などからの書き込みが苦しくなり解像度が劣化する。

本発明では、ゲート信号線 1 7の制御により画像の明るさを変化させることができる。ただし、画像の明るさはソース信号線 1 8に印加する電流（電圧）を変化させて行ってもよいことは言うまでもない。また、先に説明した（図 3 3、図 3 5などを用いて）ゲート信号線 1 7の制御と、ソース信号線 1 8に印加する電流（電圧）を変化させることを組み合わせて行ってもよいことは言うまでもない。

なお、以上の事項は、図 3 8などの電流プログラムの画素構成、図 4 3、図 5 1、図 5 4などの電圧プログラムの画素構成でも適用できることは言うまでもない。図 3 8では、トランジスタ 1 1 dを、図 4 3ではトランジスタ 1 1 dを、図 5 1ではトランジスタ 1 1 e をオンオフ制御すればよい。このように、 E L素子 1 5に電流を流す配線をオンオフすることにより、本発明の N倍パルス駆動を容易に実現できる。

また、ゲート信号線 1 7 bの 1 F Z Nの期間だけ、 V g lにする時刻は I F ( 1 Fに限定するものではない。単位期間でよい。）の期間のうち、どの時刻でもよい。単位時間にうち、所定の期間だけ E L素子 1 5 をオンさせることにより、所定の平均輝度を得るものだからである。ただし、電流プログラム期間（ 1 H ) 後、すぐにゲート信号線 1 7 bを V g 1にして E L素子 1 5を発光させる方がよい。図 1のコンデンサ 1 9 の保持率特性の影響を受けにくくなるからである。

また、この画像の分割数も可変できるように構成することが好ましレ、。たとえば、ュ一ザ一が明るさ調整スィッチを押すことにより、あるいは明るさ調整ポリウムを回すことにより、この変化を検出して Kの値を変更する。表示する画像の内容、データにより手動で、ある.いは自動的に変化させるように構成してもよい。

このように Kの値（画像表示部 53の分割数）を変化させることも容易に実現できる。図 6において S Tに印加するデータのタイミング（1 Fのいつに Lレベルにするか) を調整あるいは可変できるように構成しておけばよいからである。

なお、図 1 6などでは、ゲート信号線 1 7 bを V g 1にする期間（1 F/N) を複数に分割（分割数 M) し、 V g 1 にする期間は 1 FZ (K · N) の期間を K回実施するとしたがこれ限定するものではない。 1 FZ

(K · N) の期間を L (L≠K) 回実施してもよい。つまり、本発明は、 E L素子 1 5に流す期間（時間）を制御することにより表示画面 50を表示するものである。したがって、 1 FZ (K · N) の期間を L (L≠ K) 回実施することは本発明の技術的思想に含まれる。また、 Lの値を変化させることにより、表示画面 50の輝度をデジタル的に変更することができる。たとえば、 L = 2と L = 3では 50 %の輝度（コントラスト）変化となる。これらの制御も、本発明の他の実施例にも適用できることは言うまでもない（もちろん、以降に説明する本発明にも適用できる）。これらも本発明の N倍パルス駆動である。

以上の実施例は、 E L素子 1 5と駆動用トランジスタ 1 1 aとの間にスイッチング素子としてのトランジスタ 1 1 dを配置（形成）し、このトランジスタ l i dを制御することにより、画面 50をオンオフ表示するものであった。この駆動方法により、電流プログラム方式の黒表示状態での電流書き込み不足をなくし、良好な解像度あるいは黒表示を実現するものであった。つまり、電流プログラム方式では、良好な黒表示を実現することが重要である。次に説明する駆動方法は、駆動用トランジスタ 1 1 aをリセットし、良好な黒表示を実現するものである。以下、図 32を用いて、その実施例について説明をする。図 3 2は基本的には図 1の画素構成である。図 3 2の画素構成では、プログラムされた I w電流が E L素子 1 5に流れ、 E L素子 1 5が発光する。つまり、駆動用トランジスタ 1 1 aはプログラムされることにより、電流を流す能力を保持している。この電流を流す能力を利用してトランジスタ 1 1 aをリセット（オフ状態）にする方式が図 3 2の駆動方式である。以降、この駆動方式をリセット駆動と呼ぶ。

図 1の画素構成でリセット駆動を実現するためには、トランジスタ 1 1 bとトランジスタ 1 1 cを独立してオンオフ制御できるように構成する必要がある。つまり、図 3 2で図示するようにトランジスタ l i bをオンオフ制御するゲート信号線 1 7 a (ゲート信号線 WR) 、トランジスタ 1 1 cをオンオフ制御するゲート信号線 1 7 c (ゲート信号線 E L) を独立して制御できるようにする。グート信号線 1 7 aとゲート信号線 1 7 cの制御は、図 6に図示するように独立した 2つのシフトレジスタ回路 6 1で行えばよい。

トランジスタ l i bを駆動するグート信号線 1 7 a とトランジスタ 1 1 dを駆動するゲート信号線 1 7 bの駆動電圧は変化させるとよい（図 1の画素構成の場合）。ゲート信号線 1 7 aの振幅値（オン電圧とオフ電圧との差）は、ゲート信号線 1 7 bの振幅値よりも小さくする。

ゲート信号線 1 7の振幅値が大きいと、ゲート信号線 1 7と画素 1 6 との突き抜け電圧が大きくなり、黒浮きが発生する。ゲート信号線 1 7 aの振幅は、ソース信号線 1 8の電位が画素 1 6に印加されない（印加する（選択時））を制御すればよいのである。ソース信号線 1 8の電位変動は小さいから、グート信号線 1 7 aの振幅値は小さくすることができる。

一方、ゲート信号線 1 7 bは E Lのオンオフ制御を実施する必要がある。したがって、振幅値は大きくなる。これに対応するため、シフトレジスタ回路 6 1 a と 6 1 b との出力電圧を変化させる。画素が Pチャンネルトランジスタで形成されている場合は、シフトレジスタ回路 6 1 a と 6 1 bの V g h (オフ電圧）を略同一にし、シフトレジスタ回路 6 1 aの V g 1 (オン電圧）をシフトレジスタ回路 6 1 bの V g 1 (オン電圧）よりも低くする。

以下、図 3 3を参照しながら、リセット駆動方式について説明をする。図 3 3はリセット駆動の原理説明図である。まず、図 3 3の（ a ) に図示するように、トランジスタ 1 1 c、トランジスタ 1 1 dをオフ状態にし、トランジスタ 1 1 bをオン状態にする。すると、駆動用トランジスタ 1 1 aのドレイン（D) 端子とゲート（G) 端子はショート状態となり、 I b電流が流れる。一般的に、トランジスタ 1 1 aは 1つ前のフィ一ルド（フレーム）で電流プログラムされている。この状態でトランジスタ 1 1 dがオフ状態となり、トランジスタ l i bがオン状態にすれば、駆動電流 I bがトランジスタ 1 1 aのゲート（G) 端子に流れる。そのため、トランジスタ 1 1 aのゲート（G) 端子とドレイン（D) 端子とが同一電位となり、トランジスタ 1 1 aはリセット（電流を流さない状態）になる。

このトランジスタ 1 1 aのリセット状態（電流を流さない状態）は、図 5 1などで説明する電圧オフセットキヤンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図 3 3の（a ) の状態では、コンデンサ 1 9の端子間には、オフセット電圧が保持されていることになる。このオフセット電圧はトランジスタ 1 1 aの特性に応じて異なる電圧値である。したがって、図 3 3の（ a ) の動作を実施することにより、各画素のコンデンサ 1 9にはトランジスタ 1 1 aが電流を流さない（つまり、黒表示電流（ほとんど 0に等しい）が保持されることになるのである。なお、図 3 3の（ a ) の動作の前に、トランジスタ 1 1 b、トランジスタ 1 1 cをオフ状態にし、トランジスタ l i dをオン状態にし、駆動用トランジスタ 1 1 aに電流を流すという動作を実施することが好ましい。この動作は、極力短時間に完了させることが好ましい。 E L素子 1 5に電流が流れて E L素子 1 5が点灯し、表示コントラストを低下させる恐れがあるからである。この動作時間は、 1 H (1水平走査期間）の 0. 1 %以上 1 0 %以下とすることが好ましい。さらに好ましくは 0. 2 %以上 2 %以下となるようにすることが好ましい。もしくは 0. 2 s e c以上 5 μ s e c以下となるようにすることが好ましい。また、全画面の画素 1 6に一括して前述の動作（図 3 3の（ a ) の前に行う動作）を実施してもよい。以上の動作を実施することにより、駆動用トランジスタ 1 1 aのドレイン（D) 端子電圧が低下し、図 3 3の（a) の状態でスムーズな I b電流を流すことができるようになる。なお、以上の事項は、本発明の他のリセット駆動方式にも適用される。

図 3 3の（ a ) の実施時間を長くするほど、 l b電流が流れ、コンデンサ 1 9の端子電圧が小さくなる傾向がある。したがって、図 3 3の（a ) の実施時間は固定値にする必要がある。実験および検討によれば、図 3 3の（a) の実施時間は、 1 H以上 5 H以下にすることが好ましい。なお、この期間は、 R、 G、 Bの画素で異ならせることが好ましい。各色の画素で E L材料が異なり、この E L材料の立ち上がり電圧などに差異があるためである。 RGBの各画素で、 E L材料に適応して、もつとも最適な期間を設定する。なお、実施例において、この期間は 1 H以上 5 H以下にするとしたが、黒挿入（黒画面を書き込む）を主とする駆動方式では、 5 H以上であってもよいことは言うまでもない。なお、この期間が長いほど、画素の黒表示状態は良好となる。

図 3 3の（a ) を実施後、 1 H以上 5 H以下の期間において、図 3 3 の（b) の状態にする。図 3 3の（b) はトランジスタ 1 1 c、トランジスタ 1 1 bをオンさせ、トランジスタ 1 1 dをオフさせた状態である。図 3 3の（b) の状態は、以前にも説明したが、電流プログラムを行つている状態である。つまり、ソースドライバ回路 1 4からプログラム電流 I wを出力（あるいは吸収）し、このプログラム電流 I wを駆動用トランジスタ 1 1 aに流す。このプログラム電流 I wが流れるように、駆動用トランジスタ 1 1 aのゲート（G) 端子の電位を設定するのである (設定電位はコンデンサ 1 9に保持される）。

もし、プログラム電流 I wが 0 (A) であれば、トランジスタ 1 1 a は図 3 3の（a ) の電流を流さない状態が保 i されたままとなるから、良好な黒表示を実現できる。また、図 33の（b) で白表示の電流プログラムを行う場合であっても、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧から電流プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ 1 1 aの特性バラッキによる階調誤差がなく、良好な画像表示を実現できる。

図 33の（b) の電流プログラミング後、図 3 3の（c) に図示するように、トランジスタ l l b、トランジスタ 1 1 cとオフし、トランジスタ 1 1 dをオンさせて、駆動用トランジスタ 1 1 aからのプログラム電流 I w (= I e )を E L素子 1 5に流し、 E L素子 1 5を発光させる。図 3 3の（c ) に関しても、図 1などで以前に説明をしたので詳細は省略する。

つまり、図 3 3で説明した駆動方式（リセット駆動）は、駆動用トランジスタ 1 1 aと E L素子 1 5間を切断（電流が流れない状態）し、力つ、駆動用トランジスタのドレイン（D) 端子とゲート（G) 端子（もしくはソース（S) 端子とゲート（G) 端子、さらに一般的に表現すれば駆動用トランジスタのゲート（G ) 端子を含む 2端子）間をショートする第 1の動作と、前記動作の後、駆動用トランジスタに電流（電圧）プログラムを行う第 2の動作とを実施するものである。かつ、少なくとも第 2の動作は第 1の動作後に行うものである。なお、リセット駆動を実施するためには、図 3 2の構成のように、トランジスタ l i bとトランジスタ 1 1 cとを独立に制御できるように、構成しておかねばならなレ、。

画像表示状態は（もし、瞬時的な変化が観察できるのであれば）、まず、電流プログラムを行われる画素行は、リセット状態（黒表示状態）になり、 1 H後に電流プログラムが行われる（この時も黒表示状態である。トランジスタ 1 1 dがオフだからである。）。次に、 E L素子 1 5 に電流が供給され、画素行は所定輝度（プログラムされた電流）で発光する。つまり、画面の上から下方向に、黒表示の画素行が移動し、この画素行が通りすぎた位置で画像が書き換わっていくように見えるはずである。

なお、リセット後、 1 H後に電流プログラムを行うとしたがこの期間は、 5 H程度以内としてもよい。図 3 3の（a ) のリセットが完全に行われるのに比較的長時間を必要とするからである。もし、この期間を 5 Hとすれば、 5画素行が黒表示（電流プログラムの画素行もいれると 6 画素行）となるはずである。

また、リセット状態は 1画素行ずつ行うことに限定するものではなく、複数画素行ずつ同時にリセット状態にしてもよい。また、複数画素行ずつ同時にリセット状態にし、かつオーバーラップしながら走査してもよい。たとえば、 4画素行を同時にリセットするのであれば、第 1の水平走査期間（1単位）に、画素行（1 ) ( 2 ) ( 3 ) ( 4 ) をリセット状態にし、次の第 2の水平走査期間に、画素行（3 ) ( 4 ) ( 5 ) ( 6 ) をリセット状態にし、さらに次の第 3の水平走査期間に、画素行（5)

(6) (7) (8) をリセット状態にする。また、次の第 4の水平走査期間に、画素行（ 7) (8) (9) (1 0) をリセット状態にするという駆動状態が例示される。なお、当然、図 3 3の（b) 、図 33の（c) の駆動状態も図 3 3の（a) の駆動状態と同期して実施される。

また、 1画面の画素すベてを同時にあるいは走査状態でリセット状態にしてから、図 3 3の（b) ( c ) の駆動を実施してもよいことはいうまでもない。また、インターレース駆動状態（1画素行あるいは複数画素行の飛び越し走査）で、リセット状態（ 1画素行あるいは複数画素行飛び越し）にしてもよいことは言うまでもない。また、ランダムのリセット状態を実施してもよい。また、本発明のリセット駆動の説明は、画素行を操作する方式である（つまり、画面の上下方向の制御する）。しかし、リセット駆動の概念は、制御方向が画素行に限定されるものではない。たとえば、画素列方向にリセット駆動を実施してもよいことは言うまでもなレ、。

なお、図 3 3のリセット駆動は、本発明の N倍パルス駆動などと組み合わせること、ィンターレース駆動と組み合わせることによりさらに良好な画像表示を実現できる。特に図 2 2の構成は、間欠 N//K倍パルス駆動（ 1·画面に点灯領域を複数設ける駆動方法である。この駆動方法は、ゲート信号線 1 7 bを制御し、トランジスタ 1 1 dをオンオフ動作させることにより容易に実現できる。このことは以前に説明をした。）を容易に実現できるので、フリツ力の発生もなく、良好な画像表示を実現できる。

また、他の駆動方法、たとえば、以降の説明する逆バイアス駆動方式、プリチャージ駆動方式、突き抜け電圧駆動方式などと組み合わせることによりさらに優れた画像表示を実現できることは言うまでもない。以上のように、本発明と同様にリセット駆動も本明細書の他の実施例と組み合わせて実施することができることは言うまでもない。

図 3 4はリセット駆動を実現する表示装置の構成図である。ゲートドラィバ回路 1 2 aは、図 3 2におけるゲート信号線 1 7 aおよぴゲート信号線 1 7 bを制御する。ゲート信号線 1 7 aにオンオフ電圧を印加することによりトランジスタ l i bがオンオフ制御される。また、ゲート信号線 1 7 bにオンオフ電圧を印加することによりトランジスタ l i d がオンオフ制御される。ゲートドライバ回路 1 2 bは、図 3 2におけるゲート信号線 1 7 cを制御する。ゲート信号線 1 7 cにオンオフ電圧を印加することによりトランジスタ 1 1 cがオンオフ制御される。

したがって、ゲート信号線 1 7 aはゲートドライバ回路 1 2 aで操作し、ゲート信号線 1 7 cはゲートドライバ回路 1 2 bで操作する。そのため、トランジスタ 1 1 bをオンさせて駆動用トランジスタ 1 1 aをリセットするタイミングと、トランジスタ 1 1 1 cをオンさせて駆動用トランジスタ 1 1 aに電流プログラムを行うタイミングとを自由に設定できる。他の構成などは、以前に説明したものと同一または類似するため説明を省略する。

図 3 5はリセット駆動のタイミングチャートである。ゲート信号線 1 7 aにオン電圧を印加し、トランジスタ l i bをオンさせ、駆動用トランジスタ 1 1 aをリセットしている時には、ゲート信号線 1 7 bにはォフ電圧を印加し、トランジスタ 1 1 dをオフ状態にしている。したがつて、図 3 2の（ a ) の状態となっている。この期間に I b電流が流れる。図 3 5のタイミングチャートでは、リセット時間は 2 H (ゲート信号線 1 7 aにオン電圧が印加され、トランジスタ 1 1 bがオンする）としているが、これに限定するものではない。 2 H以上でもよい。また、リセットが極めて高速に行える場合は、リセット時間は 1 H未満であってもよい。

リセット期間を何 H期間にするかはゲートドライバ回路 1 2に入力する DAT A (S T) パルス期間で容易に変更できる。たとえば、 S T端子に入力する DAT Aを 2 H期間の間 Hレベルとすれば、各ゲート信号線 1 7 aから出力されるリセット期間は 2 H期間となる。同様に、 S T 端子に入力する DAT Aを 5 H期間の間 Hレベルとすれば、各ゲート信号線 1 7 aから出力されるリセット期間は 5 H期間となる。

1 H期間のリセット後、画素行（ 1 ) のゲート信号線 1 7 c ( 1 ) に、オン電圧が印加される。トランジスタ 1 1 cがオンすることにより、ソース信号線 1 8に印加されたプログラム電流 I wがトランジスタ 1 1 c を介して駆動用トランジスタ 1 1 aに書き込まれる。

電流プログラム後、画素（1) のゲート信号線 1 7 cにオフ電圧が印加され、トランジスタ 1 1 cがオフし、画素がソース信号線と切り離される。同時に、ゲート信号線 1 7 aにもオフ電圧が印加され、駆動用トランジスタ 1 1 aのリセット状態が解消される（なお、この期間は、リセット状態と表現するよりも、電流プログラム状態と表現する方が適切である）。また、ゲート信号線 1 7 bにはオン電圧が印加され、トランジスタ 1 1 dがオンして、駆動用トランジスタ 1 1 aにプログラムされた電流が E L素子 1 5に流れる。なお、画素行（2) 以降についても、画素行（1) と同様であり、また、図 3 5からその動作は明らかであるから説明を省略する。

図 3 5において、リセット期間は 1 H期間であった。図 36はリセット期間を 5 Hとした実施例である。リセット期間を何 H期間にするかはゲートドライバ回路 1 2に入力する DAT A (S T) パルス期間で容易に変更できる。図 3 6ではゲートドライバ回路 1 2 aの S T 1端子に入力する DAT Aを 5 H期間の間 Hレベルし、各ゲート信号線 1 7 aから出力されるリセット期間を 5 H期間とした実施例である。リセット期間は、長いほど、リセットが完全に行われ、良好な黒表示を実現できる。しかし、リセット期間の割合分は表示輝度が低下することになる。

図 3 6はリセット期間を 5 Hとした実施例であった。また、このリセット状態は連続状態であった。しかし、リセット状態は連続して行うことに限定されるものではない。たとえば、各ゲート信号線 1 7 aから出力される信号を 1 Hごとにオンオフ動作させてもよい。このようにオンオフ動作させるのは、シフトレジスタの出力段に形成されたイネ一プル回路（図示せず）を操作することにより容易に実現できる。また、ゲートドライバ回路 1 2に入力する D A T A ( S T ) パルスを制御することで容易に実現できる。

図 3 4の回路構成では、ゲートドライバ回路 1 2 aは少なくとも 2つのシフトレジスタ回路（ 1つはゲート信号線 1 7 a制御用、他の 1つはゲート信号線 1 7 b制御用）が必要であった。そのため、ゲートドライバ回路 1 2 aの回路規模が大きくなるという課題があった。図 3 7はゲ一トドライバ回路 1 2 aのシフトレジスタを 1つにした実施例である。図 3 7の回路を動作させた出力信号のタイミングチャートは図 3 5のごとくなる。なお、図 3 5と図 3 7とはゲートドライバ回路 1 2 a、 1 2 bから出力されているグート信号線 1 7の記号が異なっているので注意が必要である。

図 3 7の O R回路 3 7 が付加されていることから明らかであるが、各グート信号線 1 7 aの出力は、シフトレジスタ回路 6 1 aの前段出力との O Rをとつて出力される。つまり、 2 H期間、ゲート信号線 1 7 a からはオン電圧が出力される。一方、ゲート信号線 1 7 cはシフトレジスタ回路 6 1 aの出力がそのまま出力される。したがって、 1 H期間の間、オン電圧が印加される。たとえば、シフトレジスタ回路 6 1 aの 2番目に Hレベル信号が出力されている時、画素 1 6 ( 1 ) のゲート信号線 1 7 cにオン電圧が出力され、画素 1 6 ( 1 ) が電流（電圧）プログラムの状態である。同時に、画素 1 6 ( 2 ) のゲート信号線 1 7 aにもオン電圧が出力され、画素 1 6 ( 2 ) のトランジスタ l i bがオン状態となり、画素 1 6 ( 2 ) の駆動用トランジスタ 1 1 aがリセットされる。

同様に、シフトレジスタ回路 6 1 aの 3番目に Hレベル信号が出力されている時、画素 1 6 ( 2) のゲート信号線 1 7 cにオン電圧が出力され、画素 1 6 ( 2 ) が電流（電圧）プログラムの状態である。同時に、画素 1 6 ( 3のゲート信号線 1 7 aにもオン電圧が出力され、画素 1 6 ( 3 ) トランジスタ 1 1 bがオン状態となり、画素 1 6 ( 3 ) 駆動用トランジスタ 1 1 aがリセットされる。つまり、 2 H期間、グート信号線 1 7 aからはオン電圧が出力され、ゲート信号線 1 7 cに 1 H期間、ォン電圧が出力される。

プログラム状態の時は、トランジスタ 1 1 bとトランジスタ 1 1 cが同時にオン状態となる（図 3 3の（b ) ) ら、非プログラム状態（図 3 3の（ c ) ) に移行する際、トランジスタ 1 1 cがトランジスタ 1 l b よりも先にオフ状態となると、図 3 3の（b ) のリセット状態となってしまう。これを防止するためには、トランジスタ 1 1 cがトランジスタ 1 1 bよりもあとからオフ状態にする必要がある。そのためには、グート信号線 1 7 aがグート信号線 1 7 cよりも先にオン電圧が印加されるように制御する必要がある。

以上の実施例は、図 3 2 (基本的には図 1 ) の画素構成に関する実施例であった。しかし、本発明はこれに限定されるものではない。たとえば、図 3 8に示すようなカレントミラーの画素構成であっても実施することができる。なお、図 3 8ではトランジスタ l i eをオンオフ制御することにより、図 1 3、図 1 5などで図示する N倍パルス駆動を実現できる。図 3 9は図 3 8のカレントミラーの画素構成での実施例の説明図である。以下、図 3 9を参照しながら、カレントミラーの画素構成におけるリセット駆動方式について説明をする。

図 3 9の（ a ) に図示するように、トランジスタ 1 1 c、トランジスタ 1 1 eをオフ状態にし、トランジスタ 1 1 dをオン状態にする。すると、電流プログラム用トランジスタ 1 1 bのドレイン'（D) 端子とゲート（G)端子はショート状態となり、図に示すように I b電流が流れる。一般的に、トランジスタ 1 1 bは 1つ前のフィールド（フレーム）で電流プログラムされ、電流を流す能力がある（ゲート電位はコンデンサ 1 9に 1 F期間保持され、画像表示をおこなっているから当然である。ただし、完全な黒表示を行っている場合、電流は流れない）。この状態でトランジスタ 1 1 eがオフ状態とし、トランジスタ 1 1 dがオン状態にすれば、駆動電流 I bがトランジスタ 1 1 aのゲート（G) 端子の方向に流れる（ゲート（G) 端子とドレイン（D) 端子がショートされる）。そのため、トランジスタ 1 1 aのゲート（G) 端子とドレイン（D) 端子とが同一電位となり、トランジスタ 1 1 aはリセット（電流を流さない状態）になる。また、駆動用トランジスタ 1 1 bのゲート（G) 端子は電流プログラム用トランジスタ 1 1 aのゲート（G) 端子と共通であるから、駆動用トランジスタ 1 l bもリセット状態となる。

このトランジスタ 1 1 a、トランジスタ l i bのリセット状態（電流を流さない状態）は、図 5 1などで説明する電圧オフセットキャンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図 3 9の (a) の状態では、コンデンサ 1 9の端子間には、オフセット電圧（電流が流れ始める開始電圧。この電圧の絶対値以上の電圧を印加することにより、トランジスタ 1 1に電流が流れる）が保持されていることになる。このオフセット電圧はトランジスタ 1 1 a、トランジスタ l i bの特性に応じて異なる電圧値である。したがって、図 3 9の（ a) の動作を実施することにより、各画素のコンデンサ 1 9にはトランジスタ 1 1 a、トランジスタ 1 1 bが電流を流さない（つまり、黒表示電流（ほとんど 0に等しい））状態が保持されることになるのである（電流が流れ始める開始電圧にリセットされた）。

なお、図 3 9の（a) においても図 3 3の（a ) と同様に、リセットの実施時間を長くするほど、 l b電流が流れ、コンデンサ 1 9の端子電圧が小さくなる傾向がある。したがって、図 3 9の（ a ) の実施時間は固定値にする必要がある。実験および検討によれば、図 3 9の（ a ) の実施時間は、 1 H以上 1 0 H (1 0水平走査期間）以下とすることが好ましい。さらには 1 H以上 5 H以下にすることが好ましい。あるいは、

2 0 s e c以上 2 m s e c以下とすることが好ましい。このことは図

3 3の駆動方式でも同様である。

図 3 3の（ a ) も同様であるが、図 3 9の（ a ) のリセット状態と、図 3 9の（b ) の電流プログラム状態とを同期をとつて行う場合は、図 3 9の（a ) のリセット状態から、図 3 9の（b) の電流プログラム状態までの期間が固定値（一定値）となるから問題はない（固定値にされている）。つまり、図 3 3の（a ) あるいは図 3 9の（a ) のリセット状態から、図 3 3の（b) あるいは図 3 9の（b) の電流プログラム状態までの期間が、 1 H以上 1 0 H ( 1 0水平走査期間）以下とすることが好ましい。さらには 1 H以上 5 H以下にすることが好ましいのである。あるいは、 2 0 μ s e c以上 2m s e c以下とすることが好ましいのである。この期間が短いと駆動用トランジスタ 1 1が完全にリセットされない。また、あまりにも長いと駆動用トランジスタ 1 1が完全にオフ状態となり、今度は電流をプログラムするのに長時間を要するようになる。また、画面 5 0の輝度も低下する。：

図 3 9の（ a ) を実施後、図 3 9の（ b ) の状態にする。図 3 9の（ b ) はトランジスタ 1 1 c、トランジスタ 1 I dをオンさせ、トランジスタ l i eをオフさせた状態である。図 3 9の（ b ) の状態は、電流プログラムを行っている状態である。つまり、ソースドライバ回路 1 4からプログラム電流 I wを出力（あるいは吸収）し、このプログラム電流 I w を電流プログラム用トランジスタ 1 1 aに流す。このプログラム電流 I wが流れるように、駆動用トランジスタ 1 1 bのゲート（G ) 端子の電位をコンデンサ 1 9に設定するのである。

もし、プログラム電流 I wが 0 ( A ) (黒表示）であれば、トランジスタ 1 1 bは電流を図 3 3の（a ) の電流を流さない状態が保持されたままとなるから、良好な黒表示を実現できる。また、図 3 9の（b ) で白表示の電流プログラムを行う場合は、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧（各駆動用トランジスタの特性に応じて設定された電流が流れる開始電圧）から電流プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ 1 1 aあるいはトランジスタ 1 1 bの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。

図 3 9の（ b ) の電流プログラミング後、図 3 9の（ c ) に図示するように、トランジスタ 1 1 c、トランジスタ 1 1 dとオフし、トランジスタ 1 1 eをオンさせて、駆動用トランジスタ 1 1 bからのプログラム電流 I w ( = I e ) を E L素子 1 5に流し、 E L素子 1 5を発光させる。図 3 9の（c ) に関しても、以前に説明をしたので詳細は省略する。図 3 3、図 3 9で説明した駆動方式（リセット駆動）は、駆動用トランジスタ 1 1 aあるいはトランジスタ 1 1 b と E L素子 1 5間を切断 JP03/02535

111

(電流が流れない状態。トランジスタ 1 1 eあるいはトランジスタ 1 1 dで行う）し、かつ、駆動用トランジスタのドレイン（D ) 端子とゲート（G ) 端子（もしくはソース（S ) 端子とゲート（G ) 端子、さらに一般的に表現すれば駆動用トランジスタのゲート（G ) 端子を含む 2端子）間をショートする第 1の動作と、前記動作の後、駆動用トランジスタに電流（電圧）プログラムを行う第 2の動作とを実施するものである。少なくとも第 2の動作は第 1 の動作後に行うものである。なお、第 1 の動作における駆動用トランジスタ 1 1 aあるいはトランジスタ l i b と E L素子 1 5間を切断するという動作は、必ずしも必須の条件ではない。もし、第 1の動作における駆動用トランジスタ 1 1 aあるいはトランジスタ 1 1 b と E L素子 1 5間を切断せずに、駆動用トランジスタのドレイン（D ) 端子とゲート（G ) 端子間をショートする第 1の動作を行っても多少のリセット状態のバラツキが発生する程度で済む場合があるからである。これは、作製したアレイのトランジスタ特性を検討して決定する。

図 3 9のカレントミラーの画素構成は、電流プログラムトランジスタ 1 1 aをリセットすることにより、結果として駆動用トランジスタ 1 1 bをリセットする駆動方法であった。

図 3 9のカレントミラーの画素構成では、リセット状態では、必ずしも駆動用トランジスタ 1 1 b と E L素子 1 5間を切断する必要はない。したがって、電流プログラム用トランジスタ aのドレイン（D ) 端子とゲート（G ) 端子（もしくはソース（S ) 端子とゲート（G ) 端子、さらに一般的に表現すれば電流プログラム用トランジスタのゲ一ト ( G ) 端子を含む 2端子、あるいは駆動用トランジスタのゲート（G ) 端子を含む 2端子）間をショートする第 1の動作と、前記動作の後、電流プログラム用トランジスタに電流（電圧）プログラムを行う第 2の動作とを PC蘭應 35

112 実施するものである。そして、少なくとも第 2の動作は第 1の動作後に行うものである。

画像表示状態は（もし、瞬時的な変化が観察できるのであれば）、まず、電流プログラムを行われる画素行は、リセット状態（黒表示状態）になり、所定 H後に電流プログラムが行われる。画面の上から下方向に、黒表示の画素行が移動し、この画素行が通りすぎた位置で画像が書き換わっていくように見えるはずである。

以上の実施例は、電流プログラムの画素構成を中心として説明をしたが、本発明のリセット駆動は電圧プログラムの画素構成にも適用することができる。図 4 3は電圧プログラムの画素構成におけるリセット駆動を実施するための本発明の画素構成（パネル構成）の説明図である。

図 4 3の画素構成では、駆動用トランジスタ 1 1 aをリセット動作させるためのトランジスタ 1 1 eが形成されている。ゲート信号線 1 7 e にオン電圧が印加されることにより、トランジスタ 1 1 eがオンし、駆動用トランジスタ 1 1 aのゲート（G ) 端子とドレイン（D ) 端子間をショートさせる。また、 E L素子 1 5 と駆動用トランジスタ 1 1 a との電流経路を切断するトランジスタ 1 1 dが形成されている。以下、図 4 4を参照しながら、電圧プログラムの画素構成における本発明のリセット駆動方式について説明をする。

図 4 4の（ a ) に図示するように、トランジスタ 1 1 b、トランジスタ 1 1 dをオフ状態にし、トランジスタ 1 1 eをオン状態にする。駆動用トランジスタ 1 1 aのドレイン（D ) 端子とゲート（G ) 端子はショート状態となり、図に示すように I b電流が流れる。そのため、トランジスタ 1 1 aのゲート（G ) 端子とドレイン（D ) 端子とが同一電位となり、駆動用トランジスタ 1 1 aはリセット（電流を流さない状態）になる。なお、トランジスタ 1 1 aをリセットする前に、図 3 3あるいは図 3 9で説明したように、 HD同期信号に同期して、最初にトランジスタ l i dをオンさせ、トランジスタ 1 1 eをオフさせて、トランジスタ 1 1 aに電流を流しておく。その後、図 4 4の（a ) の動作を実施する。このトランジスタ l l a、トランジスタ l i bのリセット状態（電流を流さない状態）は、図 4 1などで説明した電圧オフセットキャンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図 4 4の ( a ) の状態では、コンデンサ 1 9の端子間には、オフセット電圧（リセット電圧）が保持されていることになる。このリセット電圧は駆動用トランジスタ 1 1 aの特性に応じて異なる電圧値である。つまり、図 4 4の（ a ) の動作を実施することにより、各画素のコンデンサ 1 9には駆動用トランジスタ 1 1 aが電流を流さない（つまり、黒表示電流（ほとんど 0に等しい））状態が保持されることになるのである（電流が流れ始める開始電圧にリセットされた）。

なお、電圧プログラムの画素構成においても、電流プログラムの画素構成と同様に、図 4 4の（ a ) のリセットの実施時間を長くするほど、

1 b電流が流れ、コンデンサ 1 9の端子電圧が小さくなる傾向がある。したがって、図 4 4の（ a ) の実施時間は固定値にする必要がある。実施時間は、 0. 211以上511 ( 5水平走査期間）以下とすることが好ましい。さらには 0. 5 H以上 4 H以下にすることが好ましい。あるいは、

2 μ s e c以上 4 0 0 μ s e c以下とすることが好ましい。

また、グート信号線 1 7 eは前段の画素行のゲート信号線 1 7 aと共通にしておくことが好ましい。つまり、グート信号線 1 7 eと前段の画素行のゲート信号線 1 7 a とをショート状態で形成する。この構成を前段ゲート制御方式と呼ぶ。なお、前段ゲート制御方式とは、着目画素行より少なくとも 1 H前以上に選択される画素行のゲート信号線波形を用いるものである。したがって、 1画素行前に限定されるものではない。たとえば、 2画素行前のゲート信号線の信号波形を用いて着目画素の駆動用トランジスタ 1 1 aのリセットを実施してもよレ、。

前段グート制御方式をさらに具体的に記載すれば以下のようになる。着目する画素行が（N) 画素行とし、そのゲート信号線がゲート信号線 1 7 e (N) 、グート信号線 1 7 a (N) とする。 1 H前に選択される前段の画素行は、画素行が（N— 1) 画素行とし、そのゲート信号線がグート信号線 1 7 e (N— 1) 、ゲート信号線 1 7 a (N_ 1) とする。また、着目画素行の次の 1 H後に選択される画素行が（N+ 1) 画素行とし、そのゲート信号線がゲート信号線 1 7 e (N+ 1 ) 、ゲート信号線 1 7 a (N + 1 ) とする。

第（N— 1 ) H期間では、第（N— 1 ) 画素行のゲート信号線 1 7 a (N- 1 ) にオン電圧が印加されると、第（N) 画素行のゲート信号線 1 7 e (N) にもオン電圧が印加される。ゲート信号線 1 7 e (N) と前段の画素行のゲート信号線 1 7 a (N— 1 ) とがショート状態で形成されているからである。したがって、第（N— 1) 画素行の画素のトランジスタ l i b (N- 1 ) がオンし、ソース信号線 1 8の電圧が駆動用トランジスタ 1 1 a (N- 1 ) のグート（G) 端子に書き込まれる。同時に、第（N) 画素行の画素のトランジスタ 1 1 e (N) がオンし、駆動用トランジスタ 1 1 a (N) のゲート（G) 端子とドレイン（D) 端子間がショートされ、駆動用トランジスタ 1 1 a (N) がリセットされる。

第（N— 1 ) H期間の次の第（N) 期間では、第（N) 画素行のグート信号線 1 7 a (N) にオン電圧が印加されると、第（N+ 1) 画素行のゲート信号線 1 7 e (N+ 1) にもオン電圧が印加される。したがつて、第（N) 画素行の画素のトランジスタ l i b (N) がオンし、ソース信号線 1 8に印加されている電圧が駆動用トランジスタ 1 1 a (N) のゲート（G) 端子に書き込まれる。同時に、第（N+ 1) 画素行の画素のトランジスタ l i e (N+ 1) がオンし、駆動用トランジスタ 1 1 a (N + 1 ) のゲート（G) 端子とドレイン（D) 端子間がショートされ、駆動用トランジスタ 1 1 a (N+ 1) がリセットされる。

以下同様に、第（N) H期間の次の第（N+ 1 ) 期間では、第（N +

1 )画素行のゲート信号線 1 7 a (N+ 1 )にオン電圧が印加されると、第（N+ 2) 画素行のゲート信号線 1 7 e (N+ 2) にもオン電圧が印加される。したがって、第（N+ 1 ) 画素行の画素のトランジスタ 1 1 b (N+ 1 ) がオンし、ソース信号線 1 8に印加されている電圧が駆動用トランジスタ 1 1 a (N+ 1) のゲート' （G) 端子に書き込まれる。同時に、第（N + 2) 画素行の画素のトランジスタ l i e (N+ 2) がオンし、駆動用トランジスタ 1 1 a (N+ 2 ) のゲート（G) 端子とドレイン（D) 端子間がショートされ、駆動用トランジスタ 1 1 a .(N +

2) がリセットされる。

以上の本発明の前段ゲート制御方式では、 1 H期間、駆動用トランジスタ 1 1 aはリセットされ、その後、電圧（電流）プログラムが実施される。

図 3 3の（a) も同様であるが、図 44の（a) のリセット状態と、図 44の（b) の電圧プログラム状態とを同期をとつて行う場合は、図 44の（a) のリセット状態から、図 44の（b) の電流プログラム状態までの期間が固定値（一定値）となるから問題はない（固定値にされている）。この期間が短いと駆動用トランジスタ 1 1が完全にリセットされない。また、あまりにも長いと駆動用トランジスタ 1 1 aが完全にオフ状態となり、今度は電流をプログラムするのに長時間を要するようになる。また、画面 1 2の輝度も低下する。

図 44の（a) を実施後、図 44の（b) の状態にする。図 44の（b) はトランジスタ 1 1 bをオンさせ、トランジスタ 1 1 e、トランジスタ 1 1 dをオフさせた状態である。図 4 4の（b ) の状態は、電圧プログラムを行っている状態である。つまり、ソースドライバ回路 1 4からプログラム電圧を出力し、このプログラム電圧を駆動用トランジスタ 1 1 aのゲート（G ) 端子に書き込む（駆動用トランジスタ 1 1 aのゲート ( G ) 端子の電位をコンデンサ 1 9に設定する）。なお、電圧プロダラム方式の場合は、電圧プログラム時にトランジスタ 1 1 dを必ずしもォフさせる必要はない。また、図 1 3、図 1 5などの N倍パルス駆動などと組み合わせること、あるいは以上のような、間欠 N / K倍パルス駆動 ( 1画面に点灯領域を複数設ける駆動方法である。この駆動方法は、トランジスタ 1 1 eをオンオフ動作させることにより容易に実現できる） ' を実施する必要がなければ、. トランジスタ 1 1 eが必要でない。このことは以前に説明をしたので、説明を省略する。

図 4 3の構成あるいは図 4 4の駆動方法で白表示の電圧プログラムを行う場合は、各画素の駆動用トランジスタの特性バラツキが発生してレ、ても、完全に黒表示状態のオフセット電圧（各駆動用トランジスタの特性に応じて設定された電流が流れる開始電圧）から電圧プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ 1 1 aの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。

図 4 4の（b ) の電流プログラミング後、図 4 4の（c ) に図示するように、トランジスタ 1 1 bをオフし、トランジスタ 1 1 dをオンさせて、駆動用トランジスタ 1 1 aからのプログラム電流を E L素子 1 5に流し、 E L素子 1 5を発光させる。

以上のように、図 4 3の電圧プログラムにおける本発明のリセット駆動は、まず、 H D同期信号に同期して、最初にトランジスタ 1 1 dをォンさせ、トランジスタ 1 1 eをオフさせて、トランジスタ 1 1 aに電流を流す第 1の動作と、トランジスタ 1 1 a と E L素子 1 5間を切断し、かつ、駆動用トランジスタ 1 1 aのドレイン（D ) 端子とゲート（G ) 端子（もしくはソース（S ) 端子とゲート（G ) 端子、さらに一般的に表現すれば駆動用トランジスタのゲート（G ) 端子を含む 2端子）間をショートする第 2の動作と、前記動作の後、駆動用トランジスタ 1 1 a に電圧プログラムを行う第 3の動作を実施するものである。

以上の実施例では、駆動用トランジスタ素子 1 1 a (図 1の画素構成の場合）から E L素子 1 5に流す電流を制御するのに、トランジスタ 1 1 dをオンオフさせて行う。トランジスタ 1 1 dをオンオフさせるためには、ゲート信号線 1 7 bを走査する必要があり、走査のためには、シフトレジスタ回路 6 1 (ゲートドライバ回路 1 2 ) が必要となる。しかし、シフトレジスタ回路 6 1は規模が大きく、ゲート信号線 1 7 bの制御にシフトレジスタ回路 6 1を用いたのでは狭額縁化できない。図 4 0 で説明する方式は、この課題を解決するものである。

なお、本発明は、主として図 1などに図示する電流プログラムの画素構成を例示して説明をするが、これに限定するものではなく、図 3 8などで説明した他の電流プログラム構成（カレントミラーの画素構成）であっても適用できることはいうまでもなレ、。また、ブロックでオンオフする技術的概念は、図 4 1などの電圧プログラムの画素構成であっても適用できることは言うまでもない。また、本発明は、 E L素子 1 5に流れる電流を間欠にする方式であるから、図 5 0などで説明する逆バイァス電圧を印加する方式とも組み合わせることができることは言うまでもない。以上のように、本発明は他の実施例と組み合わせて実施することができる。

図 4 0はブロック駆動方式の実施例である。まず、説明を容易にするため、ゲートドライバ回路 1 2は基板 7 1に直接形成したか、もしくはシリコンチップのゲートドライノ I C 1 2を基板 7 1に積載したとして説明をする。また、ソースドライバ回路 1 4およびソース信号線 1 8は図面が煩雑になるため省略する。

図 4 0において、グート信号線 1 7 aはゲートドライバ回路 1 2と接続されている。一方、各画素のゲート信号線 1 7 bは点灯制御線 4 0 1 と接続されている。図 4 0では 4本のゲート信号線 1 7 bが 1つの点灯制御線 40 1と接続されている。

なお、 4本のゲート信号線 1 7 bでプロックするというのはこれに限定するものではなく、それ以上であってもよいことは言うまでもない。一般的に表示画面 5 0は少なくとも 5以上に分割することが好ましい。さらに好ましくは、 1 0以上に分割することが好ましい。さらには、 2 0以上に分割することが好ましい。分割数が少ないと、フリツ力が見えやすい。あまりにも分割数が多いと、点灯制御線 4 0 1の本数が多くなり、点灯制御線 4 0 1のレイアウトが困難になる。

したがって、 Q C I F表示パネルの場合は、垂直走査線の本数が 2 2 0本であるから、少なくとも、 2 2 0/ 5 = 44本以上でプロック化する必要があり、好ましくは、 2 2 0/ 1 0 = 1 1以上でプロック化する必要がある。ただし、奇数行と偶数行で 2つのブロック化を行った場合は、低フレームレートでも比較的フリツ力の発生が少ないため、 2つのプロック化で十分の場合がある。

図 4 0の実施例では、点灯制御線 4 0 1 a 4 0 1 b、 40 1 c、 4 O l d…… 4 0 1 nと順次、オン電圧（V g 1 ) を印加するか、もしくはオフ電圧（V g h) を印加し、ブロックごとに E L素子 1 5に流れる電流をオンオフさせる。

なお、図 40の実施例では、ゲート信号線 1 7 bと点灯制御線 4 0 1 とがクロスすることがない。したがって、ゲート信号線 1 7 bと点灯制御線 40 1とのショート欠陥は発生しない。また、ゲート信号線 1 7 b と点灯制御線 40 1とが容量結合することがないため、点灯制御線 40 1からゲート信号線 1 7 b側を見た時の容量付加が極めて小さい。したがって、点灯制御線 40 1を駆動しやすい。

グートドライバ回路 1 2にはゲート信号線 1 7 aが接続されている。ゲート信号線 1 7 aにオン電圧を印加することにより、画素行が選択され、選択された各画素のトランジスタ l i b、 1 1 cはオンして、ソース信号線 1 8に印加された電流（電圧）を各画素のコンデンサ 1 9にプログラムする。一方、ゲート信号線 1 7 bは各画素のトランジスタ 1 1 dのゲート（G) 端子と接続されている。したがって、点灯制御線 40 1にオン電圧（V g 1 ) が印加されたとき、駆動用トランジスタ 1 1 a と E L素子 1 5との電流経路を形成し、逆にオフ電圧（V g h) が印加ざれた時は、 E L素子 1 5のアノード端子をオープンにする。

なお、点灯制御線 40 1に印加するオンオフ電圧の制御タイミングと、ゲートドライバ回路 1 2がゲート信号線 1 7 aに出力する画素行選択電圧（V g 1 ) のタイミングは 1水平走查クロック（ 1 H) に同期していることが好ましい。しかし、これに限定するものではない。

点灯制御線 40 1に印加する信号は単に、 E L素子 1 5への電流をォンオフさせるだけである。また、ソースドライバ回路 1 4が出力する画像データと同期がとれている必要もない。点灯制御線 40 1に印加する信号は、各画素 1 6のコンデンサ 1 9にプログラムされた電流を制御するものだからである。したがって、必ずしも、画素行の選択信号と同期がとれている必要はない。また、同期する場合であってもクロックは 1 H信号に限定されるものではなく、 1Z2Hでも、 1Z4Hであってもよい。図 38に図示したカレントミラーの画素構成の場合であっても、ゲート信号線 1 7 bを点灯制御線 40 1に接続することにより、トランジスタ 1 1 eをオンオフ制御できる。したがって、ブロック駆動を実現できる。

なお、図 3 2において、ゲート信号線 1 7 aを点灯制御線 40 1に接続し、リセットを実施すれば、プロック駆動を実現できる。つまり、本発明のブロック駆動とは、 1つの制御線で、複数の画素行を同時に非点灯（あるいは黒表示）とする駆動方法である。

以上の実施例は、 1画素行ごとに 1本の選択画素行を配置（形成）する構成であった。本発明は、これに限定するものではなく、複数の画素行で 1本の選択ゲート信号線を配置（形成）してもよい。

図 4 1はその実施例である。なお、説明を容易にするため、画素構成は図 1の場合を主として例示して説明をする。図 41では画素行の選択ゲート信号線 1 7 aは 3つの画素（1 6 R、 1 6 G、 1 6 B) を同時に選択する。 Rの記号とは赤色の画素関連を意味し、 Gの記号とは緑色の画素関連を意味し、 Bの記号とは青色の画素関連を意味するものとする。

したがって、ゲート信号線 1 7 aの選択により、画素 1 6 R、画素 1 6 Gおよび画素 1 6 Bが同時に選択されデータ書き込み状態となる。画素 1 6 Rはソース信号線 1 8 Rからデータをコンデンサ 1 9 Rに書き込み、画素 1 6 Gはソース信号線 1 8 Gからデータをコンデンサ 1 9 Gに書き込む。画素 1 6 Bはソース信号線 1 8 Bからデータをコンデンサ 1 9 Bに書き込む。

画素 1 6 Rのトランジスタ 1 1 dはゲート信号線 1 7 b Rに接続されている。また、画素 1 6 Gのトランジスタ l i dはゲート信号線 1 7 b Gに接続され、画素 1 6 Bのトランジスタ l i dはゲート信号線 1 7 b Bに接続されている。したがって、画素 1 6 Rの E L素子 1 5 R、画素 1 6 Gの E L素子 1 5 G、画素 1 6 Bの E L素子 1 5 Bは別個にオンォフ制御することができる。つまり、 E L素子1 5 R、 £乙素子1 5 0、 E L素子 1 5 Bはそれぞれのゲート信号線 1 7 b R、 1 7 b G、 1 7 b Bを制御することにより、点灯時間、点灯周期を個別に制御可能である。この動作を実現するためには、図 6の構成において、ゲート信号線 1 7 aを走査するシフトレジスタ回路 6 1と、ゲート信号線 1 7 b Rを走查するシフトレジスタ回路 6 1 と、ゲート信号線 1 7 b Gを走査するシフトレジスタ回路 6 1 と、ゲート信号線 1 7 b Bを走査するシフトレジスタ回路 6 1の 4つを形成（配置）することが適切である。

なお、ソース信号線 1 8に所定電流の N倍の電流を流し、 E L素子 1 5に所定電流の N倍の電流を 1 / Nの期間流すとしたが、実用上はこれを実現できない。実際にはゲート信号線 1 7に印加した信号パルスがコンデンサ 1 9に突き抜け、コンデンサ 1 9に所望の電圧値（電流値）を設定できないからである。一般的にコンデンサ 1 9には所望の電圧値（電流値）よりも低い電圧値（電流値）が設定される。たとえば、 1 0倍の電流値を設定するように駆動しても、 5倍程度の電流しかコンデンサ 1 9には設定されない。たとえば、 N = 1 0としても実際に E L素子 1 5 に流れる電流は N = 5の場合と同一となる。したがって、本発明は N倍の電流値を設定し、 N倍に比例したあるいは対応する電流を E L素子 1 5に流れるように駆動する方法である。もしくは、所望値よりも大きい電流を E L素子 1 5にパルス状に印加する駆動方法である。

また、所望値より電流（そのまま、 E L素子 1 5に連続して電流を流すと所望輝度よりも高くなるような電流）を駆動用トランジスタ 1 1 a (図 1を例示する場合）に電流（電圧）プログラムを行い、 E L素子 1 5に流れる電流を間欠にすることにより、所望の E L素子の発光輝度を得るものである。 ' なお、このコンデンサ 1 9への突き抜けによる補償回路は、ソースドライバ回路 1 4内に導入する。この事項については後ほど説明をする。また、図 1などのスィツチングトランジスタ 1 1 b、 1 1 cなどは N チャンネルで形成することが好ましい。コンデンサ 1 9への突き抜け電圧が低減するからである。また、コンデンサ 1 9のオフリークも減少するから、 1 0 H z以下の低いフレームレートにも適用できるようになる。また、画素構成によっては、突き抜け電圧が E L素子 1 5に流れる電流を増加させる方向に作用する場合は、白ピーク電流が増加し、画像表示のコントラスト感が增加する。したがって、良好な画像表示を実現できる。

逆に、図 1のスイッチングトランジスタ 1 1 b、 1 1 cを Pチャンネルにすることにより突き抜けを発生させて、より黒表示を良好にする方法も有効である。 Pチャンネルトランジスタ 1 1 bがオフするときには V g h電圧となる。そのため、コンデンサ 1 9の端子電圧が V d d側に少しシフトする。そのため、トランジスタ 1 1 aのゲート（G ) 端子電圧は上昇し、より黒表示となる。また、第 1階調表示とする電流値を大きくすることができるから（階調 1までに一定のベース電流を流すことができる）、電流プログラム方式で書き込み電流不足を軽減できる。以下、図面を参照しながら本発明の他の駆動方式について説明をする。図 1 7 4は本発明のシーケンス駆動を実施するための表示パネルの説明図である。ソースドライバ回路 1 4は接続端子 7 6 1に R、 G、 Bデータを切り替えて出力する。したがって、ソースドライバ回路 1 4の出力端子数は図 4 8などの場合に比較して 1 / 3の出力端子数ですむ。

ソースドライバ回路 1 4から接続端子 7 6 1に出力する信号は、出力切り替え回路 1 7 4 1のよりソース信号線 1 8 R、 1 8 G、 1 8 Bに振り分けられる。出力切り替え回路 1 7 4 1はポリシリコン技術で基板 7 1に直接形成する。また、出力切り替え回路 1 7 4 1はシリコンチップで形成し、 C O G技術で基板 7 1に実装してもよい。また、出力切り替え回路 1 7 4 1は出力切り替え回路 1 7 4 1をソースドライバ回路 1 4 の回路として、ソースドライバ回路 1 4に内蔵させてもよレ、。

切り替えスィッチ 1 7 4 2が R端子に接続されている時は、ソースドライパ回路 1 4からの出力信号は、ソース信号線 1 8 Rに印加される。切り替えスィッチ 1 7 4 2が G端子に接続されている時は、ソースドラ, ィバ回路 1 4からの出力信号は、ソース信号線 1 8 Gに印加される。切り替えスィッチ 1 7 4 2が B端子に接続されている時は、ソースドライバ回路 1 4からの出力信号は、ソース信号線 1 8 Bに印加される。

なお、図 1 7 5の構成では、切り替えスィツチ 1 7 4 2が R端子に接続されている時は、切り替えスィツチの G端子および B端子はオープンである。したがって、ソース信号線 1 8 Gおよび 1 8 Bに入力される電流は O Aである。したがって、ソース信号線 1 8 Gおよび 1 8 Bに接続された画素 1 6は黒表示となる。

切り替えスィッチ 1 7 4 2が G端子に接続されている時は、切り替えスィッチの R端子および B端子はオープンである。したがって、ソース信号線 1 8 Rおよび 1 8 Bに入力される電流は 0 Aである。したがって、ソース信号線 1 8 Rおよび 1 8 Bに接続された画素 1 6は黒表示となる。なお、図 1 7 5の構成では、切り替えスィツチ 1 7 4 2が B端子に接続されている時は、切り替えスィツチの R端子および G端子はオープンである。したがって、ソース信号線 1 8 Rおよび 1 8 Gに入力される電流は O Aである。したがって、ソース信号線 1 8 Rおよび 1 8 Gに接続された画素 1 6は黒表示となる。

基本的には、 1 フレームが 3フィールドで構成される場合、第 1 フィールドで、表示画面 5 0の画素 1 6に順次 R画像データが書き込まれる。第 2フィールドでは、表示画面 5 0の画素 1 6に順次 G画像データが書き込まれる。また、第 3フィールドでは、表示画面 5 0の画素 1 6に順次 B画像が書き込まれる。

以上のように、フィールドごとに Rデータ→Gデータ→Bデータ→R データ→ が順次書き換えられシーケンス駆動が実現される。図 1のようにスイッチングトランジスタ 1 1 dをオンオフさせて、 N倍パルス駆動を実現することなどは、図 5、図 1 3、図 1 6などで説明をした。これらの駆動方法をシーケンス駆動と組み合わせることができることは言うまでもない。

また、先に説明した実施例では、 R画素 1 6に画像データを書き込む時は、 G画素および B画素には黒データを書き込むとした。 G画素 1 6 に画像データを書き込む時は、 R画素および B画素には黒データを書き込むとした。 B画素 1 6に画像データを書き込む時は、 R画素おょぴ G 画素には黒データを書き込むとした。本発明はこれに限定するものではない。

たとえば、 R画素 1 6に画像データを書き込む時は、 G画素および B 画素の画像データは前フィールドで書き換えられた画像データを保持するようにしてもよい。このように駆動すれば画面 5 0輝度を明るくすることができる。 G画素 1 6に画像データを書き込む時は、 R画素および B画素の画像データは前フィールドで書き換えられた画像データを保持するようにする。 B画素 1 6に画像データを書き込む時は、 G画素およぴ R画素の画像データは前フィールドで書き換えられた画像データを保持する。

以上のように、書き換えている色画素以外の画素の画像データを保持するには、 R G B画素でゲート信号線 1 7 aを独立に制御できるようにすればよい。たとえば、図 1 7 4に図示するように、ゲート信号線 1 7 a Rは、 R画素のトランジスタ 1 1 b、トランジスタ 1 1 cのオンオフを制御する信号線とする。また、ゲート信号線 1 7 a Gは、 G画素のトランジスタ 1 1 b、トランジスタ 1 1 cのオンォフを制御する信号線とする。ゲート信号線 1 7 a Bは、 B画素のトランジスタ 1 1 b、トランジスタ 1 1 cのオンオフを制御する信号線とする。一方、ゲート信号線 1 7 13は1 画素、 G画素、 B画素のトランジスタ 1 1 dを共通でオンォフさせる信号線とする。

以上のように構成すれば、ソースドライバ回路 1 4が Rの画像データを出力し、切り替えスィッチ 1 7 4 2が R接点に切り替わっているときは、ゲート信号線 1 7 a Rにオン電圧を印加し、ゲート信号線 a Gとゲート信号線 a Bとにオフ電圧を印加することができる。したがって、 R の画像データを R画素 1 6に書き込み、 G画素 1 6および B画素 1 6は前にフィールドの画像データを保持したままにできる。

第 2ブイールドでソースドライバ回路 1 4が Gの画像データを出力し. 切り替えスィッチ 1 7 4 2が G接点に切り替わっているときは、ゲート信号線 1 7 a Gにオン電圧を印加し、ゲート信号線 a Rとグート信号線 a Bとにオフ電圧を印加することができる。したがって、 Gの画像データを G画素 1 6に書き込み、 R画素 1 6および B画素 1 6は前にフィールドの画像データを保持したままにできる。

第 3フィールドでソースドライバ回路 1 4が Bの画像データを出力し- 切り替えスィッチ 1 7 4 2が B接点に切り替わっているときは、ゲート信号線 1 7 a Bにオン電圧を印加し、ゲート信号線 a Rとグート信号線 a Gとにオフ電圧を印加することができる。したがって、 Bの画像データを B画素 1 6に書き込み、 R画素 1 6および G画素 1 6は前にフィールドの画像データを保持したままにできる。

図 1 7 4の実施例では、 R G Bごとに画素 1 6のトランジスタ l i b をオンオフさせるグート信号線 1 7 _aを形成あるいは配置するとした。しかし、本発明はこれに限定されるものではない。たとえば、図 1 75 に図示するように、 RGBの画素 1 6に共通のゲート信号線 1 7 aを形成または配置する構成であってもよい。

図 1 74などの構成において、切り替えスィッチ 1 74 2が Rのソース信号線を選択しているときは、 Gのソース信号線と Bのソース信号線はオープンになるとして説明をした。しかし、オープン状態は電気的にはフローティング状態であり、好ましいことではない。

図 1 7 5は、このフローティング状態をなくすために対策を行った構成である。出力切り替え回路 1 74 1の切り替えスィッチ 1 742の a 端子は V a a電圧（黒表示となる電圧）に接続されている。 b端子はソースドライバ回路 14の出力端子と接続されている。切り替えスィッチ 1 74 2は RGBそれぞれに設けられている。

図 1 7 5の状態では、切り替えスィツチ 1 742 Rは V a a端子に接続されている。したがって、ソース信号線 1 8 Rには、 V a a電圧（黒電圧）が印加されている。切り替えスィッチ 1 74 2 Gは V a a端子に接続されている。したがって、ソース信号線 1 8 Gには、 V a a電圧（黒電圧）が印加されている。切り替えスィッチ 1 742 Bはソースドライバ回路 1 4の出力端子に接続されている。したがって、ソース信号線 1 8 Bには、 Bの映像信号が印加されている。

以上の状態では、 B画素の書き換え状態であり、 R画素と G画素には黒表示電圧が印加される。以上のように切り替えスィツチ 1 74 2を制御することにより、画素 1 6の画像は書き換えられる。なお、グート信号線 1 7 bの制御などに関しては以前説明した実施例と同様であるので説明を省略する。

以上の実施例では、第 1フィールドで R画素 1 6を書き換え、第 2フィールドで G画素 1 6を書き換え、第 3 フィールドで B画素 1 6を書き換えるとした。つまり、 1フィールドごとに書き換えられる画素の色が変化する。本発明はこれに限定されるものではない。 1水平走査期間（ 1 H ) ごとに書き換える画素の色を変化させてもよい。たとえば、 1 H目に R画素を書き換え、 2 H番目に G画素を書き換え、 3 H番目に B画素を書き換え、 4 H番目に R画素を書き換え、と駆動する方法である。もちろん、 2 H以上の複数水平走査期間ごとに書き換える画素の色を変化させてもよいし、 1 / 3フィールドごとに書き換える画素の色を変化させてもよい。

図 1 7 6は 1 Hごとに書き換える画素の色を変化させた実施例である。なお、図 1 7 6から図 1 7 8において、斜線でしめした画素 1 6は、画素を書き換えずに前ブイールドの画像デ一タを保持していること、もしくは、黒表示にされていることを示している。もちろん、画素を黒表示したり、前フィールドのデータを保持したりと繰り返し実施してもよい。なお、図 1 7 4から図 1 7 8の駆動方式において、図 1 3などの N倍パルス駆動や M行同時駆動を実施してもよいことは言うまでもない。図 1 7 4から図 1 7 8などは画素 1 6の書き込み状態を説明している。 E L素子 1 5の点灯制御は説明しないが、以前あるいは以降に説明する実施例を組み合わせることができることは言うまでもない。

また、 1 フレームは 3フィールドで構成されることに限定されるものではない。 2ブイ一ノレドでもよいし、 4フィーノレド以上でもよい。 1 フレームが 2フィールドで、 R G Bの 3原色の場合は、第 1 フィールドで、 Rと G画素を書き換え、第 2フィールドで B画素を書き換えるという実施例が例示される。また、 1 フレームが 4フィールドで、 R G Bの 3原色の場合は、第 1 フィールドで、 R画素を書き換え、第 2フィールドで G画素を書き換え、第 3フィールドと第 4フィールドで B画素を書き換えるという実施例が例示される。これらのシーケンスは、 R G Bの E L 素子 1 5の発光効率を考慮して検討することにより効率よくホワイトパランスをとることができる。

以上の実施例では、第 1フィールドで R画素 1 6を書き換え、第 2フィールドで G画素 1 6を書き換え、第 3フィールドで B画素 1 6を書き換えるとした。つまり、 1フィールドごとに書き換えられる画素の色が変化する。

図 1 7 6の実施例では、第 1フィールドの 1 H目に R画素を書き換え、 2 H番目に G画素を書き換え、 3 H番目に B画素を書き換え、 4 H番目に R画素を書き換え、と駆動する方法である。もちろん、

2 H以上の複数水平走査期間ごとに書き換える画素の色を変化させてもよいし、 1 / 3フィールドごとに書き換える画素の色を変化させてもよい。

図 1 7 6の実施例では、第 1フィールドの 1 H目に R画素を書き換え、 2 H番目に G画素を書き換え、 3 H番目に B画素を書き換え、 4 H番目に R画素を書き換える。第 2フィールドの 1 H目に G画素を書き換え、 2 H番目に B画素を書き換え、 3 H番目に R画素を書き換え、 4 H番目に G画素を書き換える。第 3フィールドの 1 H目に B画素を書き換え、 2 H番目に R画素を書き換え、 3 H番目に G画素を書き換え、 4 H番目に B画素を書き換える。

以上のように、各フィールドで R、 G、 B画素を任意にあるいは所定の規則性を持って書き換えることにより、 R、 G、 Bのカラーセパレーシヨンを防止することができる。また、フリツ力の発生も抑制できる。図 1 7 7では、 1 Hごとに書き換えられる画素 1 6の色数は複数となつている。図 1 7 6では、第 1フィールドにおいて、 1 H番目は書き換えられる画素 1 6は R画素であり、 2 H番目は書き換えられる画素 1 6 は G画素である。また、 3 H番目は書き換えられる画素 1 6は B画素であり、 4H番目は書き換えられる画素 1 6は R画素である。

図 1 77では、 1 Hごとに、書き換える画素の色位置を異ならせている。各フィールドで R、 G、 B画素を異ならせ（所定の規則性を持っていてもよいことは言うまでもない）、順次書き換えることにより、 R、 G、 Bのカラーセパレーシヨンを防止することができる。また、フ.リツ力の発生も抑制できる。

なお、図 1 7 7の実施例においても、各絵素（RGB画素の組）では、 RGBの点灯時間あるいは発光強度を一致させる。このことは、図 1 7 5、図 1 76などの実施例においても当然実施することは言うまでもなレ、。色ムラになるからである。

図 1 7 7のように、 1 Hごとに書き換える画素の色数（図 1 7 7の第 1フィールドの 1 H番目は、 R、 G、 Bの 3色が書き換えられている）を複数にするのは、図 1 74において、ソースドライバ回路 14が各出力端子に任意（一定の規則性があってもよい）の色の映像信号を出力できるように構成し、切り替えスィツチ 1 74 2が接点 R、 G、 Bを任意 (一定の規則性があってもよい）に接続できるように構成すればよい。図 1 7 8の実施例の表示パネルでは、 R G Bの 3原色に加えて、 W (白）の画素 1 6 Wを有している。画素 1 6 Wを形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。図 1 78の（ a) は 1画素行に、 R、 G、 B、 W画素 1 6を形成した実施例である。図 1 78の（b) は、 1画素行ごとに、 RGBWの画素 1 6を配置した構成である。

図 1 78の駆動方法においても、図 1 76、図 1 7 7などの駆動方式を実施できることは言うまでもない。また、 N倍パルス駆動や、 M画素行同時駆動などを'実施できることは言うまでもない。これらの事項は、当業者であれば本明細書により容易に具現化できるので説明を省略する。なお、本発明は説明を容易にするため、本発明の表示パネルは R GB の 3原色を有するとして説明しているが、これに限定するものではない。 RGBに加えて、シアン、イェロー、マゼンダを加えても良いし、 R、 G、 Bのいずれかの単色、 R、 G、 Bのいずれかの 2色を用いた表示パネノレであってもよい。

また、以上のシーケンス駆動方式では、フィールドごとに RGBを操作するとしてが、本発明はこれに限定されるものではないことは言うまでもない。また、図 1 74から図 1 78の実施例は、画素 1 6に画像データを書き込む方法について説明したものである。図 1などのトランジスタ 1 1 dを操作し、 E L素子 1 5に電流を流して画像を表示する方式を説明したものではない（もちろん、関連している）。 E L素子 1 5に流れる電流は、図 1の画素構成では、トランジスタ 1 1 dを制御することにより行う。 .

また、図 1 7 6、図 1 7 7などの駆動方法では、トランジスタ l i d (図 1の場合）を制御することにより、 RGB画像を順次表示することができる。たとえば、図 1 7 9の（ a ) は 1フレーム（ 1フィールド）期間に R表示領域 53 R、 G表示領域 5 3 G、 B表示領域 5 3 Bを画面の上から下方向（下方向から上方向でもよい）に走査する。 RGBの表示領域以外の領域は非表示領域 5 2とする。つまり、間欠駆動を実施する。 ' 図 1 7 9の（b) は 1フィールド（1フレーム）期間に RGB表示領域 5 3を複数発生するように実施した実施例である。この駆動方法は、図 1 6の駆動方法と類似である。したがって、説明を必要としないであろう。図 1 7 9の（b) に表示領域 5 3を複数に分割することにより、フリッ力の発生はより低フレームレートでもなくなる。図 1 80の（a) は、 R G Bの表示領域 5 3で表示領域 53の面積を異ならせたものである（表示領域 5 3の面積は点灯期間に比例することは言うまでもなレ、）。図 1 8 0の（ a ) では、 R表示領域 53 Rと G表示領域' 53 Gと面積を同一にしている。 G表示領域 5 3 Gより B表示領域 5 3 Bの面積を大きくしている。有機 E L表示パネルでは、 Bの発光効率が悪い場合が多い。図 1 80の（a ) のように B表示領域 53 Bを他の色の表示領域 5 3よりも大きくすることにより、効率よくホワイトパランスをとることができるようになる。

図 1 80の（b) は、 1フィールド（フレーム）期間で、 B表示期間 53 Bが複数（5 3 B 1、 5 3 B 2 ) となるようにした実施例である。図 1 80の（a)は 1つの B表示領域 5 3 Bを変化させる方法であった。変化させることによりホワイトパランスを良好に調整できるようにする。図 1 80の（b) は、同一面積の B表示領域 5 3 Bを複数表示させることにより、ホワイトパランスを良好にする。

本発明の駆動方式は図 1 80の（a) と図 1 80の ( b ) のいずれに限定するものではない。 R、 G、 Bの表示領域 5 3を発生し、また、間欠表示することにより、結果として動画ボケを対策し、画素 1 6への書き込み不足を改善することを目的としている。なお、図 1 6の駆動方法では、 R、 G、 Bが独立の表示領域 53は発生しない。 RGBが同時に表示される（W表示領域 5 3が表示されると表現すべきである）。なお、図 1 8 0の（a ) と図 1 8 0の（b) とは組み合わせてもよいことはいうまでもない。たとえば、図 1 80の（a) の RGBの表示面積 5 3を変化し、かつ図 1 8 0の（b) の RGBの表示領域 5 3を複数発生させる駆動方法の実施である。

なお、図 1 7 9から図 1 80の駆動方式は、図 1 74から図 1 7 8の本発明の駆動方式に限定されるものではない。図 4 1のように、 RGB ごとに E L素子 1 5 (E L素子 1 5 R、 EL素子 1 5 G、 E L素子 1 5 B) に流れる電流を制御できる構成あれば、図 1 79、図 1 80の駆動方式を容易に実施できることは言うでもないであろう。グート信号線 1 7 b Rにオンオフ電圧を印加することにより、 R画素 1 6 Rをオンオフ制御することができる。ゲート信号線 1 7 b Gにオンオフ電圧を印加することにより、 G画素 1 6 Gをオンオフ制御することができる。ゲート信号線 1 7 b Bにオンオフ電圧を印加することにより、 B画素 1 6 Bをオンオフ制御することができる。

また、以上の駆動を実現するためには、図 1 8 1に図示するように、ゲート信号線 1 7 b Rを制御するゲートドライバ回路 1 2 b R、ゲート信号線 1 7 b Gを制御するグートドライバ回路 1 2 b G、グート信号線 1 7 b Bを制御するゲートドライバ回路 1 2 b Bを形成または配置すればよレヽ。図 1 8 1のゲートドライバ 1 2 b R、 1 2 b G、 1 2 b Bを図 6などで説明した方法で駆動することにより、図 1 79、図 1 80の駆動方法を実現できる。もちろん、図 1 8 1の表示パネルの構成で、図 1 6の駆動方法なども実現できることは言うまでもない。

また、図 1 74から図 1 7 7の構成で、画像データを書き換える画素 1 6以外の画素 1 6に、黒画像データを書き換える方式であれば、 E L 素子 1 5 Rを制御するグート信号線 1 7 b R、 E L素子 1 5 Gを制御するゲート信号線 1 7 b G、 E L素子 1 5 Bを制御するゲート信号線 b B が分離されておらず、 R G B画素に共通のゲート信号線 1 7 bであっても、図 1 7 9、図 1 8 0の駆動方式を実現できることは言うまでもない。図 1 5、図 1 8、図 2 1などでは、グート信号線 1 7 b (E L側選択信号線）は 1水平走査期間（1 H) を単位として、オン電圧（V _g 1 ) 、オフ電圧（V g h) を印加するとして説明をした。しかし、 E L素子 1 5の発光量は、流す電流が定電流の時、流す時間に比例する。したがつ 253S

133 て、流す時間は 1 H単位に限定する必要はない。

図 1 94は、 1 /4 d u t y駆動である。 4H期間に 1 H期間の間、ゲート信号線 1 7 b (E L側選択信号線）にオン電圧が印加され、水平同期信号（HD) に同期してオン電圧が印加されている位置が走査される。したがって、オン時間は 1 H単位である。

しかし、本発明はこれに限定するものではなく、図 1 9 7に図示するように 1 H未満（図 1 9 7は 1/2 H) としてもよく、また、 1 H以下としてもよレ、。つまり、 1 H単位に限定されるものではなく、 1 H単位以外の発生も容易である。ゲートドライバ回路 1 2 b (ゲート信号線 1 7 bを制御する回路である）の出力段に形成または配置された O EV 2 回路を用いればよい。

アウトプットィネーブル（OEV) の概念を導入するため、以下のように規定する。 OEV制御を行うことにより、 1水平走査期間（ 1 H) 以内のゲート信号線 1 7 a、 1 7 bにオンオフ電圧（V g 1電圧、 V g h電圧）を画素 1 6に印加できるようになる。

説明を,容易にするため、本発明の表示パネルでは、電流プログラムを行う画素行を選択するゲート信号線 1 7 a (図 1の場合）であるとして説明をする。また、ゲート信号線 1 7 aを制御するゲートドライバ回路 1 2 aの出力を WR側選択信号線と呼ぶ。 E L素子 1 5を選択するゲート信号線 1 7 b (図 1の場合）であるとして説明をする。また、ゲート信号線 1 7 bを制御するグートドライバ回路 1 2 bの出力を E L側選択信号線と呼ぶ。

ゲートドライバ回路 1 2は、スタートパルスが入力され、入力されたスタートパルスが保持データとして順次シフトレジスタ内をシフトする。ゲートドライバ回路 1 2 aのシフトレジスタ内の保持データにより、 W R側選択信号線に出力される電圧がオン電圧（V g 1 ) かオフ電圧（V g h) かが決定される。さらに、ゲートドライバ回路 1 2 aの出力段には、強制的に出力をオフにする OEV 1回路（図示せず）が形成または配置されている。 O E V 1回路が Lレベルの時には、ゲートドライバ回路 1 2 aの出力である WR側選択信号をそのままゲート信号線 1 7 aに出力する。以上の関係をロジック的に図示すれば、図 2 24の（a) の関係となる（OR回路である）。なお、オン電圧をロジックレベルの L

(0) とし、オフ電圧をロジック電圧の H ( 1 ) としている。

つまり、ゲートドライバ回路 1 2 aがオフ電圧を出力している場合は、ゲート信号線 1 7 aにオフ電圧が印加される。ゲートドライバ回路 1 2 aがオン電圧（ロジックでは Lレベル）を出力している場合は、 OR回路で〇E V 1回路の出力と ORが取られてゲート信号線 1 7 aに出力される。つまり、 OEV 1回路は、 Hレベルの時、ゲートドライバ信号線 1 7 aに出力する電圧をオフ電圧（V g h) にする（図 2 24のタイミングチャートの例を参照のこと）。

ゲートドライバ回路 1 2 bのシフトレジスタ内の保持データにより、ゲート信号線 1 7 b (E L側選択信号線）に出力される電圧がオン電圧

(V g 1 ) かオフ電圧（V g h) かが決定される。さらに、ゲートドラィバ回路 1 2 bの出力段には、強制的に出力をオフにする OEV 2回路

(図示せず）が形成または配置されている。 OEV 2回路が Lレベルの時には、ゲートドライバ回路 1 2 bの出力をそのままゲート信号線 1 7 bに出力する。以上の関係をロジック的に図示すれば、図 1 1 6の（a ) の関係となる。なお、オン電圧をロジックレベルの L (0) とし、オフ電圧をロジック電圧の H ( 1 ) としている。

つまり、ゲートドライバ回路 1 2 bがオフ電圧を出力している場合（E L側選択信号はオフ電圧）は、ゲート信号線 1 7 bにオフ電圧が印加される。ゲートドライバ回路 1 2 bがオン電圧（ロジックでは Lレベル）を出力している場合は、 OR回路で OE V 2回路の出力と ORが取られてゲート信号線 1 7 bに出力される。つまり、 OEV 2回路は、入力信号が Hレベルの時、ゲートドライバ信号線 1 7 bに出力する電圧をオフ電圧（V g h) にする。したがって、 OE V 2回路のより E L側選択信号がオン電圧出力状態であっても、強制的にゲート信号線 1 7 bに出力される信号はオフ電圧（V g h) になる。なお、 OEV 2回路の入力が Lであれば、 E L側選択信号がスルーでゲート信号線 1 7 bに出力される（図 224のタイミングチャートの例を参照のこと）。

なお、 OEV 2の制御により、画面輝度を調整する。画面輝度により変化できる明るさの許容範囲がある。図 2 2 3は許容変化（％) と画面輝度（n t ) の関係を図示したものである。図 2 23でわかるように、比較的暗い画像で許容変化量が小さい。したがって、 OEV 2による制御あるいは d u t y比制御による画面 5 0の輝度調整は、画面 50輝度を考慮して制御する。制御による許容変化は画面が明るい時よりも暗い時を短くする。

図 1 9 5は、ゲート信号線 1 7 b (E L側選択信号線）のオン時間は 1 Hを単位としていない。奇数画素行のゲート信号線 1 7 b (E L側選択信号線）は 1 H弱の期間オン電圧が印加される。偶数画素行のゲート信号線 1 7 b (E L側選択信号線）は、極短い期間オン電圧が印加される。また、奇数画素行のゲート信号線 1 7 b (E L側選択信号線）に印加されるオン電圧時間 T 1 と偶数画素行のゲート信号線 1 7 b (E L側選択信号線）に印加されるオン電圧時間 T 2を加えた時間を 1 H期間となるようにしている。図 1 9 5を第 1フィールドの状態とする。

第 1フィールドの次の第 2ブイールドでは、偶数画素行のグート信号線 1 7 b (E L側選択信号線）は 1 H弱の期間オン電圧が印加される。奇数画素行のゲート信号線 1 7 b (E L側選択信号線）は、極短い期間オン電圧が印加される。また、偶数画素行のゲート信号線 1 7 b (E L 側選択信号線）に印加されるオン電圧時間 T 1と奇数画素行のゲート信号線 1 7 b (E L側選択信号線）に印加されるオン電圧時間 T 2を加えた時間を 1 H期間となるようにしている。

以上のように、複数画素行でのゲート信号線 1 7 b (E L側選択信号線）に印加するオン時間の和を一定となるようにし、また、複数ブイ一ルドで各画素行の E L素子 1 5の点灯時間を一定となるようにしてもよレ、。

図 1 9 6は、ゲート信号線 1 7 b (E L側選択信号線）のオン時間を 1. 5 Hをしている。また、 A点におけるゲート信号線 1 7 b (E L側選択信号線）の立ち上りと立下りが重なるようにしている。ゲート信号線 1 7 b (E L側選択信号線）とソース信号線 1 8とはカップリングしている。そのため、ゲート信号線 1 7 b (E L側選択信号線）の波形が変化すると波形の変化がソース信号線 1 8に突き抜ける。この突き抜けによりソース信号線 1 8に電位変動が発生すると電流（電圧）プロダラムの精度が低下し、駆動用トランジスタ 1 1 aの特性ムラが表示されるようになる。

図 1 96において、 A点において、ゲート信号線 1 7 B (E L側選択信号線）（1) はオン電圧（V g l ) 印加状態からオフ電圧（V g h) 印加状態に変化する。ゲート信号線 1 7 B (E L側選択信号線）（2) はオフ電圧（V g h) 印加状態からオン電圧（V g l ) 印加状態に変化する。したがって、 A点では、ゲート信号線 1 7 B (E L側選択信号線） (1) の信号波形とゲート信号線 1 7 B (E L側選択信号線）（2) の信号波形が打ち消しあう。したがって、ソース信号線 1 8とゲート信号線 1 7 B (E L側選択信号線）とがカップリングしていても、ゲート信号線 1 7 B (E L側選択信号線）の波形変化がソース信号線 1 8に突き抜けることはない。そのため、良好な電流（電圧）プログラム精度を得ることができ、均一な画像表示を実現できる。

なお、図 1 9 6は、オン時間が 1. 5 Hの実施例であった。しかし、本発明はこれに限定するものではなく、図 1 9 8に図示するように、ォン電圧の印加時間を 1 H以下としてもよいことは言うまでもない。

ゲート信号線 1 7 B (E L側選択信号線）にオン電圧を印加する期間を調整することにより、表示画面 50の輝度をリユアに調整することができる。これは O E V 2回路を制御することにより容易に実現できる。たとえば、図 1 9 9では、図 1 9 9の（a) よりも図 1 9 9の（b) の方が表示輝度は低くなる。また、図 1 9 9の（b) よりも図 1 9 9の（c ) の方が表示輝度は低くなる。

また、図 200に図示するように、 1 H期間にオン電圧を印加する期間とオフ電圧を印加する期間の組を複数回設けてもよい。図 20 0の (a ) は 6回設けた実施例である。図 200の（b) は 3回設けた実施例である。図 2 00の（c ) は 1回設けた実施例である。図 200では、図 200の（a ) よりも図 200の（b) の方が表示輝度は低くなる。また、図 200の（b) よりも図 200の（ c) の方が表示輝度は低くなる。したがって、オン期間の回数を制御することにより表示輝度を容易に調整（制御）できる。

本発明の N倍パルス駆動の課題に E L素子 1 5に印加する電流が瞬時的ではあるが、従来と比較して N倍大きいという問題がある。電流が大きいと E L素子の寿命を低下させる場合がある。この課題を解決するためには、 E L素子 1 5に逆バイアス電圧 Vmを印加することが有効である。

逆バイアス電圧が印加されると、逆方向電流が印加されるため、注入された電子及び正孔がそれぞれ陰極及び陽極へ引き抜かれる。これによ 2535

138 り、有機層中の空間電荷形成を解消し、分子の電気化学的劣化を抑えることで寿命を長くすることが可能となる。

図 45は、逆バイアス電圧 Vmと E L素子 1 5の端子電圧の変化を示している。この端子電圧とは、 E L素子 1 5に定格電流を印加した時である。図 45は E L素子 1 5に流す電流が電流密度 1 0 O A/平方メーターの場合であるが、図 45の傾向は、電流密度 50〜 1 00 A/平方メーターの場合とほとんど差がなかった。したがって、広い範囲の電流密度で適用できると推定される。

縦軸は初期の E L素子 1 5の端子電圧に対して、 2 50 0時間後の端子電圧との比である。たとえば、経過時間 0時間において、電流密度 1 0 0 A/平方メーターの電流の印加した時の端子電圧が 8 (V) とし、経過時間 25 00時間において、電流密度 1 00 AZ平方メーターの電流の印加した時の端子電圧が 1 0 (V) とすれば、端子電圧比は、 1 0 / 8 = 1. 2 5である。

横軸は、逆バイアス電圧 Vmと 1周期に逆バイアス電圧を印加した時間 t 1の積に対する定格端子電圧 V 0の比である。たとえば、 6 0 H z

(とくに 6 0 H zに意味はないが）で、逆バイアス電圧 Vmを印加した時間が 1/2 (半分）であれば、 t l = 0. 5である。また、経過時間 0時間において、電流密度 1 00 A/平方メーターの電流の印加した時の端子電圧（定格端子電圧）が 8 (V) とし、逆バイアス電圧 Vmを 8

(V) とすれば、 I逆バイアス電圧 X t l | (定格端子電圧 X t 2) = | - 8 (V) X 0. 5 1 / (8 (V) X 0. 5 ) = 1. 0となる。図 45によれば、 I逆バイァス電圧 X t l | / (定格端子電圧 X t 2) が 1. 0以上で端子電圧比の変化はなくなる（初期の定格端子電圧から変化しない）。逆バイアス電圧 Vmの印加による効果がよく発揮されている。しかし、 I逆バイアス電圧 X t 1 I / (定格端子電圧 X t 2) が 1. 7 5以上で端子電圧比は増加する傾向にある。したがって、 I逆バィァス電圧 X t l | (定格端子電圧 X t 2) は 1. 0以上にするように逆バイアス電圧 Vmの大きさおよび印加時間比 t 1 (もしくは t 2、あるいは t 1 と t 2との比率）を決定するとよい。また、好ましくは、

I逆バイアス電圧 X t 1 ) / (定格端子電圧 X t 2) は 1. 7 5以下になるように逆バイアス電圧 Vmの大きさおよぴ印加時間比 t 1などを決定するとよい。

ただし、バイアス駆動を行う場合は、逆バイアス Vmと定格電流とを交互に印加する必要がある。図 46のようにサンプル Aと Bとの単位時間あたりの平均輝度を等しくしょうとすると、逆バイアス電圧を印加する場合は、印加しない場合に比較して瞬時的には高い電流を流す必要がある。そのため、逆バイアス電圧 Vmを印加する場合（図 46のサンプル A) の E L素子 1 5の端子電圧も高くなる。

しかし、図 4 5では、逆バイアス電圧を印加する駆動方法でも、定格端子電圧 V Oとは、平均輝度を満足する端子電圧（つまり、 E L素子 1 5を点灯する端子電圧）とする（本明細書の具体例によれば、電流密度 200 AZ平方メーターの電流の印加した時の端子電圧である。ただし、 1/2デューティであるので、 1周期の平均輝度は電流密度 200 Aノ平方メーターでの輝度となる）。

一般的に、映像表示を行う場合は、各 E L素子 1 5に印加される電流 (流れる電流）は、白ピーク電流（定格端子電圧時に流れる電流。本明細書の具体例によれば、電流密度 1 0 0 AZ平方メーターの電流）の約 0. 2倍である。

したがって、図 45の実施例では、映像表示を行う場合は横軸の値に 0. 2をかけるものとする必要がある。したがって、 1逆バイアス電圧 X t 1 I / (定格端子電圧 X t 2) は 0. 2以上にするように逆バイァス電圧 Vmの大きさおよぴ印加時間比 t 1 (もしくは t 2、あるレ、は t 1と t 2との比率など）を決定するとよい。また、好ましくは、 I逆バィァス電圧 X t l | (定格端子電圧 X t 2) は 1. 7 5 X 0. 2 = 0.

3 5以下になるように逆バイアス電圧 Vmの大きさおよぴ印加時間比 t 1などを決定するとよい。

つまり、図 4 5の横軸（ I逆バイアス電圧 X t l | / (定格端子電圧 X t 2 ) ) において、 1. 0の値を 0. 2とする必要がある。したがつて、表示パネルに映像を表示する（この使用状態が通常であろう。白ラスターを常時表示することはないであろう）時は、 I逆バイアス電圧 X t l | (定格端子電圧 X t 2 ) が 0 · 2よりも大きくなるように、逆バイアス電圧 Vmを所定時間 t 1印加するようにする。また、 I逆バイァス電圧 X t 1 I / (定格端子電圧 X t 2 ) の値が大きくなつても、図

45で図示するように、端子電圧比の増加は大きくない。したがって、上限値は白ラス'ター表示を実施することも考慮して、 1逆バイアス電圧 X t 1 I / (定格端子電圧 X t 2) の値が 1. 7 5以下を満足するようにすればよい。

以下、図面を参照しながら、本発明の逆バイアス方式について説明をする。逆バイアス駆動の画素構成では、図 4 7に図示するように、トランジスタ 1 1 gを Nチャンネルとする。もちろん、 Pチャンネルでもよい。

図 4 7では、ゲート電位制御線 4 7 3に印加する電圧を逆バイアス線 47 1に印加している電圧よりも高くすることにより、トランジスタ 1 1 g (N) がオンし、 E L素子 1 5のアノード電極に逆バイアス電圧 V mが印加される。

また、図 4 7の画素構成などにおいて、ゲート電位制御線 47 3を常時、電位固定して動作させてもよい。たとえば、図 4 7において Vk電圧が o (y) とする時、ゲート電位制御線 4 73の電位を 0 (V) 以上

(好ましくは 2 (V) 以上）にする。なお、この電位を V s gとする。この状態で、逆バイアス線 47 1の電位を逆バイアス電圧 Vm (0 (V) 以下、好ましくは V kより一 5 (V) 以上小さい電圧）にすると、トランジスタ 1 1 g (N) がオンし、 E L素子 1 5のアノードに、逆バイァス電圧 Vmが印加される。逆バイアス線 47 1の電圧をゲート電位制御線 4 7 3の電圧（つまり、トランジスタ 1 1 gのゲート（G) 端子電圧）よりも高くすると、トランジスタ 1 1 gはオフ状態であるため、 E L素子 1 5には逆バイアス電圧 Vmは印加されない。もちろん、この状態の時に、逆バイアス線 4 7 1をハイインピーダンス状態（オープン状態など）としてもよいことは言うまでもない。

また、図 48に図示するように、逆バイアス線 47 1を制御するグートドライバ回路 1 2 cを別途形成または配置してもよい。ゲートドライバ回路 1 2 cは、ゲートドライバ回路 1 2 aと同様に順次シフト動作し、シフト動作に同期して、逆バイアス電圧を印加する位置がシフトされる。以上の駆動方法では、トランジスタ 1 1 gのゲート（G) 端子は電位固定し、逆バイアス線 47 1の電位を変化させるだけで、 E L素子 1 5 に逆バイアス電圧 Vmを印加することができる。したがって、逆バイ了ス電圧 V mの印加制御が容易である。

また、逆バイアス電圧 Vmの印加は、 E L素子 1 5に電流を流していない時に行うものである。したがって、トランジスタ 1 1 dがオンしていない時に、トランジスタ 1 1 gをオンさせることにより行えばよレ、。つまり、トランジスタ 1 1 dのオンオフロジックの逆をゲート電位制御線 4 7 3に印加すればよい。たとえば、図 4 7では、ゲート信号線 1 7 bにトランジスタ 1 1 dおよびトランジスタ 1 1 gのグート（G) 端子を接続すればよい。トランジスタ 1 1 dは Pチャンネルであり、トラン 535

142 ジスタ 1 1 gは Nチャンネルであるため、オンオフ動作は反対となる。図 49は逆バイアス駆動のタイミングチャートである。なお、チヤ一ト図において（ 1) (2) などの添え字は、画素行を示している。説明を容易にするため、（ 1 ) とは、第 1画素行目と示し、（2) とは第 2 画素行目を示すとして説明をするが、これに限定するものではない。

(1 ) が N画素行目を示し、（2) が N+ 1画素行目を示すと考えても良い。以上のことは他の実施例でも、特例を除いて同様である。また、図 4 9などの実施例では、図 1などの画素構成を例示して説明をするがこれに限定されるものではない。たとえば、図 4 1、図 3 8などの画素構成においても適用できるものである。

第 1画素行目のゲート信号線 1 7 a (1) にオン電圧（V g 1 ) が印加されている時には、第 1画素行目のゲート信号線 1 7 b (1) にはォフ電圧（V g h) が印加される。つまり、トランジスタ l i dはオフであり、 E L素子 1 5には電流が流れていない。

逆バイアス線 4 7 1 (1 ) には、 V s 1電圧（トランジスタ 1 1 gがオンする電圧）が印加される。したがって、トランジスタ 1 1 gがオンし、 E L素子 1 5には逆バイアス電圧が印加されている。逆バイアス電圧は、ゲート信号線 1 7 bにオフ電圧（V g h) が印加された後、所定期間（ 1 Hの 1 Z 200以上の期間、または、 0. 5 μ s e c ) 後に、逆バイアス電圧が印加される。また、ゲート信号線 1 7 bにオン電圧（V g 1 ) が印加される所定期間（1 Hの 1 / 200以上の期間、または、 0. 5 s e c ) 前に、逆バイアス電圧がオフされる。これは、トランジスタ 1 1 dとトランジスタ 1 1 gが同時にオンとなることを回避するためである。

次の水平走査期間（ 1 H) には、グート信号線 1 7 aにはオフ電圧（V g h) が印加され、第 2画素行が選択される。つまり、ゲート信号線 1 7 b ( 2 ) にオン電圧が印加される。一方、ゲート信号線 1 7 bにはォン電圧（V g 1 ) が印加され、トランジスタ 1 1 dがオンして、 E L素子 1 5にトランジスタ 1 1 aから電流が流れ E L素子 1 5が発光する。また、逆バイアス線 4 7 1 ( 1 ) にはオフ電圧（V s h) が印加されて、第 1画素行（1 ) の E L素子 1 5には逆バイアス電圧が印加されないようになる。第 2画素行の逆バイアス線 4 7 1 ( 2 ) には V s i電圧（逆バイアス電圧）が印加される。

以上の動作を順次くりかえすことにより、 1画面の画像が書き換えられる。以上の実施例では、各画素にプログラムされている期間に、逆バィァス電圧を印加するという構成であった。しかし、図 4 8の回路構成はこれに限定されるものではない。複数の画素行に連続して逆バイアス電圧を印加することもできることは明らかである。また、プロック駆動 (図 4 0参照）や、 N倍パルス駆動、リセット駆動、ダミー画素駆動とも組み合わせることができることは明らかである。

また、逆バイアス電圧の印加は、画像表示の途中に実施することに限定するものではない。 E L表示装置の電源オフ後、一定の期間の間、逆バイアス電圧が印加されるように構成してもよい。

以上の実施例は、図 1の画素構成の場合であつたが、他の構成においても、図 3 8、図 4 1などの逆バイアス電圧を印加する構成に適用できることは言うまでもない。たとえば、図 5 0は電流プログラム方式の画素構成である。

図 5 0は、力レントミラーの画素構成である。トランジスタ 1 1 dは、該当画素が選択する 1 H ( 1水平走査期間、つまり 1画素行）以上前にオンする。好ましくは 3 H前にはオンさせる。 3 H前とすれば、 3 H前にトランジスタ 1 1 dがオンし、トランジスタ 1 1 aのグート（G) 端子とドレイン (D) 端子がショートされる。そのため、トランジスタ 1 l aはオフする。したがって、トランジスタ 1 1 bには電流が流れなくなり、 E L素子 1 5は非点灯となる。

E L素子 1 5が非点灯状態の時、トランジスタ 1 1 gがオンし、 E L 素子 1 5に逆バイアス電圧が印加される。したがって、逆バイアス電圧は、トランジスタ l i dがオンされている期間、印加されることになる。そのため、ロジック的にはトランジスタ 1 1 dとトランジスタ 1 1 g とは同時にオンすることになる。

トランジスタ 1 1 gのグート（G ) 端子は V s g電圧が印加されて固定されている。逆バイアス線 4 7 1を V s g電圧より十分に小さな逆バィァス電圧を逆バイアス線 4 7 1に印加することによりトランジスタ 1 1 gがオンする。

その後、前記該当画素に映像信号が印加（書き込まれる）される水平走査期間がくると、ゲート信号線 1 7 a 1にオン電圧が印加され、トランジスタ 1 1 cがオンする。したがって、ソースドライバ回路 1 4からソース信号線 1 8に出力された映像信号電圧がコンデンサ 1 9に印加される（トランジスタ l i dはオン状態が維持されている）。

トランジスタ 1 1 dをオンさせると黒表示となる。 1フィールド ( 1 フレーム）期間に占めるトランジスタ 1 1 dのオン期間が長くなるほど、黒表示期間の割合が長くなる。したがって、黒表示期間が存在しても 1 フィールド（ 1 フレーム）の平均輝度を所望値とするためには、表示期間の輝度を高くする必要がある。つまり、表示期間に E L素子 1 5に流す電流を大きくする必要がある。この動作は、本発明の N倍パルス駆動である。したがって、 N倍パルス駆動と、トランジスタ 1 1 dをオンさせて黒表示とする駆動とを組み合わせることが本発明の 1つの特徴ある動作である。また、 E L素子 1 5が非点灯状態で、逆バイアス電圧を E L素子 1 5に印加することが本発明の特徴ある構成（方式）である。 N倍パルス駆動は、 1フィールド（ 1フレーム）期間内において、 1 度、黒表示をしても再度、 E L素子 1 5に所定の電流（プログラムされた電流（コンデンサ 1 9に保持されている電圧による））を流すことができる。しかし、図 5 0の搆成では、一度、トランジスタ 1 1 dがオンすると、コンデンサ 1 9の電荷は放電（減少を含む）されるため、 E L 素子 1 5に所定の電流（プログラムされた電流）を流すことができない。しかし、回路動作が容易であるという特徴がある。

なお、以上の実施例は画素が電流プログラムの画素構成であつたが、本発明はこれに限定するものではなく、図 3 8、図 5 0のような他の電流方式の画素構成にも適用することができる。また、図 5 1、図 5 4、図 6 2に図示するような電圧プログラムの画素構成でも適用することができる。

図 5 1は一般的に最も簡単な電圧プログラムの画素構成である。トランジスタ 1 1 bが選択スィツチング素子であり、トランジスタ 1 1 aが E L素子 1 5に電流を印加する駆動用トランジスタである。この構成で、 E L素子 1 5のァノードに逆バイアス電圧印加用のトランジスタ（スィツチング素子) 1 1 gを配置（形成）している。

図 5 1の画素構成では、 E L素子 1 5に流す電流は、ソース信号線 1 8に印加され、トランジスタ l i bが選択されることにより、トランジスタ 1 1 aのゲート（G ) 端子に印加される。

まず、図 5 1の構成を説明するために、基本動作について図 5 2を用いて説明をする。図 5 1の画素構成は電圧オフセットキャンセラという構成であり、初期化動作、リセット動作、プログラム動作、発光動作の 4段階で動作する。

水平同期信号（H D ) 後、初期化動作が実施される。ゲート信号線 1 7 bにオン電圧が印加され、トランジスタ 1 1 gがオンする。また、ゲ一ト信号線 1 Ί aにもオン電圧が印加され、トランジスタ 1 1 cがオンする。この時、ソース信号線 1 8には V d d電圧が印加される。したがつて、コンデンサ 1 9 bの a端子には V d d電圧が印加されることになる。この状態で、駆動用トランジスタ 1 1 aはオンし、 E L素子 1 5に僅かな電流が流れる。この電流により駆動用トランジスタ 1 1 aのドレイン（D) 端子は少なくともトランジスタ 1 1 aの動作点よりも大きな絶対値の電圧値となる。

次にリセット動作が実施される。ゲート信号線 1 7 bにオフ電圧が印加され、トランジスタ 1 1 eがオフする。一方、ゲート信号線 1 7 cに T 1の期間、オン電圧が印加され、トランジスタ 1 1 bがオンする。この T 1の期間がリセット期間である。また、ゲート信号線 1 7 aには 1 Hの期間、継続してオン電圧が印加される。なお、丁 1は 1 «[期間の 2 0 %以上 9 0 %以下の期間とすることが好ましい。もしくは、 2 0 s e c以上 1 6 0 μ s e c以下の時間とすることが好ましい。また、コンデンサ 1 9 b (C b ) とコンデンサ 1 9 a (C a ) の容量の比率は、 C b ： C a = 6 ： 1以上 1 ： 2以下とすることが好ましい。

リセット期間では、トランジスタ 1 1 bのオンにより、駆動用トランジスタ 1 1 aのグート（G) 端子とドレイン（D) 端子間がショートされる。したがって、トランジスタ 1 1 aのゲート（G) 端子電圧とドレイン（D) 端子電圧が等しくなり、トランジスタ 1 1 aはオフセット状態（リセット状態：電流が流れない状態）となる。このリセット状態とはトランジスタ 1 1 aのゲート（G) 端子が、電流を流し始める開始電圧近傍になる状態である。このリセット状態を維持するグート電圧はコンデンサ 1 9 bの b端子に保持される。したがって、コンデンサ 1 9には、オフセット電圧（リセット電圧）が保持されていることになる。次のプログラム状態では、ゲート信号線 1 7 cにオフ電圧が印加されトランジスタ 1 1 bがオフする。一方、ソース信号線 1 8には、 T dの期間、 D A T A電圧が印加される。したがって、駆動用トランジスタ 1 1 aのゲート（G ) 端子には、 D A T A電圧 +オフセット電圧（リセット電圧）が加えられたものが印加される。そのため、駆動用トランジスタ 1 1 aはプログラムされた電流を流せるようになる。

プログラム期間後、ゲート信号線 1 7 aにはオフ電圧が印加され、トランジスタ 1 1 cはオフ状態となり、駆動用トランジスタ 1 1 aはソース信号線 1 8から切り離される。また、ゲート信号線 1 7 cにもオフ電圧が印加され、トランジスタ 1 1 bがオフし、このオフ状態は 1 Fの期間保持される。一方、ゲート信号線 1 7 bには、必要に応じてオン電圧とオフ電圧とが周期的に印加される。つまり、図 1 3、図 1 5などの N 倍パルス駆動などと組み合わせること、ィンターレース駆動と組み合わせることによりさらに良好な画像表示を実現できる。

図 5 2の駆動方式では、リセット状態でコンデンサ 1 9には、トランジスタ 1 1 aの開始電流電圧（オフセット電圧、リセット電圧）が保持される。そのため、このリセット電圧がトランジスタ 1 1 aのゲート（G ) 端子に印加されている時が、最も暗い黒表示状態である。しかし、ソース信号線 1 8 と画素 1 6 とのカツプリング、コンデンサ 1 9への突き抜け電圧あるいはトランジスタの突き抜けにより、黒浮き（コントラスト低下）が発生する。したがって、図 5 3で説明した駆動方法では、表示コントラストを高くすることができない。

逆バイアス電圧 V mを E L素子 1 5に印加するためには、トランジスタ 1 1 aがオフさせる必要がある。トランジスタ 1 1 aをオフさせるためには、トランジスタ 1 1 aの V d d端子とゲート（G ) 端子間をショ一トすればょレ、。この構成については、後に図 5 3を用いて説明をする。また、ソース信号線 1 8に V d d電圧またはトランジスタ 1 1 aをォフさせる電圧を印加し、トランジスタ 1 l bをオンさせてトランジスタ 1 1 aのゲート（G) 端子に印加させてもよい。この電圧によりトランジスタ 1 1 aがオフする（もしくは、ほとんど、電流が流れないような状態にする（略オフ状態：トランジスタ 1 1 aが高インピーダンス状態））。その後、トランジスタ 1 1 gをオンさせて、 E L素子 1 5に逆バイアス電圧を印加する。

次に、図 5 1の画素構成におけるリセット駆動について説明をする。図 5 3はその実施例である。図 5 3に示すように画素 1 6 aのトランジスタ 1 1 cのゲート（G) 端子に接続されたゲート信号線 1 7 aは次段画素 1 6 bのリセット用トランジスタ 1 l bのゲート（G) 端子にも接続されている。同様に、画素 1 6 bのトランジスタ 1 1 cのゲート（G) 端子に接続されたグート信号線 1 7 aは次段画素 1 6 cのリセット用トランジスタ l i bのゲート（G) 端子に接続されている。

したがって、画素 1 6 aのトランジスタ 1 1 cのゲート（G) 端子に接続されたグート信号線 1 7 aにオン電圧を印加すると、画素 1 6 aが電圧プログラム状態となるとともに、次段画素 1 6 bのリセット用トランジスタ 1 1 bがオンし、画素 1 6 bの駆動用トランジスタ 1 1 aがリセット状態となる。同様に、画素 1 6 bのトランジスタ 1 1 cのゲート

(G) 端子に接続されたグート信号線 1 7 aにオン電圧を印加すると、画素 1 6 bが電流プログラム状態となるとともに、次段画素 1 6 cのリセット用トランジスタ l i bがオンし、画素 1 6 cの駆動用トランジスタ 1 1 aがリセット状態となる。したがって、容易に前段ゲート制御方式によるリセット駆動を実現できる。また、各画素あたりのゲート信号線の引き出し本数を減少させることができる。

さらに詳しく説明する。図 5 3の（ a ) のようにゲート信号線 1 7に電圧が印加されているとする。つまり、画素 1 6 aのゲート信号線 1 7 aにオン電圧が印加され、他の画素 1 6のゲート信号線 1 7 aにオフ電圧が印加されているとする。また、ゲート信号線 1 7 bは画素 1 6 a、 1 6 bにはオフ電圧が印加され、画素 1 6 c、 1 6 dにはオン電圧が印加されているとする。 ·

この状態では、画素 1 6 aは電圧プログラム状態で非点灯、画素 1 6 bはリセット状態で非点灯、画素 1 6 cはプログラム電流の保持状態で点灯、画素 1 6 dはプログラム電流の保持状態で点灯状態である。

1 H後、制御用ゲートドライバ回路 1 2のシフトレジスタ回路 6 1内のデータが 1ビットシフトし、図 5 3の（b ) の状態となる。図 5 3の (b ) の状態は、画素 1 6 aはプログラム電流保持状態で点灯、画素 1 6 bは電流プログラム状態で非点灯、画素 1 6 cはリセット状態で非点灯、画素 1 6 dはプログラム保持状態で点灯状態である。.

以上のことから、各画素は前段に印加されたゲート信号線 1 7 aの電圧により、次段の画素の駆動用トランジスタ 1 1 aがリセットされ、次の水平走査期間に電圧プログラムが順次行われることがわかる。

図 4 3に図示する電圧プログラムの画素構成でも前段ゲート制御を実現できる。図 5 4は図 4 3の画素構成を前段ゲート制御方式の接続とした実施例である。

図 5 4に示すように画素 1 6 aのトランジスタ l i bのゲート（G) 端子に接続されたゲート信号線 1 7 aは次段画素 1 6 bのリセット用トランジスタ 1 1 eのゲート（G) 端子に接続されている。同様に、画素 1 6 bのトランジスタ l i bのゲート（G) 端子に接続されたグート信号線 1 7 aは次段画素 1 6 cのリセット用トランジスタ l i eのゲート (G) 端子に接続されている。

したがって、画素 1 6 aのトランジスタ 1 1 bのゲート（G) 端子に接続されたゲート信号線 1 7 aにオン電圧を印加すると、画素 1 6 aが電圧プログラム状態となるとともに、次段画素 1 6 bのリセット用トランジスタ 1 1 eがオンし、画素 1 6 bの駆動用トランジスタ 1 1 aがリセット状態となる。同様に、画素 1 6 bのトランジスタ l i bのゲート (G) 端子に接続されたゲート信号線 1 7 aにオン電圧を印加すると、画素 1 6 bが電流プログラム状態となるとともに、次段画素 1 6 cのリセット用トランジスタ 1 1 eがオンし、画素 1 6 cの駆動用トランジスタ 1 1 aがリセット状態となる。したがって、容易に前段ゲート制御方式によるリセット駆動を実現できる。

さらに詳しく説明する。図 5 5の（a ) のようにゲート信号線 1 7に電圧が印加されているとする。つまり、画素 1 6 aのゲート信号線 1 7 aにオン電圧が印加され、他の画素 1 6のゲート信号線 1 7 aにオフ電圧が印加されているとする。また、すべての逆バイアス用トランジスタ 1 1 gはオフ状態であるとする。

この状態では、画素 1 6 aは電圧プログラム状態、画素 1 6 bはリセット状態、画素 1 6 cはプログラム電流の保持状態、画素 1 6 dはプログラム電流の保持状態である。

1 H後、制御用グートドライバ回路 1 2のシフトレジスタ回路 6 1内のデータが 1 ビットシフトし、図 5 5の（b ) の状態となる。図 5 5の (b ) の状態は、画素 1 6 aはプログラム電流保持状態、画素 1 6 bは電流プログラム状態、画素 1 6 cはリセット状態、画素 1 6 dはプログラム保持状態である。

以上のことから、各画素は前段に印加されたゲート信号線 1 7 aの電圧により、次段の画素の駆動用トランジスタ' 1 1 aがリセットされ、次の水平走査期間に電圧プログラムが順次行われることがわかる。

電流駆動方式では、完全黒表示では、画素の駆動用トランジスタ 1 1 にプログラムされる電流は 0である。つまり、ソースドライバ回路 1 4 からは電流が流れない。電流が流れなければ、ソース信号線 1 8に発生した寄生容量を充放電することができず、ソース信号線 1 8の電位を変化させることができない。したがって、駆動用トランジスタのゲート電位も変化しないことになり、 1 フレーム（フフィールド）（1 F ) 前の電位がコンデンサ 1 9に蓄積されたままとなる。たとえば、 1 フレーム前が白表示で、次のフレームが完全黒表示であっても白表示が維持されることになる。

この課題を解決するため、本発明では、 1水平走査期間（1 H ) の最初に黒レベルの電圧をソース信号線 1 8に書き込んでから、ソース信号線 1 8にプログラムする電流を出力する。たとえが、映像データが黒レベルに近い 0階調目〜 7階調目の場合、 1水平期間のはじめの一定期間だけ黒レベルに相当する電圧が書き込まれて、電流駆動の負担が減り、書き込み不足を捕うことが可能となる。なお、完全黒表示を 0階調目とし、完全白表示を 6 3階調目とする（6 4階調表示の場合）。プリチヤージに関しては後に詳細に説明をする。

以後、本発明の電流駆動方式のソースドライバ I C (回路） 1 4について説明をする。本発明のソースドライバ I Cは、以前に説明した本発明の駆動方法、駆動回路を実現するために用いる。また、本発明の駆動方法、駆動回路、表示装置と組み合わせて用いる。なお、説明は、 I C チップとして説明をするがこれに限定するものではなく、低温ポリシリコン技術などを用いて、表示パネル上に作製してもよいことは言うまでもない。

まず、図 7 2に、従来の電流駆動方式のドライバ回路の一例を示す。ただし、図 7 2は本発明の電流駆動方式のソースドライバ I C (ソースドライバ回路）を説明するための原理的なものである。

図 7 2において、 7 2 1は D / A変換器である。 0 / 変換器7 2 1 には nビットのデータ信号が入力され、入力されたデータに基づき、 D Z A変換器からアナログ信号が出力される。このアナログ信号はォペアンプ 7 2 2に入力される。オペアンプ 7 22は Nチャンネルトランジスタ 6 3 1 aに入力され、トランジスタ 6 3 1 aに流れる電流が抵抗 6 9 1に流れる。抵抗 Rの端子電圧はオペアンプ 7 2 2の一入力となり、この一端子の電圧とオペアンプ 7 22の +端子とは同一電圧となる。したがって D/ A変換器 72 1の出力電圧は抵抗 6 9 1の端子電圧となる。抵抗 6 9 1の抵抗値が 1 ΜΩとし、 D/ A変換器 7 2 1の出力が 1 (V) であれば、抵抗 6 9 1には 1 (ν) /1ΜΩ= 1 ( Α) の電流が流れる。これが定電流回路となる。したがって、データ信号の値に応じて、 DZA変換器 7 2 1のアナログ出力が変化し、このアナログ出力に値にもとづいて抵抗 6 9 1に所定電流が流れ、プログラム電流 I wとなる。

しかし、 DZA変換器 7 2 1の回路規模は大きい。また、オペアンプ 72 2の回路規模も大きい。 1出力回路に、 D/A変換器 7 2 1 とオペアンプ 722を形成するとソースドライバ I C 1 4の大きさは巨大となる。したがって、実用上は作製することが不可能である。

本発明はかかる点に鑑みてなされたものである。本発明のソースドラィバ回路 14は、電流出力回路の規模をコンパクトにし、電流出力端子間の出力電流ばらつきをできるだけ最小限にするための回路構成、レイァゥト構成を有するものである。

図 6 3に、本発明の電流駆動方式のソースドライバ I C (回路） 1 4 の構成図を示す。図 6 3は、一例として電流源を 3段構成（6 3 1、 6 3 2、 6 3 3 ) とした場合の多段式カレントミラー回路を示している。図 6 3において、第 1段の電流源 6 3 1の電流値は、 N個（ただし、 Nは任意の整数）の第 2段電流源 6 3 2にカレントミラー回路によりコピーされる。更に、第 2段電流源 6 3 2の電流値は、 M個（ただし、 M は任意の整数）の第 3段電流源 6 3 3にカレントミラー回路によりコピ一される。この構成により、結果として第 1段電流源 6 3 1の電流値は、 NXM個の第 3段電流源 6 3 3にコピーされることになる。

例えば、 QC I F形式の表示パネルのソース信号線 1 8に 1個のドラィパ I C 1 4で駆動する場合は、 1 7 6出力（ソース信号線が各 RGB で 1 7 6出力必要なため）となる。この場合は、 Nを 1 6個とし、 M = 1 1個とする。しがたつて、 1 6 X 1 1 = 1 7 6となり、 1 7 6出力に対応できる。このように、 Nまたは Mのうち、一方を 8または 1 6もしくはその倍数とすることにより、ドライバ I Cの電流源のレイァゥト設計が容易になる。

本発明の多段式カレントミラー回路による電流駆動方式のソースドラィバ I C (回路） 1 4では、前記したように、第 1段電流源 6 3 1の電流値を直接 N XM個の第 3段電流源 6 3 3に力レントミラー回路でコピ一するのではなく、中間に第 2段電流源 6 3 2を配備しているので、そこでトランジスタ特性のばらつきを吸収することが可能である。

特に、本発明は、第 1段のカレントミラー回路（電流源 6 3 1 ) と第 2段にカレントミラー回路（電流源 6 3 2) を密接して配置するところに特徴がある。第 1段の電流源 6 3 1から第 3段の電流源 6 3 3 (つまり、カレントミラー回路の 2段構成）であれば、第 1段の電流源と接続される第 2段の電流源 6 3 3の個数が多く、第 1段の電流源 6 3 1 と第 3段の電流源 6 3 3を密接して配置することができない。

本発明のソースドライバ回路 1 4のように、第 1段のカレントミラー回路（電流源 6 3 1 ) の電流を第 2段のカレントミラー回路（電流源 6 3 2) にコピーし、第 2段のカレントミラー回路（電流源 6 3 2 ) の電流を第 3段にカレントミラー回路（電流源 6 3 2) にコピーする構成である。この構成では、第 1段の力レントミラー回路（電流源 6 3 1 ) に接続される第 2段のカレントミラー回路（電流源 6 3 2 ) の個数は少ない。したがって、第 1段のカレントミラー回路（電流源 6 3 1 ) と第 2 段のカレントミラー回路，（電流源 6 3 2 ) とを密接して配置することができる。

密接して力レントミラー回路を構成するトランジスタを配置できれば、当然のことながら、トランジスタのばらつきは少なくなるから、コピーされる電流値のバラツキも少なくなる。また、第 2段のカレントミラー回路（電流源 6 3 2 ) に接続される第 3段のカレントミラー回路（電流源 6 3 3 ) の個数も少なくなる。したがって、第 2段の力レントミラー回路（電流源 6 3 2 ) と第 3段のカレントミラー回路（電流源 6 3 3 ) とを密接して配置することができる。 .

つまり、全体として、第 1段のカレントミラー回路（電流源 6 3 1 ) 、第 2段のカレントミラー回路（電流源 6 3 2 ) 、第 3段のカレントミラ一回路（電流源 6 3 3 ) の電流受け取り部のトランジスタを密接して配置することができる。したがって、密接してカレントミラー回路を構成するトランジスタを配置できるから、トランジスタのばらつきは少なくなり、出力端子からの電流信号のバラツキは極めて少なくなる（精度が高い）。

なお、本例では簡単のため多段式力レントミラー回路を 3段構成で説明したが、この段数が大きければ大きいほど、電流駆動型表示パネルのソースドライノ I C 1 4の電流ばらつきが小さくなることは言うまでもない。したがって、カレントミラー回路の段数は 3段に限定するものではなく、 3段以上であってもよい。

本発明において、電流源 6 3 1、 6 3 2、 6 3 3 と表現したり、カレントミラー回路と表現したりしている。これらは同義に用いている。つまり、電流源とは、本発明の基本的な構成概念であり、電流源を具体的に構成するとカレントミラー回路となるからである。したがって、電流源は力レントミラー回路のみに限定するものではなく、図 7 2に図示するようにオペアンプ 7 2 2とトランジスタ 6 3 1 と抵抗 Rの組み合わせからなる電流回路でもよい。，図 6 4はさらに具体的なソースドライバ I C (回路） 1 4の構造図である。図 6 4は第 3の電流源 6 3 3の部分を図示している。つまり、 1 つのソース信号線 1 8に接続される出力部である。最終段の力レントミラー構成として、複数の同一サイズの力レントミラー回路（電流源 6 3 4 ( 1単位））で構成されており、その個数が画像データのビットに対応して、ビット重み付けされている。

なお、本発明のソースドライバ I C (回路） 1 4を構成するトランジスタは、 M O Sタイプに限定するものではなく、バイポーラタイプでもよい。また、シリコン半導体に限定するものではなく、ガリ砒素半導体でもよい。また、ゲルマニウム半導体でもよい。また、基板に低温ポリシリコンなどのポリシリコン技術、アモルファスシリコン技術で直接形成したものでもよい。

図 6 4で明らかであるが、本発明の 1実施例として、 6 ビットのデジタル入力の場合を図示している。つまり、 2の 6乗であるから、 6 4階調表示である。このソースドライノ I C 1 4をァレイ基板に積載することにより、赤（R ) 、緑（G ) 、青（B ) が各 6 4階調であるから、 6 4 X 6 4 X 6 4 =約 2 6万色を表示できることになる。

6 4階調の場合は、 D 0ビットの単位トランジスタ 6 3 4は 1個、 D 1 ビットの単位トランジスタ 6 3 4は 2個、 D 2ビットの単位トランジスタ 6 3 4は 4個、 D 3ビットの単位トランジスタ 6 3 4は 8個、 D 4 ビットの単位トランジスタ 6 3 4は 1 6個、 D 5 ビットの単位トランジスタ 6 3 4は 3 2個であるから、計単位トランジスタ 6 3 4は 6 3個である。つまり、本発明は階調の表現数（この実施例の場合は、 6 4階調）一 1個の単位トランジスタ 6 3 4を 1出力と構成（形成）する。なお、単位トランジスタ 1個が複数のサブ単位トランジスタに分割されている場合であっても、単位トランジスタが単にサブ単位トランジスタに分割されているだけである。したがって、本発明が、階調の表現数一 1個の単位トランジスタで構成されていることには差異はなレ、（同義である）。図 6 4において、 D 0は L S B入力を示しており、 D 5は M S B入力を示している。 D O入力端子に Hレベル（正論理時）の時、スィッチ 6 4 1 a (オンオフ手段である。もちろん、単体トランジスタで構成してもよいし、 Pチヤンネルトランジスタと Nチャンネルトランジスタとを組み合わせたアナログスィッチなどでもよい）がオンする。すると、力レントミラーを構成する電流源（ 1単位） 6 3 4に向かって電流が流れる。この電流は I C 1 4内の内部配線 6 4 3に流れる。この内部配線 6 4 3は I C 1 4の端子電極を介してソース信号線 1 8に接続されているから、この内部配線 6 4 3に流れる電流が画素 1 6のプログラム電流となる。

たとえば、 D 1入力端子に Hレベル（正論理時）の時、スィッチ 6 4 l bがオンする。すると、カレントミラーを構成する 2つの電流源（1 単位） 6 3 4に向かって電流が流れる。この電流は I C 1 4内の内部配線 6 4 3に流れる。この内部配線 6 4 3は I C 1 4の端子電極を介してソース信号線 1 8に接続されているから、この内部配線 6 4 3に流れる電流が画素 1 6のプログラム電流となる。

他のスィッチ 6 4 1でも同様である。 D 2入力端子に Hレベル（正論理時）の時は、スィッチ 6 4 1 cがオンする。すると、カレントミラーを構成する 4つの電流源（ 1単位） 6 3 4に向かって電流が流れる。 D 5入力端子に Hレベル（正論理時）の時は、スィッチ 6 4 I f がオンする。すると、カレントミラーを構成する 3 2個の電流源（ 1単位） 6 3 4に向かって電流が流れる。

以上のように、外部からのデータ（D 0〜D 5 ) に応じて、それに対応する電流源（ 1単位）に向かって電流が流れる。したがって、データに応じて、 0個から 6 3個に電流源（1単位）に電流が流れるように構成されている。

なお、本発明は説明を容易にするため、電流源は 6ビットの 6 3個としているが、これに限定するものではない。 8ビットの場合は、 2 5 5 個の単位トランジスタ 6 3 4を形成（配置）すればよい。また、 4ビットの時は、 1 5個の単位トランジスタ 6 3 4を形成（配置）すればよい。単位電流源を構成するトランジスタ 6 3 4は同一のチャンネル幅 W、チヤンネル幅 Lとする。このように同一のトランジスタで構成することにより、ばらつきの少ない出力段を構成することができる。

また、電流源 6 3 4はすべてが、同一の電流を流すことに限定するものではない。たとえば、各電流源 6 3 4を重み付けしてもよい。たとえば、 1単位の電流源 6 3 4と、 2倍の電流源 6 3 4と、 4倍の電流源 6 3 4などを混在させて電流出力回路を構成してもよい。しかし、電流源 6 3 4を重み付けして構成すると、各重み付けした電流源が重み付けした割合にならず、バラツキが発生する可能性がある。したがって、重み付けする場合であっても、各電流源は、 1単位の電流源となるトランジスタを複数個形成することにより構成することが好ましい。

単位トランジスタ 6 3 4を構成するトランジスタの大きさは一定以上の大きさが必要である。トランジスタサイズが小さいほど出力電流のパラツキが大きくなる。トランジスタ 6 3 4の大きさとは、チャンネル長 Lとチャンネル幅 Wをかけたサイズをいう。たとえば、 λ^ = 3 μ πι、 L = 4 μ mであれば、 1つの単位電流源を構成するトランジスタ 6 3 4のサイズは、 W X L = 1 2平方/ i mである。トランジスタサイズが小さくなるほどバラツキが大きくなるのはシリコンウェハの結晶界面の状態が影響しているためと考えられる。したがって、 1つのトランジスタが複数の結晶界面にまたがって形成されているとトランジスタの出力電流バラツキは小さくなる。

トランジスタサイズと出力電流のパラツキの関係を図 1 1 7に示す。図 1 1 7のグラフの横軸はトランジスタサイズ（平方/ m ) である。縦軸は、出力電流のパラツキを％で示したものである。ただし、出力電流のバラツキ⁰ /₀は、単位電流源（ 1つの単位トランジスタ） 6 3 4を 6 3 個の組で形成し（ 6 3個形成し）、この組を多数組ウェハ上に形成し、出力電流のバラツキをもとめたものである。したがって、グラフの横軸は、 1つの単位電流源を構成するトランジスタサイズで図示しているが、実際の並列するトランジスタは 6 3個あるので面積は 6 3倍である。しかし、本発明は単位トランジスタ 6 3 4の大きさを単位として検討している。したがって、図 1 1 7でおいて、 3 0平方 μ mの単位トランジスタ 6 3 4を 6 3個形成したとき、その時の出力電流のパラツキは、 0 . 5 %となることを示している。

6 4階調の場合は、 1 0 0 / 6 4 = 1 . 5 %である。したがって、出力電流パラツキは 1 . 5 %以内にする必要がある。図 1 1 7から 1 . 5 % 以下にするためには、単位トランジスタのサイズは 2平方 ^ m以上にする必要がある（ 6 4階調は 6 3個の 2平方； mの単位トランジスタが動作する）。一方でトランジスタサイズには制限がある。 I Cチップサイズが大きくなる点と、 1出力あたりの横幅に制限があるからである。この点から、単位トランジスタ 6 3 4のサイズの上限は、 3 0 0平方 111 である。したがって、 6 4階調表示では、単位トランジスタ 6 3 4のサィズは、 2平方 μ m以上 3 0 0平方 m以下にする必要がある。

1 2 8階調の場合は、 1 0 0/ 1 2 8 = 1 %である。したがって、出力電流バラツキは 1 %以内にする必要がある。図 1 1 7から 1 %以下にするためには、単位トランジスタのサイズは 8平方// m以上にする必要がある。したがって、 1 2 8階調表示では、単位トランジスタ 6 3 4のサイズは、 8平方// m以上 3 0 0平方 HI以下にする必要がある。

一般的に、階調数を Kとし、単位トランジスタ 6 3 4の大きさを S t (平方 m) としたとき、

4 0≤K/ " (S t ) かつ S t ≤ 3 0 0の関係を満足させる。さらに好ましくは、 1 2 0≤KZ （S t ) かつ S t ≤ 3 0 0の関係を満足させることが好ましい。

以上の例は、 6 4階調で 6 3個のトランジスタを形成した場合である。 6 4階調を 1 2 7個の単位トランジスタ 6 3 4で構成する場合は、単位トランジスタ 6 3 4のサイズとは、 2つの単位トランジスタ 6 3 4を加えたサイズである。たとえば、 6 4階調で、単位トランジスタ 6 3 4のサイズが 1 0平方/ mであり、 1 2 7個形成されていたら、図 1 1 7では単位トランジスタのサイズは 1 0 X 2 = 2 0の欄をみる必要がある。同様に、 6 4階調で、単位トランジスタ 6 3 4のサイズが 1 0平方/ i m であり、 2 5 5個形成されていたら、図 1 1 7では単位トランジスタのサイズは 1 0 X 4 = 4 0の欄をみる必要がある。

単位トランジスタ 6 3 4は大きさだけでなく、形状も考慮する必要がある。キンクの影響を低減するためである。キンクとは、単位トランジスタ 6 3 4のゲート電圧を一定に保った状態で、単位トランジスタ 6 3 4のソース（S) —ドレイン（D) 電圧を変化させたときに、単位トランジスタ 6 3 4に流れる電流が変化する現象と言う。キンクの影響がない場合（理想状態）では、ソース（S) —ドレイン（D) 間に印加する電圧を変化させても、単位トランジスタ 6 3 4に流れる電流は変化しない。

キンクの影響が発生するのは、図 1などの駆動用トランジスタ 1 1 a の V t のパラツキにより、ソース信号線 1 8が異なる場合である。ドラィバ回路 1 4は、画素の駆動用トランジスタ 1 1 aにプログラム電流が流れるように、プログラム電流をソース信号線 1 8に流す。このプログラム電流により、駆動用トランジスタ 1 1 aのゲート端子電圧が変化し、駆動用トランジスタ 1 1 aにプログラム電流が流れるようになる。図 3 でわかるように、選択された画素 1 6がプログラム状態の時は、駆動用トランジスタ 1 1 aのゲート端子電圧 =ソース信号線 1 8電位である。したがって、各画素 1 6の駆動用トランジスタ 1 1 aの V tばらつきにより、ソース信号線 1 8の電位は異なる。ソース信号線 1 8の電位は、ドライバ回路 1 4の単位トランジスタ 6 3 4のソース一ドレイン電圧となる。つまり、画素 1 6の駆動用トランジスタ 1 1 aの V tパラツキにより、単位トランジスタ 6 3 4に印加されるソース一ドレイン電圧が異なり、このソース一ドレイン間電圧により、単位トランジスタ 6 3 4にキンクによる出力電流のパラツキが発生する。

図 1 1 8はこの現象をグラフ化したものである。縦軸はゲート端子に所定の電圧を印加した時の単位トランジスタ 6 3 4の出力電流である。横軸は、ソース（S ) —ドレイン（D ) 間電圧である。 L /Wの Lは単位トランジスタ 6 3 4のチャンネル長、 Wは単位トランジスタのチャンネル幅である。また、 L、 Wは 1階調分の電流を出力する単位トランジスタ 6 3 4のサイズである。したがって、 1階調分の電流と複数のサブ単位トランジスタで出力する場合は、同等の単位トランジスタ 6 3 4に置き換えて W、 Lを算出する必要がある。基本的にトランジスタサイズと出力電流を考慮して算出する。 LZWが 5/3のときは、ソース一ドレイン電圧が高くなつても、出力電流はほとんど変化しない。しかし、 L/Wが 1/1のときは、ソース一ドレイン電圧にほぼ比例して、出力電流が増加する。したがって、 LZWは大きいほどよい。

図 1 72は単位トランジスタ L/Wと目標値からのずれ（ばらつき）のグラフである。単位トランジスタの LZW比が 2以下では、目標値からのずれが大きい（直線の傾きが大きい）。しかし、 L/Wが大きくなるにつれて、目標値のずれが小さくなる傾向にある。単位トランジスタ L/Wが 2以上では目標値からのずれの変化は小さくなる。また、目標値からのずれ (ばらつき）は L/W= 2以上で、 0. 5 %以下となる。したがって、トランジスタの精度としてソースドライバ回路 14に採用できる。

以上のことから、単位トランジスタ LZWは 2以上にすることが好ましい。しかし、 L/Wが大きいということは Lが長くなることを意味しているからトランジスタサイズが大きくなる。したがって、 L/Wは 4 0以下にすることが好ましい。

また、 LZWの大きさは階調数にも依存する。階調数が少ない場合は、階調と階調との差が大きいため、キンクの影響により単位トランジスタ 6 34の出力電流がばらついても問題がない。しかし、階調数が多い表示パネルでは、階調と階調との差が小さいため、キンクの影響により単位トランジスタ 6 34の出力電流が少しでもばらつくと階調数が低減する。

以上のことを勘案し、本発明のドライバ回路 14は、階調数を Kとし、単位トランジスタ 6 34の L/W (Lは単位トランジスタ 6 34のチヤンネル長、 Wは単位トランジスタのチャンネル幅）とした時、

(V" (K/ 1 6) ) ≤ L/W ≤かつ (K/ 1 6) ) X 2 0

の関係を満足させるように構成（形成）している。この関係を図示すると図 1 1 9のようになる。図 1 1 9の直線の上側が本発明の実施範囲である。

図 6 3に図示する第 3段のカレントミラー部である。したがって、第 1の電流源 6 3 1 と第 2段の電流源 6 3 2が別途形成されており、これらが密集（密接あるいは隣接）して配置されているのである。また、第 2段の電流源 6 3 2 と第 3段の電流源を構成するカラントミラー回路のトランジスタ 6 3 3 aも密集（密接あるいは隣接）して配置される。単位トランジスタ 6 3 4の出力電流のバラツキはソースドライバ I C 1 4の耐圧にも依存している。ソースドライバ I Cの耐圧とは一般的に I Cの電源電圧を意味する。たとえば、 5 ( V ) 耐圧とは、電源電圧を標準電圧 5 ( V ) で使用する。なお、 I C耐圧とは最大使用電圧と読み替えてもよい。これらの耐圧は、半導体 I Cメーカーが 5 ( V ) 耐圧プ口セス、 1 0 ( V ) 耐圧プロセスと標準化して保有している。

I C耐圧が単位トランジスタ 6 3 4の出力パラツキに影響を与えるのは、単位トランジスタ 6 3 4のグート絶縁膜の膜質、膜厚によると考えられる。 I C耐圧が高いプロセスで製造したトランジスタ 6 3 4はグート絶縁膜が厚い。これば高電圧の印加でも絶縁破壊を発生しないようにするためである。絶縁膜が厚いと、グート絶縁膜厚の制御が困難になり、またゲート絶縁膜の膜質バラツキも大きくなる。そのため、トランジスタのバラツキが大きくなる。また、高耐圧プロセスで製造したトランジスタはモビリティが低くなる。モビリティが低いと、トランジスタのゲ一トに注入される電子が少し変化するだけで特性が異なる。したがって、トランジスタのバラツキが大きくなる。したがって、単位トランジスタ 6 3 4のバラツキを少なくするためには、 I C耐圧が低い I Cプロセスを採用することが好ましい。

図 1 7 0は I C耐圧を単位トランジスタの出力バラツキの関係を図示してものである。縦軸のバラツキ比率とは、 1 . 8 (V) 耐圧プロセスで作製して単位トランジスタ 6 3 4のパラツキを 1としている。なお、図 1 7 0は単位トランジスタ 6 3 4の形状 L/Wを 1 2 ( μ m) / 6 ( μ m) とし、各耐圧プロセスで製造した単位トランジスタ 6 3 4の出カバラツキを示している。また、各 I C耐圧プロセスで複数の単位トランジスタを形成し、出力電流バラツキを求めている。ただし、耐圧プロセスは、 1 . 8 (V) 耐圧、 2. 5 (V) 耐圧、 3. 3 (V) 耐圧、 5 (V) 耐圧、 8 (V) 耐圧、 1 0 (V) 耐圧、 1 5 (V) 耐圧などとびとびである。しかし、説明を容易にするため、各耐圧で形成したトランジスタのバラツキをグラフに記入し、直線で結んでいる。

図 1 7 0でもわかるが、 I C耐圧が 9 (V) 程度までは、 I Cプロセスに対するバラツキ比率（単位トランジスタ 6 3 4の出力電流バラッキ）の增加割合は小さい。しかし、 I C耐圧が 1 0 (V) 以上になると I C耐圧に対するバラツキ比率の傾きが大きくなる。

図 1 7 0におけるバラツキ比率は 3以内が、 6 4階調から 2 5 6階調表示でのバラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ 6 3 4の面積、 L/Wにより異なる。しかし、単位トランジスタ 6 3 4の形状などを変化させても、 I C耐圧に対するバラツキ比率の変化傾向はほとんど差がない。 1 。耐圧9〜 1 0 (V) 以上でバラツキ比率が大きくなる傾向がある。

—方、図 6 4の出力端子 6 4の電位は、画素 1 6の駆動用トランジスタ 1 1 aのプログラム電流により変化する。画素 1 6の駆動用トランジスタ 1 1 aが白ラスター（最大白表示）の電流を流す時のゲート端子電位 Vwとする。画素 1 6の駆動用トランジスタ 1 1 _aが黒ラスター（完全黒表示）の電流を流す時のゲート端子電位 V bとする。 Vw_Vbの絶対値は 2 (V) 以上必要である。また、 Vw電圧が端子 7 6 1に印加されている時、単位トランジスタ 6 34のチャンネル間電圧は、 0. 5 (V) 必要である。

したがって、端子 76 1 (端子 76 1はソース信号線 1 8と接続され、電流プログラム時、画素 1 6の駆動用トランジスタ 1 1 aのゲート端子電圧が印加される）には、 0. 5 (V) から（（Vw_Vb) + 0. 5)

(V) の電圧が印加される。 Vw— V bは 2 (V) であるから、端子 7 6 1は最大 2 (V) + 0. 5 (V) = 2. 5 (V) 印加される。したがつて、ソースドライバ I C 1 4の出力電圧（電流）力 S r a i 1— t o— r a i l出力であっても、 I C耐圧としては 2. 5 (V) 必要である。端子 741の振幅必要範囲は、 2. 5 (V) 以上必要である。

以上のことから、ソースドライバ I C 1 4の耐圧は、 2. 5 (V) 以上 1 0 (V) 以下のプロセスを使用することが好ましい。さらに好ましくは、ソースドライバ I C 1 4の耐圧は、 3 (V) 以上 9 (V) 以下のプロセスを使用することが好ましい。

なお、以上の説明は、ソースドライバ I C 1 2の使用耐圧プロセスは、 2. 5 (V) 以上 1 0 (V) 以下のプロセスを使用するとした。しかし、この耐圧は、アレイ基板 7 1に直接にソースドライバ回路 1 4が形成された実施例（低温ポリシリコンプロセスなど）にも適用される。アレイ基板 7 1に形成されたソースドライバ回路 1 4の使用耐圧は 1 5

(V) 以上と高い場合がある。この場合は、ソースドライバ回路 1 4に使用する電源電圧を図 1 70に図示する I C耐圧に置き換えてもよい。また、ソースドライバ I C 1 4にあっても、 I C耐圧とせず、使用する電源電圧に置き換えても良い。

単位トランジスタ 6 34の面積は出力電流のバラツキと相関がある。図 1 7 1は単位トランジスタ 6 3 4の面積を一定とし、単位トランジスタ 6 3 4のトランジスタ幅 Wを変化させた時のグラフである。図 1 7 ◦ は単位トランジスタ 6 3 4のチャンネル幅 W= 2 (μ m) のバラツキを 1 としている。

図 1 7 1で示すようにバラツキ比率は、単位トランジスタの Wが 2 (μ m) カゝら 9〜 1 0 ( μ πι) まで緩やかに増加し、 1 0 ( μ πι) 以上でバラツキ比率の増加は大きくなる傾向がある。また、チャンネル幅 W= 2

( μ τη) 以下でバラツキ比率が増加する傾向がある。

図 1 7 1におけるバラツキ比率は 3以内が、 6 4階調から 2 5 6階調表示でのパラツキ許容範囲である。ただし、このばらつき比率は、単位トランジスタ 6 3 4の面積により異なる。しかし、単位トランジスタ 6 3 4の面積を変化させても、 I C耐圧に対するパラツキ比率の変化傾向はほとんど差がない。

以上のことから、単位トランジスタ 6 3 4のチャンネル幅 Wは 2 ( μ m) 以上 1 0 ( μ πι) 以下とすることが好ましい。さらに好ましくは、単位トランジスタ 6 3 4のチャンネル幅 Wは 2 ( m) 以上 9 ( μ m) 以下とすることが好ましい。

図 6 8に図示するように、第 2段のカレントミラー回路 6 3 2 bを流れる電流は、第 3段のカレントミラー回路を構成するトランジスタ 6 3 3 aにコピーされ、カレントミラー倍率が 1倍の時は、この電流がトランジスタ 6 3 3 bに流れる。この電流は、最終段の単位トランジスタ 6 3 4にコピーされる。

D 0に対応する部分は、 1個の単位トランジスタ 6 3 4で構成されているので、最終段電流源の単位トランジスタ 6 3 3に流れる電流値である。 D 1に対応する部分は 2個の単位トランジスタ 6 3 4で構成されているので、最終段電流源の 2倍の電流値である。 D 2は 4個の単位トランジスタ 6 3 4で構成されているので、最終段電流源の 4倍の電流値であり、 · · · 、 D 5に対応する部分は 3 2個のトランジスタで構成されているので、最終段電流源の 32倍の電流値である。したがって、 6ビットの画像データ D O、 D l、 D 2、 · · ·、 D 5で制御されるスイツチを介してプログラム電流 I wはソース信号線に出力される（電流を引き込む）。したがって、 6ビットの画像データ D 0、 D 1、 D 2、 · · ·、 D 5の ON、 O F Fに応じて、出力線には、最終段電流源 6 3 3の 1倍、 2倍、 4倍、 · · ·、 3 2倍の電流が加算されて出力される。すなわち、 6ビットの画像データ00、 01、 02、 ' · ·、 05により、最終段電流源 6 3 3の 0〜6 3倍の電流値が出力線より出力される（ソース信号線 1 8から電流を引き込む）。

実際には、図 1 46に図示するように、ソースドライバ I C 1 4内には、 R、 G、 Bごとに基準電流（ I a R、 I a G、 I a B) は可変抵抗 6 5 1 (6 5 1 R、 6 5 1 G、 6 5 1 B) で調整できるように構成されている。基準電流 I aを調整することにより、ホワイトバランスと容易に調整することができる。

以上のように、最終段電流源 6 3 3の整数倍の構成により、従来の W /Lの比例配分と比較して、より高精度に電流値を制御できる（各端子の出力バラツキがなくなる）。

ただし、この構成は、画素 1 6を構成する駆動用トランジスタ 1 1 a が Pチャンネルで構成され、かつ、ソースドライバ I C 14を構成する電流源（1単位トランジスタ） 6 34が Nチャンネルトランジスタで構成されている場合である。他の場合（例えば、画素 1 6の駆動用トランジスタ 1 1 aが Nチャンネルトランジスタで構成されている場合など）は、プログラム電流 I wは吐き出し電流となる構成も実施できることはレヽうまでもない。ここで、基準電流の発生回路について詳細に説明しておく。本発明のソースドライバ回路（ I C) 14の電流出力方式（液晶表示パネルのソースドライバは電圧出力方式（信号は電圧のステップ）である）では、基準電流を元にし、この基準電流に比例した単位電流を複数組み合わせてプログラム電流 I wを出力するものである。

図 1 44はその実施例である。図 6 7、図 6 8、図 7 6などでは、可変抵抗 6 5 1で基準電流を作成している。図 1 44は、図 68の可変抵抗 6 5 1をトランジスタ 6 3 1 aで置き換え、このトランジスタ 6 3 1 aとカレントミラー回路を形成するトランジスタ 1 444に流れる電流をオペアンプ 7 2 2など用いて制御するものである。トランジスタ 1 4 44とトランジスタ 6 3 1 a とはカレントミラー回路を形成する。力レントミラー倍率が 1であれば、トランジスタ 1 443を流れる電流が基準電流となる。

オペアンプ 7 2 2の出力電圧は Nチャンネルトランジスタ 1 44 3に入力され、トランジスタ 1 443に流れる電流が外付け抵抗 6 9 1に流れる。なお、抵抗 6 9 1 aは固定チップ抵抗である。基本的には、抵抗 6 9 1 aのみでよい。抵抗 6 91 bはポジスタあるいはサーミスタなどの温度に対して抵抗値が変化する抵抗素子である。この抵抗 6 9 1 aは E L素子 1 5の温特を補償するために用いる。抵抗 6 9 1 aは、 E L素子 1 5の温特にあわせて（捕償するために）、抵抗 6 9 1 bと並列あるいは直列に挿入あるいは配置する。なお、以後は説明を容易にするため、抵抗 6 9 1 a と抵抗 6 9 1 bは 1つの抵抗 6 9 1 とみなして説明を行う _c 抵抗 6 9 1は 1 %以上の精度のものが容易に入手できる。抵抗 6 9 1 はソースドライノ I C 1 4内に拡散抵抗技術による抵抗あるいはポリシリパターンによる抵抗を形成し、内蔵させてもよい。チップ抵抗 6 9 1 は入力端子 76 1 aに取り付ける。特に E L表示パネルでは、 RGBごとに E L素子 1 5の温特が異なる。したがって、 R G Bごとの 3つの外付け抵抗 6 9 1が必要となる。

抵抗 6 9 1の端子電圧はオペアンプ 7 2 2の一入力となり、この一端子の電圧とオペアンプ 7 2 2の +端子とは同一電圧となる。したがって、オペアンプ 7 2 2の +入力電圧が V 1 とすれば、この電圧と抵抗 6 9 1 で割ったものがトランジスタ 1 4 4 4に流れる電流となる。この電流が基準電流となる。

今、抵抗 6 9 1の抵抗値が 1 0 0 Κ Ω とし、オペアンプ 7 2 2の +端子の入力電圧が V 1 = 1 ( V ) であれば、抵抗 6 9 1には 1 ( V ) Z l 0 0 Κ Ω = 1 0 ( μ Α ) の基準電流が流れる。基準電流の大きさは、 2 μ Α以上 3 0 μ Α以下に設定することが好ましい。さらに好ましくは、 5 μ Α以上 2 0 μ Α以下に設定することが好ましい。親トランジスタ 6 3に流す基準電流が小さいと、単位電流源 6 3 4の精度が悪くなる。基準電流が大きすぎると、 I C内部で変換するカレントミラー倍率（この場合は低減方向）が大きくなり、カレントミラー回路でのバラツキが大きくなり、先と同様に単位電流源 6 3 4の精度が悪くなる。

以上の構成によれば、オペアンプ 7 2 2の +入力端子の精度が良好かつ抵抗 6 9 1の精度が良好であれば、極めて精度のよい基準電流（大きさ、バラツキ精度）を形成できる。抵抗 6 9 1をソースドライバ回路（ I C ) 1 4内に内蔵する場合は、内蔵した抵抗をトリミングすることにより高精度に形成するとよい。

オペアンプ 7 2 2の +端子には、基準電圧回路 1 4 4 1からの基準電圧 V r e f を印加する。基準電圧を出力する基準電圧回路 1 4 4 1の I Cはマキシム社などから多数の品種販売されている。また、基準電圧 V r e f はソースドライバ回路 1 4内に形成することもできる（基準電圧 V r e f の内蔵）。基準電圧 V r e f の範囲は 2 ( V ) 以上ァノード電圧 V d d (V) 以下とすることが好ましい。

基準電圧は接続端子 76 1 aから入力する。基本的には、この V r e f 電圧をオペアンプ 722の +端子に入力すればよい。接続端子 76 1 aを +端子間に電子ボリゥム回路 5 6 1が配置されているのは、 E L素子 1 5は RGBで発光効率が異なるためである。つまり、 RGBの各 E L素子 1 5に流す電流と調整し、ホワイトパランスを取るためである。もちろん、抵抗 6 9 1の値で調整できる場合は、電子ボリゥム回路 5 6 1での調整は必要でない。たとえば、抵抗 6 9 1を可変ボリゥムで構成する例が例示される。

電子ボリゥム回路 5 6 1の活用としての 1つは、 E L素子 1 5が RG Bで劣化速度が異なることによる再度のホワイトパランス調整である。 E L素子 1 5は特に、 Bが劣化しやすい。そのため、 E L表示パネルを使用していると長年の間に Bの E L素子 1 5が喑くなり、画面がイエロ一色になる。この場合に B用の電子ボリゥム回路 5 6 1を調整してホヮィトバランスを実施する。もちろん、電子ポリゥム回路 5 6 1を温度センサ 7 8 1 (図 7 8およびその説明を参照のこと）と連動させて、 E L 素子の輝度補償あるいはホワイトバランス補償を実施してもよい。

電子ボリゥム回路 5 6 1は I C (回路） 1 4内に内蔵させる。もしくは、低温ポリシリコン技術を用いてアレイ基板 7 1に直接に形成する。ポリシリコンをパターユングすることにより単位抵抗（R l、 R 2、 R

3、 R 4、 Rn) を複数個形成し、直列に接続する。また、各単位抵抗間にアナログスィッチ（S l、 S 2、 S 2、 S n +

1) を配置し、基準電圧 V r e f を分圧して電圧を出力する。

図 1 48などにおいて、トランジスタ 1 443はバイポーラトランジスタとして図示しているが、これに限定するものではない。 FET、 M O S トランジスタでもよい。トランジスタ 1 443は I C内 1 4に内蔵させる必要はなく、 I C外部に配置してもよいことは言うまでもない。また、ゲートドライバ回路 1 2内に電源などの発生回路を内蔵させ、また、トランジスタ 1443も内蔵させてもよい。

E L表示パネルで、フルカラー表示を実現するためには、 RGBのそれぞれに基準電流を形成（作成）する必要がある。 RGBの基準電流の比率でホワイトパランスを調整できる。電流駆動方式の場合は、また、本発明は、 1つの基準電流から単位電流源 6 34が流す電流値を決定する。したがって、基準電流の大きさを決定すれば、単位電流源 6 34が流す電流を決定することができる。そのため、 R、 G、 Bのそれぞれの基準電流を設定すれば、すべての階調におけるホワイトバランスが取れることになる。以上の事項は、ソースドライバ回路 1 4が電流きざみ出力（電流駆動）であることから発揮される効果である。したがって、いかに、 RGBごとに基準電流の大きさを設定できるかがボイントとなる。

E L素子の発光効率は、 E L材料の蒸着あるいは塗布する膜厚で決定される。もしくは、支配的な要因である。膜厚は、ロットごとにほぼ一定である。したがって、 E L素子 1 5の形成膜厚をロット管理すれば、 E L素子 1 5に流す電流と発光輝度の関係が決定される。つまり、ロットごとに、ホワイトパランスをとるための電流値は固定である。

たとえば、 Rの E L素子 1 5に流す電流を I r (A)、 Gの E L素子 1 5に流す電流を I g (A)、 Bの E L素子 1 5に流す電流を l b (A) とすれば、ロットごとにホワイトバランスがとれる基準電流の割合がわかる。したがって、一例として、 I r : I g : I b = l : 2 : 4の時に、ホワイトバランスが取れることがわかる。ホワイトパランスを設定すると本発明の d u t y駆動などでは、全階調でホワイトバランスがとれる。この事項は本発明の駆動方法と本発明のソースドライバ回路との相乗効果が発揮される事項である。図 1 4 8の構成においては、ロットごとに R、 G、 Bの基準電流を発生させる回路の抵抗 6 9 1の値を変更することによりホワイトバランスをとることができる。しかし、ロットごとに抵抗 6 9 1を変更するという作業が発生する。

図 1 4 8では、ソースドライバ回路（ I C) 1 4外部から電子ボリゥム回路 5 6 1を制御し、電子ポリゥム回路 5 6 1のスィッチ S xを切り替えて基準電流 I aの値を変更する。図 1 4 9では、電子ポリゥム回路 5 6 1の設定値をフラシュメモリ 1 4 9 1に記憶できるように構成している。フラッシュメモリ 1 4 9 1の値は、各 RGBの電子ボリゥム回路 5 6 1で独自に設定できるように構成されている。フラシュメモリ 1 4 9 1の値は、たとえば E L表示パネルのロットごとに設定され、ソースドライノ I C 1 4の電源投入時に読み出されて、電子ポリゥム回路 5 6 1のスィッチ S xを設定する。

図 1 5 0は図 1 4 9の電子ボリゥム回路 5 6 1を抵抗ァレイ回路 1 5 0 1にした構成図である。なお、図 1 5 0において、 R rは外づけ抵抗である。もちろん、 R rはソースドライバ回路（ I C) 1 4内に内蔵させてもよい。抵抗ァレイ 1 5 0 3はソースドライバ回路（ I C) 1 4内に内蔵させる。抵抗アレイを構成する抵抗（R l〜R n) は直列に接続されており、各抵抗（ R 1〜 R n )間はショート配線で結線されている。この結線を、図 1 5 0で示す a点 b点などを切断することにより、抵抗アレイ 1 5 0 3を流れる電流 I rが変化する。電流 I rの変化によりォぺアンプ 7 2 2の +端子に印加される電圧が変化するから、基準電流 I aが変化する。切断する点は、抵抗 R rを流れる電流をモニターし、目標の基準電流となる点を決定して行う。

抵抗ァレイ 1 5 0 3のトリミングは、レーザー装置 1 5 0 1を用いて、レーザー光 1 5 0 2を照射することにより行うとよい。なお、図 1 4 8では RGBで抵抗 6 9 1の値を変更することにより、各 RGBの基準電流を変更するとした。また、図 149では、フラッシュメモリ 1 4 9 1により、電子ボリゥム回路 5 6 1のスィッチ S xを設定することにより、各 RGBの基準電流を変更するとした。また、図 1 50では、抵抗ァレイ 1 50 3の抵抗値をトリミングにより変更することにより、各 RGBの基準電流を変更するとした。しかし、本発明はこれに限定するものではない。

たとえば、図 1 4 9、図 1 5 0において、各 R G Bの基準電圧（V r e f R、 V r e f G、 V r e f B)の電圧値を変更することによつても、基準電流を調整することができることは言うまでもない。各 RGBの基準電圧 V r e f はオペアンプ回路などにより容易に発生させることができる。また、図 1 4 8、図 1 49、図 1 50などにおいて、抵抗 R rをポリゥムとすることにより、結果的にソースドライバ回路（ I C) 1 4 に印加される基準電圧を変更することができる。

最終段電流源 6 3 3の 0〜 6 3倍の電流が出力されるとしたが、これは最終段電流源 6 3 3のカレントミラー倍率が 1倍の時である。カレントミラー倍率が 2倍の時は、最終段電流源 6 3 3の 0〜 1 2 6倍の電流が出力され、カレントミラー倍率が 0. 5倍の時は、最終段電流源 6 3 3の 0〜3 1. 5倍の電流が出力される。

以上のように、本発明は最終段電流源 6 3 3あるいは、それより前段の電流源（6 3 1、 63 2など）のカレントミラー倍率を変化させることにより、出力の電流値を容易に変更できる。また、以上の事項は、 R、 G、 Bごとにカレントミ.ラー倍率を変更する（異ならせる）ことも好ましい。たとえば、 Rのみ、いずれかの電流源のカレントミラー倍率を他の色に対して（他の色に対応する電流源回路に対して）、変化（異ならせる）させてもよい。特に、 E L表示パネルは、各色（R、 G、 Bあるいはシアン、イェロー、マゼンダ）ごとに発光効率などが異なる。したがって、各色で力レントミラー倍率を変化させることにより.、ホワイトパランスを良好にできる。

電流源の力レントミラー倍率を他の色に対して（他の色に対応する電流源回路に対して）、変化（異ならせる）させるという事項は、固定的なものに限定されない。可変することも含まれる。可変は、電流源に力レントミラー回路を構成するトランジスタを複数形成しておき、外部からの信号によりカレント電流を流す前記トランジスタの個数を切り替えることにより実現できる。このように構成することにより、作製された E L表示パネルの各色の発光状態を観察しながら、最適なホワイトバランスに調整することが可能になる。

特に、本発明は、多数段に電流源（カレントミラー回路）を連結する構成である。したがって、第 1段の電流源 6 3 1 と第 2段の電流源 6 3 2 とのカレントミラー倍率を変化させると、少ない連結部（カレントミラー回路など）により容易に多数の出力の出力電流を変化できる。もちろん、第 2段の電流源 6 3 2と第 3段の電流源 6 3 3とのカレントミラ一倍率を変化させるよりも、少ない連結部（カレントミラー回路など）により容易に多数の出力の出力電流を変化できることはいうまでもない。なお、カレントミラー倍率を変化という概念は、電流倍率を変化（調整）するということである。したがって、カレントミラー回路のみに限定されるものではない。たとえば、電流出力のオペアンプ回路、電流出力の D / A回路などでも実現できる。以上に説明した事項は、本発明の他の実施例についても適用されることはいうまでもない。

図 6 5に、 3段式カレントミラー回路による 1 7 6出力（N X M = 1 7 6 ) の回路図の一例を示す。図 6 5では、第 1段カレントミラー回路による電流源 6 3 1を親電流源、第 2段カレントミラー回路による電流源 6 3 2を子電流源、第 3段カレントミラー回路による電流源 6 3 3を孫電流源と記している。最終段カレントミラー回路である第 3段力レントミラー回路による電流源の整数倍の構成により、 1 7 6出力のばらつきを極力抑え、高精度な電流出力が可能である。もちろん、電流源 5 3 1、 6 3 2、 6 3 3を密集して配置するという構成を忘れてはならない。なお、密集して配置するとは、第 1の電流源 6 3 1 と第 2の電流源 6 3 2とを少なくとも 8 m m以内の距離に配置（電流あるいは電圧の出力側と電流あるいは電圧の入力側）することをいう。さらには、 5 m m以内に配置することが好ましい。この範囲であれば、検討によりシリコンチップ内で配置されてトランジスタの特性（V t、モビリティ、 ) 差がほとんど発生しないからである。また、同様に、第 2の電流源 6 3 2と第 3の電流源 6 3 3 (電流の出力側と電流の入力側）も少なくとも 8 m m以内の距離に配置する。さらに好ましくは、 5 m m以内の位置に配置することが好ましい。以上の事項は、本発明の他の実施例においても適用されることは言うまでもない。

この電流あるいは電圧の出力側と電流あるいは電圧の入力側とは、以下の関係を意味する。図 6 6の電圧受け渡しの場合は、第（ I ) 段の電流源のトランジスタ 6 3 1 (出力側）と第（ I + 1 ) の電流源のトランジスタ 6 3 2 a (入力側）とを密集して配置する関係である。図 6 7の電流受け渡しの場合は、第（ I )段の電流源のトランジスタ 6 3 1 a (出力側）と第（ 1 + 1 ) の電流源のトランジスタ 6 3 2 b (入力側）とを密集して配置する関係である。

なお、図 6 5、図 6 6などにおいて、トランジスタ 6 3 1は 1個としたが、これに限定するものではない。たとえば、小さなサブトランジスタ 6 3 1を複数個形成し、この複数個のサブトランジスタのソースまたはドレイン端子を可変抵抗 6 5 1と接続して単位トランジスタを構成してもよい。小さなサブトランジスタを複数個並列に接続することにより、単位トランジスタのばらつきを低減することができる。

同様に、トランジスタ 6 3 2 aは 1個としたが、これに限定するものではない。たとえば、小さなトランジスタ 6 3 2 aを複数個形成し、このトランジスタ 6 3 2 aの複数個のゲート端子を、トランジスタ 6 3 1 のグート端子と接続してもよい。小さなトランジスタ 6 3 2 aを複数個並列に接続することにより、トランジスタ 6 3 2 aのばらつきを低減することができる。

したがって、本発明の構成としては、 1つのトランジスタ 6 3 1 と複数個のトランジスタ 6 3 2 a とを接続する構成、複数個のトランジスタ 6 3 1 と 1個のトランジスタ 6 3 2 a とを接続する構成、複数個のトランジスタ 6 3 1 と複数個のトランジスタ 6 3 2 a とを接続する構成が例示される。以上の実施例は後に詳細に説明する。

以上の事項は、図 6 8のトランジスタ 6 3 3 a とトランジスタ 6 3 3 b との構成にも適用される。 1つのトランジスタ 6 3 3 a と複数個のトランジスタ 6 3 3 b a とを接続する構成、複数個のトランジスタ 6 3 3 a と 1個のトランジスタ 6 3 3 b とを接続する構成、複数個のトランジスタ 6 3 3 a と複数個のトランジスタ 6 3 3 b とを接続する構成が例示される。小さなトランジスタ 6 3 3を複数個並列に接続することにより、トランジスタ 6 3 3のばらつきを低減することができるからである。以上の事項は、図 6 8のトランジスタ 6 3 2 a、 6 3 2 b との関係にも適用することができる。また、図 6 4のトランジスタ 6 3 3 bも複数個のトランジスタで構成することが好ましい。図 7 3、図 7 4のトランジスタ 6 3 3についても同様に複数個のトランジスタで構成することが好ましい。

ここで、シリコンチップとしたが、これは、半導体チップの意味である。したがって、ガリウム基板に形成されたチップ、ゲルマニウム基板など形成された他の半導体チップも同様である。したがって、ソースドライバ I C 1 4はいずれの半導体基板で作製してもよい。また、単位トランジスタ 6 3 4は、バイポーラトランジスタ、 C M O S トランジスタ、バイ C M O S トランジスタ、 D M O S トランジスタのいずれでもよレ、。しかし、単位トランジスタ 6 3 4の出力バラツキを小さくする観点から、単位トランジスタ 6 3 4は C M O S トランジスタで構成することが好ましレ、。

単位トランジスタ 6 3 4は Nチャンネルで構成することが好ましい _c Pチャンネルトランジスタで構成した単位トランジスタは、 Nチャンネルトランジスタで構成した単位トランジスタに比較して、出力パラツキが 1 . 5倍になる。

ソースドライノ I C 1 4の単位トランジスタ 6 3 4は、 Nチヤンネルトランジスタで構成することが好ましいことから、ソースドライバ I C 1 4のプログラム電流は、画素 1 6からソースドライノ I Cへの引き込み電流となる。したがって、画素 1 6の駆動用トランジスタ 1 1 aは P チャンネルで構成される。また、図 1のスイッチング用トランジスタ 1 1 dも Pチャンネルトランジスタで構成される。

以上のことから、ソースドライノ I C (回路） 1 4の出力段の単位トランジスタ 6 3 4を Nチャンネルトランジスタで構成し、画素 1 6の駆動用トランジスタ 1 1 aを Pチャンネルトランジスタで構成するという構成は、本発明の特徴ある構成である。なお、画素 1 6を構成するトランジスタ 1 1のすベてを図 1に図示することにより画素 1 6を作製するプロセスマスクを低減することができるからより好ましい構成である。画素 1 6を構成するトランジスタ 1 1を Pチャンネルで構成すると、プログラム電流は画素 1 6からソース信号線 1 8に流れ出す方向になる _c そのため、ソースドライバ回路の単位トランジスタ 6 3 4 (図 7 3、図7 4、図 1 2 6、図 1 2 9などを参照のこと）は、 Nチャンネルのトランジスタで構成する必要がある。つまり、ソースドライバ回路 1 4はプログラム電流 I wを引き込むように回路構成する必要がある。

したがって、画素 1 6の駆動用トランジスタ 1 1 a (図 1の場合）が Pチャンネルトランジスタの場合は、必ず、ソースドライバ回路 1 4はプログラム電流 I wを引き込むように、単位トランジスタ 6 3 4を Nチャンネルトランジスタで構成する。ソースドライバ回路 1 4をアレイ基板 7 1に形成するには、 Nチャンネル用マスク（プロセス）と Pチャンネル用マスク（プロセス）の両方を用いる必要がある。概念的に述べれば、画素 1 6 とゲートドライバ 1 2を Pチャンネルトランジスタで構成し、ソースドライバの引き込み電流源のトランジスタは Nチャンネルで構成するのが本発明の表示パネル（表示装置）である。

したがって、画素 1 6のトランジスタ 1 1を Pチャンネルトランジスタで形成し、ゲートドライバ回路 1 2を Pチャンネルトランジスタで形成する。このように画素 1 6のトランジスタ 1 1 とゲートドライバ回路 1 2の両方を Pチャンネルトランジスタで形成することにより基板 7 1 を低コスト化できる。しかし、ソースドライバ 1 4は、単位トランジスタ 6 3 4を Nチャンネルトランジスタで形成することが必要になる。したがって、ソースドライバ回路 1 4は基板 7 1に直接形成することができない。そこで別途、シリコンチップなどでソースドライバ回路 1 4を作製し、基板 7 1に積載する。つまり、本発明は、ソースドライノ I C 1 4 (映像信号としてのプログラム電流を出力する手段）を外付けする構成である。

なお、ソースドライバ回路 1 4はシリコンチップで構成するとしたがこれに限定するものではない。たとえば、低温ポリシリコン技術などでガラス基板に多数個を同時に形成し、チップ状に切断して、基板 7 1に積載してもよい。なお、基板 7 1にソースドライバ回路を積載するとして説明しているが、積載に限定するものではない。ソースドライバ回路 1 4の出力端子 6 8 1を基板 7 1 のソース信号線 1 8に接続するのであればいずれの形態でもよい。たとえば、 T A B技術でソースドライバ回路 1 4をソース信号線 1 8に接続する方式が例示される。シリコンチップなどに別途ソースドライバ回路 1 4を形成することにより、出力電流のバラツキが低減し、良好な画像表示を実現できる。また、低コスト化が可能である。

また、画素 1 6の選択トランジスタを Pチャンネルで構成し、ゲートドライバ回路を Pチャンネルトランジスタで構成するという構成は、有機 E Lなどの自己発光デバイス（表示パネルあるいは表示装置）に限定されるものではない。たとえば、液晶表示デバイス、 F E D (フィールドエミッションディスプレイ）にも適用することができる。

画素 1 6のスィツチング用トランジスタ 1 1 b、 1 1 cが Pチャンネルトランジスタで形成されていると、 V g hで画素 1 6が選択状態となる。 V g 1で画素 1 6が非選択状態となる。以前にも説明したが、ゲート信号線 1 7 aがオン（V g 1 ) からオフ（V g ) になる時に電圧が突き抜ける（突き抜け電圧）。画素 1 6の駆動用トランジスタ 1 1 aが Pチャンネルトランジスタで形成されていると、黒表示状態の時、この突き抜け電圧によりトランジスタ 1 1 aがより電流が流れないようになる。したがって、良好な黒表示を実現できる。黒表示を実現することが困難であるという点が、電流駆動方式の課題である。

本発明では、ゲートドライバ回路 1 2を Pチャンネルトランジスタで構成することにより、オン電圧は V g hとなる。したがって、 Pチャンネルトランジスタで形成された画素 1 6とマッチングがよい。また、黒表示を良好にする効果を発揮させるためには、図 1、図 2、図 3 2、図 1 40、図 1 4 2、図 1 44、図 1 4 5の画素 1 6の構成のように、ァノ一ド電圧 V d dから駆動用トランジスタ 1 1 a、ソース信号線 1 8を介してソースドライバ回路 1 4の単位トランジスタ 6 34にプログラム電流 I wが流入するように構成することが重要である。したがって、ゲ一トドライバ回路 1 2および画素 1 6を Pチャンネルトランジスタで構成し、ソースドライバ回路 1 4を基板に積載し、かつソースドライバ回路 1 4の単位トランジスタ 6 34を Nチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。また、 Nチャンネルで形成した単位トランジスタ 6 34は Pチャンネルで形成した単位トランジスタ 6 34に比較して出力電流のバラツキが小さい。同一面積（W ' L) のトランジスタ 6 34で比較した場合、 Nチャンネルの単位トランジスタ 634は Pチャンネルの単位トランジスタ 6 34に比較して、出力電流のばらつきは、 1/1. 5から 1 /2になる。この理由からもソースドライバ I C 1 4の単位トランジスタ 6 34は Nチャンネルで形成することが好ましい。

なお、図 4 2の（b) においても同様である。図 42の（b) は駆動用トランジスタ l i bを介してソースドライバ回路 1 4の単位トランジスタ 6 34に電流が流入するのではない。しかし、アノード電圧 V d d からプログラム用トランジスタ 1 1 _a、ソース信号線 1 8を介してソースドライバ回路 1 4の単位トランジスタ 6 34にプログラム電流 I wが流入するように構成である。したがって、図 1と同様に、ゲートドライバ回路 1 2および画素 1 6を Pチャンネルトランジスタで構成し、ソースドライバ回路 14を基板に積載し、かつソースドライバ回路 1 4の単位トランジスタ 6 34を Nチャンネルトランジスタで構成することは、すぐれた相乗効果を発揮する。なお、本発明では、画素 1 6の駆動用トランジスタ 1 1 aを Pチャンネルで構成し、スイッチングトランジスタ 1 1 b、 1 1 cを Pチャンネルで構成する。また、ソースドライバ I C 1 4の出力段の単位トランジスタ 6 3 4を Nチャンネルで構成するとした。また、好ましくは、ゲートドライバ回路 1 2は Pチャンネルトランジスタで構成するとした。

前述の逆の構成でも効果を発揮することは言うまでもない。画素 1 6 の駆動用トランジスタ 1 1 aを Nチャンネルで構成し、スイッチングトランジスタ 1 1 b、 1 1 cを Nチャンネルで構成する。また、ソースドライノく I C 1 4の出力段の単位トランジスタ 6 3 4を Pチャンネルとする構成である。なお、好ましくは、ゲートドライバ回路 1 2は Nチャンネルトランジスタで構成する。この構成も本発明の構成である。

以上の事項では、単位トランジスタ 6 3 4は 1個の単体トランジスタ 6 3 4で構成される I Cに限定されるものではなレ、。電流出力段回路が、複数のトランジスタで構成されるもの、カレントミラーで構成されるものなど他の構成で構成されるソースドライバ I C 1 4にも適用される。

さらには、低温ポリシリコン、高温ポリシリコンもしくは固相成長により形成された半導体膜（C G S ) 、もしくはアモルファスシリコン技術を用いてソースドライバ回路 1 4にも適用される。ただし、この場合は、パネルが比較的大型の場合が多い。パネルが大型であると多少のソース信号線 1 8からの出力パラツキがあっても視覚的に認識されにくい。

したがって、以上のガラス基板などに画素トランジスタと同時にソースドライバ回路 1 4を形成する表示パネルでは、密集して配置するとは、第 1の電流源 6 3 1 と第 2の電流源 6 3 2とを少なくとも 3 O m m以内の距離に配置（電流の出力側と電流の入力側）することをいう。さらには、 2 0 m m以内に配置することが好ましい。この範囲であれば、検討によりこの範囲に配置されたトランジスタの特性（V t、モビリティ ( ) ) 差がほとんど発生しないからである。また、同様に、第 2の電流源 6 3 2と第 3の電流源 6 3 3 (電流の出力側と電流の入力側）も少なぐとも 3 0 m m以内の距離に配置する。さらに好ましくは、 2 0 m m 以内の位置に配置することが好ましい。

以上の説明は、理解を容易に、あるいは説明を容易にするため、カレントミラー回路間は電圧により信号を受け渡すように説明をした。しかし、電流受け渡し構成にすることにより。よりばらつきの小さい電流駆動型表示パネルの駆動用ドライバ回路（ I C ) 1 4を実現することができる。

図 6 7は電流受け渡し構成の実施例である。なお、図 6 6は電圧受け渡し構成の実施例である。図 6 6、図 6 7とも回路図としては同じであり、レイアウト構成すなわち配線の引き回し方が異なる。図 6 6において、 6 3 1は第 1段電流源用 Nチャンネルトランジスタ、 6 3 2 aは第 2段電流源用 Nチャンネルトランジスタ、 6 3 2 bは第 2段電流源用 Pチャンネノレトランジスタである。

図 6 7において、 6 3 1 aは第 1段電流源用 Nチャンネルトランジスタ、 6 3 2 aは第 2段電流源用 Nチャンネルトランジスタ、 6 3 2 bは第 2段電流源用 Pチャンネルトランジスタである。

図 6 6では、可変抵抗 6 5 1 (電流を変化するために用いるものである）と Nチャンネルトランジスタ 6 3 1で構成される第 1段電流源のゲート電圧が、第 2段電流源の Nチャンネルトランジスタ 6 3 2 aのゲ一トに受け渡されているので、電圧受け渡し方式のレイァゥト構成となる。

一方、図 6 7では、可変抵抗 6 5 1 と Nチヤンネルトランジスタ 6 3 1 aで構成される第 1段電流源のゲート電圧が、隣接する第 2段電流源の Nチャンネルトランジスタ 6 3 2 aのゲートに印加され、その結果トランジスタに流れる電流値が、第 2段電流源の Pチャンネルトランジスタ 6 3 2 bに受け渡されているので、電流受け渡し方式のレイアウト構成となる。

なお、本発明の実施例では説明を容易にするため、あるいは理解を容易にするために、第 1の電流源と第 2の電流源との関係を中心に説明しているが、これに限定されるものではなく、第 2の電流源と第 3の電流源との関係、あるいはそれ以外の電流源との関係においても適用される

(適用できる）ことは言うまでもない。

図 6 6に示した電圧受け渡し方式の'カレントミラー回路のレイァゥト構成では、カレントミラー回路を構成する第 1段の電流源の Nチャンネルトランジスタ 6 3 1 と第 2段の電流源の Nチャンネルトランジスタ

6 3 2 aが離れ離れになる（離れ離れになりやすいというべきではある）ので、両者のトランジスタ特性に相違が生じやすい。したがって、第 1 段電流源の電流値が第 2段電流源に正確に伝達されず、ばらつきが生じやすい。

それに対して、図 6 7に示した電流受け渡し方式の力レントミラー回路のレイァゥト構成では、カレントミラー回路を構成する第 1段電流源の Nチャンネルトランジスタ 6 3 1 aと第 2段電流源の Nチャンネルトランジスタ 6 3 2 aが隣接している（隣接して配置しやすい）ので、両者のトランジスタ特性に相違は生じにくく、第 1段電流源の電流値が第 2段電流源に正確に伝達され、ばらつきが生じにくレ、。

以上のことから、本発明の多段式カレントミラー回路の回路構成（本発明の電流駆動方式のソースドライバ回路（ I C ) 1 4として、電圧受け渡しではなく、電流受け渡しとなるレイァゥト構成とすることにより、よりばらつきが小さくでき好ましい。以上の実施例は本発明の他の実施例にも適用できることは言うまでもない。なお、説明の都合上、第 1段電流源から第 2段電流源の場合を示したが、第 2段電流源から第 3.段電流源、第 3段電流源から第 4段電流源、 · · · の場合も同様であることは言うまでもない。

図 6 8は、図 6 5の 3段構成のカレントミラー回路（3段構成の電流源）を、電流受け渡し方式にした場合の例を示している（したがって、図 6 5は電圧受け渡し方式の回路構成である）。

図 6 8では、まず、可変抵抗 6 5 1 と Nチャンネルトランジスタ 6 3 1で基準電流が作成される。なお、可変抵抗 6 5 1で基準電流を調整するように説明しているが、実際は、ソースドライバ I C (回路） 1 4内に形成（もしくは配置）された電子ボリゥム回路によりトランジスタ 6 3 1のソース電圧が設定され、調整されるように構成される。もしくは、図 6 4に図示するような多数の電流源（1単位） 6 3 4から構成される電流方式の電子ポリゥムから出力される電流を直接にトランジスタ 6 3 1のソース端子に供給することにより基準電流は調整される（図 6 9を参照のこと）。

トランジスタ 6 3 1による第 1段電流源のゲート電圧が、隣接する第 2段電流源の Nチャンネルトランジスタ 6 3 2 aのゲートに印加され、その結果トランジスタに流れる電流値が、第 2段電流源の Pチャンネルトランジスタ 6 3 2 bに受け渡される。また、第 2の電流源のトランジスタ 6 3 2 bによるゲート電圧が、隣接する第 3段電流源の Nチャンネルトランジスタ 6 3 3 aのゲートに印加され、その結果トランジスタに流れる電流値が、第 3段電流源の Nチャンネルトランジスタ 6 3 3 bに受け渡される。第 3段電流源の Nチャンネルトランジスタ 6 3 3 bのゲ一トには図 6 4に図示する多数の電流源 6 3 4が必要なビット数に応じて形成（配置）される。

図 6 9では、前記多段式力レントミラー回路の第 1段電流源 6 3 1に、電流値調整用素子が具備されていることを特徴としている。この構成により、第 1段電流源 6 3 1の電流値を変化させることにより、出力電流をコントロールすることが可能となる。

トランジスタの V tパラツキ (特性バラツキ) は、 1 ウェハ内で 1 0 0 (m V ) 程度のばらつきがある。しかし、 1 0 0 //以内に近接して形成されたトランジスタの V tバラツキは、少なくとも、 1 0 ( m V ) 以下である（実測）。つまり、トランジスタを近接して形成し、カレントミラー回路を構成することにより、カレントミラー回路の出力電流バラツキを減少させることができる。したがって、ソースドライバ I Cの各端子の出力電流パラツキを少なくすることができる。

なお、トランジスタのパラツキは V tであるとして説明をするが、トランジスタのバラツキは V tだけではない。しかし、 v tバラツキがトランジスタの特性バラツキの主要因であるから、理解を容易にするため、

V tバラツキ = トランジスタバラツキとして説明をする。

図 1 1 0はトランジスタの形成面積（平方ミリメ一トル）と、単体トランジスタの出力電流パラツキとの測定結果を示している。出力電流バラツキとは、 V t電圧での電流パラツキである。黒点は所定の形成面積内に作製された評価サンプル（ 1 0— 2 0 0個）のトランジスタ出力電流バラツキである。図 1 1 0の A領域（形成面積 0 . 5平方ミリメートル以内）内で形成されたトランジスタには、ほとんど出力電流のバラッキがない（ほぼ、誤差範囲の出力電流バラツキしかない。つまり、一定の出力電流が出力される）。逆に C領域（形成面積 2 . 4平方ミリメートル以上）では、形成面積に対する出力電流のバラツキが急激に大きくなる傾向がある。 B領域（形成面積 0 . 5平方ミリメ一トル以上 2 . 4 平方ミリメートル以下）では、形成面積に対する出力電流のバラツキはほぼ比例の関係にある。ただし、出力電流の絶対値は、ウェハごとに異なる。しかし、この問題は、本発明のソースドライバ回路（ I C) 1 4において、基準電流を調整すること、あるいは所定値にすることにより対応できる。また、力レントミラー回路などの回路工夫で対応できる（解決できる）。

本発明は、入力デジタルデータ（D) により、単位トランジスタ 6 3 4に流れる電流数を切り替えることによりソース信号線 1 8に流れる電流量を変化（制御）する。階調数が 6 4階調以上であれば、 1/ 6 4 = 0. 0 1 5であるから、理論的には、 1〜 2 %以内の出力電流パラツキ以内にする必要がある。なお、 1 %以内の出力バラツキは、視覚的には判別することが困難になり、 0. 5 %以下ではほぼ判別することができない（均一に見える）。

出力電流バラツキ（％) を 1 %以内にするためには、図 1 1 0の結果に示すようにトランジスタ群 (バラツキの発生を抑制すべきトランジスタ）の形成面積を 2平方ミリメーター以内にする必要がある。さらに好ましくは、出力電流のバラツキ（つまり、トランジスタの V tバラツキ）を 0. 5 %以内にすることが好ましい。図 1 1 0の結果に示すようにトランジスタ群 6 8 1の形成面積を 1. 2平方ミリメーター以内にすればよい。なお、形成面積とは、縦 X横の長さの面積である。たとえば、一例として、 1. 2平方ミリメートルでは、 l mmX l . 2mmである。

なお、以上は、特に 8ビット（2 5 6階調）以上の場合である。 2 5 6階調以下の場合、たとえば、 6ビット（6 4階調）の場合は、出力電流のバラツキは 2 %程度であっても良い（画像表示上、実状は問題がなレ、）。この場合は、トランジスタ群 6 8 1は、 5平方ミリメートル以内に形成すればよい。また、トランジスタ群 6 8 1 (図 6 8では、トランジスタ群 6 8 1 a と 6 8 1 bの 2つを図示している）の両方が、この条件を満足することを要しない。少なくとも一方が（3つ以上ある場合は、 1つ以上のトランジスタ群 6 8 1 ) この条件を満足するように構成すれば本発明の効果が発揮される。特に、下位のトランジスタ群 6 8 1 (6 8 1 aが上位で、 6 8 1 bが下位の関係）に、関してこの条件を満足させることが好ましい。画像表示に問題が発生しにくくなるからである。本発明のソースドライバ回路（ I C) 1 4は、図 6 8に図示するように、親、子、孫というように少なくとも複数の電流源を多段接続し、かつ各電流源密配置にしている（もちろん、親、子の 2段接続でもよい）。また、各電流源間（トランジスタ群 6 8 1間）を電流受け渡しにしている。具体的には、図 6 8の点線で囲った範囲（トランジスタ群 6 8 1 ) を密配置にする。このトランジスタ群 6 8 1は電圧受け渡しの関係にある。また、親の電流源 6 3 1 と子の電流源 6 3 2 aとは、ソースドライバ I C 1 4チップの略中央部に形成または配置する。チップの左右に配置された子の電流源を構成するトランジスタ 6 3 2 a と、子の電流源を構成するトランジスタ 6 3 2 b との距離を比較的短くすることができるからである。つまり、最上位のトランジスタ群 6 8 1 aを I Cチップの略中央部に配置する。そして、 I Cチップ 1 4の左右に、下位のトランジスタ群 6 8 1 bを配置する。好ましくは、この下位のトランジスタ群 6 8 1 bの個数が I Cチップの左右で略等しくなるように配置または、形成もしくは作製するのである。なお、以上の事項は、 I Cチップ 1 4 に限定されず、低温あるいは高温ポリシリコン技術でァレイ基板 7 1に直接形成したソースドライバ回路 1 4にも適用される。他の事項も同様である。'

本発明では、トランジスタ群 6 8 1 aは I Cチップ 1 4の略中央部に 1つ構成または配置または形成あるいは作製されたおり、チップの左右に 8個ずつトランジスタ群 6 8 1 bが形成されている（N= 8 + 8、図 6 3を参照のこと）。子のトランジスタ群 6 8 l bはチップの左右に等藝 35

187 しくなるように、もしくは、チップ中央の親が形成された位置に対し、左側に形成または配置されたトランジスタ群 6 8 1 bの個数と、チップの右側に形成または配置されたトランジスタ群 6 8 1 bの個数との差が、 4個以内となるように構成することが好ましい。さらには、チップの左側に形成または配置されたトランジスタ群 6 8 1 bの個数と、チップの右側に形成または配置されたトランジスタ群 6 8 1 bの個数との差が、 1個以内となるように構成することが好ましい。以上の事項は、孫にあたるトランジスタ群（図 6 8では省略されているが）についても同様でめる。

親電流源 6 3 1 と子電流源 6 3 2 a間は電圧受け渡し（電圧接続）されている。したがって、トランジスタの V tパラツキの影響を受けやすレ、。そのため、トランジスタ群 6 8 1 aの部分を密配置する。このトランジスタ群 6 8 1 aの形成面積を、図 1 1 0の図示するように 2平方ミリメートル以内の面積に形成する。さらに好ましくは 1 . 2平方ミリメ一トル以内に形成する。もちろん、階調数が 6 4階調以下の場合は、 5 平方ミリメ一トル以内でもよい。

トランジスタ群 6 8 1 aを子トランジスタ 6 3 2 b間は電流でデータを受け渡し（電流受け渡し）をしているので、多少、距離は流れても構わない。この距離の範囲（たとえば、上位のトランジスタ群 6 8 1 aの出力端から下位のトランジスタ群 6 8 1 の入力端までの距離）は、先に説明したように、第 2の電流源（子）を構成するトランジスタ 6 3 2 aと第 2の電流源（子）を構成するトランジスタ 6 3 2 b とを、少なくとも 1 0 m m以内の距離に配置する。このましくは 8 m m以内に配置または形成する。さらには、 5 m m以内に配置することが好ましい。

この範囲であれば、検討によりシリコンチップ内で配置されてトランジスタの特性（V t、モビリティ（） ) 差が、電流受け渡しではほとんど影響しないからである。特に、この関係は、下位のトランジスタ群で実施することが好ましい。たとえば、トランジスタ群 6 8 1 aが上位で、その下位にトランジスタ群 6 8 1 b、さらにその下位にトランジスタ群 6 8 1 cがあれば、トランジスタ群 6 8 1 b とトランジスタ群 6 8 1 cの電流受け渡しをこの関係を満足させる。したがって、すべてのトランジスタ群 6 8 1がこの関係を満足させることに、本発明が限定されるものではない。少なくとも 1組のトランジスタ群 6 8 1がこの関係を満足するようにすればよい。特に、下位の方が、トランジスタ群 6 8 1 の個数が多くなるからである。

第 3の電流源（孫）を構成するトランジスタ 6 3 3 a と第 3の電流源を構成するトランジスタ 6 3 3 bについても同様である。なお、電圧受け渡しでも、ほぼ適用することができることは言うまでもない。

トランジスタ群 6 8 1 bはチップの左右方向（長手方向、つまり、出力端子 7 6 1 と対面する位置に）に形成または作製あるいは配置されている。トランジスタ群 6 8 1 bはチップの左右方向（長手方向、つまり、出力端子 7 6 1 と対面する位置に）に形成または作製あるいは配置されている。このトランジスタ群 6 8 1 の個数 Mは、本発明では 1 1個（図 6 3を参照）である。

子電流源 6 3 2 b と孫電流源 6 3 3 a間は電圧受け渡し（電圧接続）されている。そのため、トランジスタ群 6 8 1 a と同様にトランジスタ群 6 8 1 bの部分を密配置する。このトランジスタ群 6 8 1 bの形成面積を、図 1 1 0の図示するように 2平方ミリメ一トル以内の面積に形成する。さらに好ましくは 1 ·. 2平方ミリメートル以内に形成する。ただし、このトランジスタ群 6 8 1 b部分の V tが少しでもばらつくと画像として認識されやすい。したがって、ほとんどバラツキが発生しないように、形成面積は図 1 1 0の A領域（ 0 . 5平方ミリメ一トル以内）にすることが好ましい。

トランジスタ群 6 8 1 bを孫トランジスタ 6 3 3 aとトランジスタ 6 3 3 b間は電流でデータを受け渡し（電流受け渡し）をしているので、多少、距離は流れても構わない。この距離の範囲についても先の説明と同様である。第 3の電流源（孫）を構成するトランジスタ 6 3 3 aと第 2の電流源（孫）を構成するトランジスタ 6 3 3 bとを、少なくとも 8 m m以内の距離に配置する。さらには、 5 m m以内に配置することが好ましい。

図 6 9に、前記電流値制御用素子として、電子ボリゥムで構成した場合を示す。電子ボリゥムは抵抗 6 9 1 (電流制限および各基準電圧を作成する。抵抗 6 9 1はポリシリで形成する）、デコーダ回路 6 9 2、レベルシフタ回路 6 9 3などで構成される。なお、電子ポリゥムは電流を出力する。トランジスタ 6 4 1はアナログスィツチ回路として機能する。なお、ソースドライバ I C (回路） 1 4において、トランジスタを電流源と記載する場合がある。トランジスタで構成された力レントミラー回路などは電流源として機能するからである。

また、電子ボリゥム回路は、 E L表示パネルの色数に応じて形成（もしくは配置）する。たとえば、 R G Bの 3原色であれば、各色に対応する 3つの電子ボリゥム回路を形成（もしくは配置）し、各色を独立に調整できるようにすることが好ましい。しかし、 1つの色を基準にする（固定する）場合は、色数一 1分の電子ボリゥム回路を形成（もしくは配置）する。

図 7 6は、 R G Bの 3原色を独立に基準電流を制御する抵抗素子 6 5 1を形成（配置）した構成である。もちろん、抵抗素子 6 5 1は電子ポリゥムに置き換えてもよいことは言うまでもない。電流源 6 3 1、電流源 6 3 2などの親電流源、子電流源など基本（根本）となる電流源は図 7 6に図示する領域に出力電流回路 7 0 4に密集して配置する。密集して配置することにより、各ソース信号線 1 8からの出力バラツキが低減する。図 7 6に図示するように I Cチップ（回路） 1 4の中央部に出力電流回路 7 0 4 (電流出力回路に限定されるものではない。基準電流発生回路部、コントローラ部でもよい。つまり、 7 0 4とは出力回路が形成されていない領域である）に配置することにより、 I Cチップ（回路） 1 4の左右に電流源 6 3 1、 6 3 2などから電流を均等に分配することが容易となる。したがって、左右の出力バラツキが発生しにくレ、。

ただし、中央部に出力電流回路 7 0 4に配置することに限定するものではない。 I Cチップの片端もしくは両端に形成してもよい。また、出力電流回路 7 0 4と平行に形成または配置してもよい。

I Cチップ 1 4の中央部にコントローラあるいは出力電流回路 7 0 4 を形成することは、 I Cチップ 1 4の単位トランジスタ 6 3 4の V t分布の影響を受けやすいため、あまり好ましいとはいえない（ウェハの V tはウェハ内で滑らかな分布が発生している）。

この理由を図 1 2 0で説明をする。 I Cチップ 1 4の中央部にコントローラあるいは出力電流回路 7 0 4を形成すると、中央部には単位トラレジスタ 6 3 4からなる出力電流回路を形成または構成することができない。一方で表示パネルの表示画面 5 0はマトリツクス状に画素 1 6が形成されている。画素は碁盤目状に等間隔に形成されている。したがつて、図 1 2 0に図示するように、 I Cチップ 1 4の中央部には、出力電流回路の出力端子 7 6 1 bはない。そのため、パネルの表示画面 5 0の中央部には、 E L素子 1 5の中央部以外の出力端子 7 6 1 a、 7 6 1 c から配線を引き回す。

しかし、出力端子 7 6 1 b , 7 6 1 cに接続される出力回路の単位トランジスタの V tは異なっている可能性がある。各出力端子の単位トランジスタ 6 3 4のゲート端子電圧が同一であっても、単位トランジスタ 6 3 4の V t分布により出力電流が異なる。したがって、パネルの中央部で出力電流の段差が発生する可能性がある。出力電流の段差が発生すると、画面の中央部で左右の輝度が異なる。

この課題を解決する構成を図 1 2 2に図示する。図 1 2 2の（ a ) は出力電流回路 7 0 4を I Cチップの片側に構成した例である。図 1 2 2 の（b ) は出力電流回路 7 0 4を I Cチップの両側に分割して構成した例である。図 1 2 2の（ c ) は出力電流回路 7 0 4を I Cチップの入力端子側に構成した例である。したがって、出力電流回路 7 0 4以外の領域に出力端子が規則的に形成されている。

図 6 8の回路構成では、 1つのトランジスタ 6 3 3 a と 1つのトランジスタ 6 3 3 b とが一対一の完成で接続されている。図 6 7においても、 1つの 1、ランジスタ 6 3 2 a と 1つのトランジスタ 6 3 2 b とが一対一の完成で接続されている。図 6 5などにおいても同様である。

しかし、 1つのトランジスタと 1つのトランジスタとが一対一の関係で接続されていると、対応するトランジスタの特性 (V tなど) の特性がバラックとこのトランジスタに接続されたトランジスタの出力にバラツキが発生してしまう。

この課題を解決する構成の実施例が図 1 2 3の構成である。図 1 2 3 の構成は、一例として 4つのトランジスタ 6 3 3 aからなる伝達トランジスタ群 6 8 1 b ( 6 8 1 b l、 6 8 1 b 2、 6 8 1 b 3 ) と 4つのトランジスタ 6 3 3 bからなる伝達トランジスタ群 6 8 1 c ( 6 8 1 c 1、 6 8 1 c 2、 6 8 1 c 3 ) とが接続されている。ただし、伝達トランジスタ群 6 8 1 b、伝達トランジスタ群 6 8 1 cはそれぞれ 4つのトランジスタ 6 3 3で構成されるとしたがこれに限定されるものではなく、 3 以下でもよく、 5以上でもよいことは言うまでもない。つまり、トランジスタ 6 3 3 aに流れる基準電流 l bを、トランジスタ 6 3 3 a とカレントミラー回路を構成する複数のトランジスタ 6 3 3で出力し、この出力電流を複数のトランジスタ 6 3 3 bで受けるものである。複数のトランジスタ 6 3 3 a と複数のトランジスタ 6 3 3 b と略同一サイズで、かつ同一個数に設定することが好ましい。また、 1出力を構成する単位トランジスタ 6 3 4の個数（図 1 2 4のように 6 4階調の場合は 6 3個）と、単位トランジスタ 6 3 4とカレントミラーを構成するトランジスタ 6 3 3 bの個数とは略同一サイズ、かつ同一個数にすることが好ましい。以上のように構成すればカレント倍率が精度よく設定でき、また、出力電流のばらつきも少なくなる。

なお、トランジスタ 6 3 3 bに流す電流 I c 1に対して、 6 3 2 bに流れる電流 I bは 5倍以上になるように設定することが好ましい。トランジスタ 6 3 3 aのゲート電位が安定し、出力電流による過渡現象の発生を抑制できるからである。

また、伝達トランジスタ群 6 8 1 b 1には 4つのトランジスタ 6 3 3 aが隣接して配置され、伝達トランジスタ群 6 8 1 b 1に隣接して伝達トランジスタ群 6 8 1 b 2が配置され、この伝達トランジスタ群 6 8 1 b 2には 4つのトランジスタ 6 3 3 aが隣接して配置されというように形成されるとしているがこれに限定するものではない。たとえば、伝達トランジスタ群 6 8 1 b 1のトランジスタ 6 3 3 a と伝達トランジスタ群 6 8 1 b 2のトランジスタ 6 3 3 a とが相互に位置関係を交錯するように配置または形成してもよい。位置関係を交錯（トランジスタ 6 3 3 の配置を伝達トランジスタ群 6 8 1間で入れ替える）させることにより、各端子での出力電流（プログラム電流）のパラツキをより少なくすることができる。

このように電流受け渡しするトランジスタを複数のトランジスタで構成することにより、トランジスタ群全体として出力電流のパラツキが少なくなり、各端子での出力電流（プログラム電流）のバラツキをより少なくすることができる。

伝達トランジスタ群 6 8 1を構成するトランジスタ 6 3 3の形成面積の総和が重要な項目である。基本的にトランジスタ 6 3 3の形成面積の総和が大きいほど、出力電流（ソース信号線 1 8から流入するプロダラム電流）のバラツキは少なくなる。つまり、伝達トランジスタ群 6 8 1 の形成面積（トランジスタ 6 3 3の形成面積の総和）が大きいほどバラツキは小さくなる。しかし、トランジスタ 6 3 3の形成面積が大きくなればチップ面積が大きくなり、 I Cチップ 1 4の価格が高くなる。

なお、伝達トランジスタ群 6 8 1の形成面積とは、伝達トランジスタ群 6 8 1を構成するトランジスタ 6 3 3の面積の総和である。また、トランジスタ 6 3 3の面積とは、トランジスタ 6 3 3のチャンネル長 Lとトランジスタ 6 3 3のチヤンネル幅 Wをかけた面積をいう。したがって、トランジスタ群 6 8 1が 1 0個のトランジスタ 6 3 3で構成され、トランジスタ 6 3 3のチャンネノレ長 Lが 1 0 / m、トランジスタ 6 3 3のチャンネル幅 Wが 5 μ mとすれば、伝達トランジスタ群 6 8 1の形成面積 Tm (平方 μ πι) は 1 θ ί Πΐ Χ 5 πιΧ 1 0個 = 5 0 0 (平方// m) でめる。

伝達トランジスタ群 6 8 1の形成面積は単位トランジスタ 6 3 4 との関係を所定の関係を維持するようにする必要がある。また、伝達トランジスタ群 6 8 1 a と伝達トランジスタ群 6 8 1 b とは所定の関係を維持するようにする必要がある。

トランジスタ群 6 8 1の形成面積と単位トランジスタ 6 34との関係について説明をする。図 6 6でも図示しているように、 1つのトランジスタ 6 3 3 bに対応して複数の単位トランジスタ 6 3 4が接続されている。 6 4階調の場合は、 1つのトランジスタ 6 3 3 bに対応する単位ドランジスタ 6 3 4は 6 3個である（図 6 4の構成の場合）。この単位トランジスタ郡の形成面積 T s (平方 μ ΐη) は、単位トランジスタ 6 3 3 のチャンネル長 Lが 1 0 m、トランジスタ 6 3 3のチャンネル幅 Wが 1 O mとすれば、 1 0 /z mX l 0 ,u m X 6 3個 = 6 3 0 0平方でめる。

図 6 4のトランジスタ 6 3 3 bカ、図 1 2 3では、伝達トランジスタ群 6 8 1 cが該当する。単位トランジスタ群の形成面積 T s と伝達トランジスタ群 6 8 1 cの形成面積 Tmとは、以下の関係となるようにする。

1 /4≤Tm/T s ≤ 6

さらに好ましくは、単位トランジスタ群の形成面積 T s と伝達トランジスタ群 6 8 1 cの形成面積 Tmとは、以下の関係となるようにする。

1 /2≤ Tm/T s ≤ 4

以上の関係を満足させることにより、各端子での出力電流（プロダラム電流）のバラツキを少なくすることができる。

また、伝達トランジスタ群 6 8 1 bの形成面積 T mmは伝達トランジス群 6 8 1 cの形成面積 Tm s とは、以下の関係となるようにする。

1 /2≤ Tmm/Tm s≤ 8

さらに好ましくは、単位トランジスタ群の形成面積 T s と伝達トランジスタ群 6 8 1 cの形成面積 Tmとは、以下の関係.となるようにする。

1≤ Tm/T s≤ 4

トランジスタ群 6 8 1 b 1からの出力電流 I c 1、トランジスタ群 6 8 1 b 2からの出力電流 I c 2、トランジスタ群 6 8 l b 2からの出力電流 I c 3とするとき、出力電流 I c 1、出力電流 I c 2、および出力電流 I c 3は一致させる必要がある。本発明では、トランジスタ群 6 8 1は複数のトランジスタ 6 3 3で構成しているため、個々のトランジスタ 6 3 3がばらついていても、トランジスタ群 6 8 1 としては、出力電流 I cのバラツキは発生しない。

なお、以上の実施例は、図 6 8のように 3段の力レントミラー接続（多段のカレントミラー接続）の構成に限定されるものではない。 1段の力レントミラー接続にも適用できることは言うまでもない。また、図 1 2 3の実施例は、複数のトランジスタ 6 3 3 aからなるトランジスタ群 6

8 1 b ( 6 8 1 b l、 6 8 1 b 2、 6 8 1 b 3 ) と複数のトランジスタ 6 3 3 bからなるトランジスタ群 6 8 1 c ( 6 8 1 c 1、

6 8 1 c 2、 6 8 1 c 3 ；) とを接続した実施例であった。しかし、本発明はこれに限定するものではなく、 1つのトランジスタ 6 3 3 a と複数のトランジスタ 6 3 3 b力、らなるトランジスタ群 6 8 1 c

( 6 8 1 c l、 6 8 1 c 2、 6 8 1 c 3 ) とを接続してもよい。また、複数のトランジスタ 6 3 3 aからなるトランジスタ群 6 8 l b ( 6 8 1 b l、 6 8 1 b 2、 6 8 1 b 3 ) と 1つのトランジスタ群 6 3 3 b とを接続してもよい。

図 6 4において、スィッチ 6 4 1 aは 0ビット目に対応し、スィツチ 6 4 1 bは 1 ビット目に対応し、スィッチ 6 4 1 cは 2ビット目に対応し、 ……スィッチ 6 4 1 f は 5ビット目に対応する。 0ビット目は 1つの単位トランジスタで構成され、 1 ビット目は 2つの単位トランジスタで構成され、 2 ビット目は 4つの単位トランジスタで構成され、 …… 5 ビット目は 3 2つの単位トランジスタで構成される。説明を容易にするために、ソースドライバ回路 1 4は 6 4階調表示対応で、 6ビットであるとして説明をする。

本発明のドライバ 1 4の構成では、 1 ビット目は 0ビット目に対して 2倍のプログラム電流を出力する。 2ビット目は 1ビット目に対して 2 倍のプログラム電流を出力する。 3ビット目は 2ビット目に対して 2倍のプログラム電流を出力する。 4ビット目は 3ビット目に対して 2倍のプログラム電流を出力する。 5ビット目は 4ビット目に対して 2倍のプログラム電流を出力する。逆に言えば、各隣接したビットは、正確に 2 倍のプログラム電流を出力できるように構成する必要がある。

しかし、実際には、各ビットを構成する単位トランジスタ 6 3 4のバラツキにより、各端子は正確に 2倍のプログラム電流を出力するように構成することは難しい（できないという意味ではないが）。この課題を解決する 1実施例が図 1 2 4の構成である。

図 1 2 4の構成では、各ビットの単位トランジスタ 6 3 4に加えて、調整用のトランジスタを形成または配置している。調整用のトランジスタ 1 2 4 1は第 5 ビット（スィッチ 6 4 1 f が対応）と、第 4ビット（スイッチ 6 4 1 eが対応）している。

図 1 2 4の実施例では、第 5ビット目（スィッチ 6 4 1 f に接続された単位トランジスタ 6 3 4部分が該当）、第 4ビット（スィツチ 6 4 1 d に接続された単位トランジスタ 6 3 4部分が該当）に、調整用トランジスタ 1 2 4 1を配置または形成あるいは構成している。調整用トランジスタ 1 2 4 1は第 5ビットと第 4ビット目に 4個ずつ配置している。しかし、本発明はこれに限定されるものではない。各ビットに付加する調整用トランジスタ 1 2 4 1の個数は変化させてもよいし、また、すべてのビットに調整用トランジスタ 1 2 4 1を付加（形成あるいは構成もしくは配置）してもよい。調整用トランジスタ 1 2 4 1は、単位トランジスタ 6 3 4のサイズに比較して小さくする。もしくは、単位トランジスタ 6 3 4の出力電流に比較して、出力電流を少なくする。トランジスタサイズが同一でも W/ L比を変化させることにより出力電流は異ならせることができる。

なお、調整用トランジスタ 1 2 4 1のグート端子は、単位トランジスタ 6 3 4のゲート端子と共通にし、同一のゲート電圧が印加されるように構成あるいは接続する。したがって、トランジスタ 6 3に I b電流がながれると、単位トランジスタ 6 3 4のゲート電圧が設定され、単位トランジスタ 6 3 4が出力する電流が規定される。同時に調整用トランジスタ 1 2 4 1の出力電流も規定される。つまり、調整用トランジスタ 1 2 4 1の出力電流は、単位トランジスタ 6 3 4の出力電流に比例する。また、出力電流は、単位トランジスタ 6 3 4と対を成すトランジスタ 6 3 3に流す I b電流で制御することができる。

本発明では、 1つの単位トランジスタ 6 3 4のサイズが、 2個以上の調整用トランジスタのサイズを加えたサイズ以上の関係となるように構成する。つまり、単位トランジスタ 6 3 4サイズ >調整用トランジスタ 1 2 4 1サイズの関係となるようにする。また、 2個以上の調整用トランジスタ 1 2 4 1の総.和した時に、総和のサイズが単位トランジスタ 6 3 4サイズを上回るように構成あるいは形成する。調整用トランジスタ 1 2 4 1の動作個数を制御することにより、各ビットでの出力電流のバラッキを小刻みに調整することができる。

また、他の実施例では、本発明では、 1つの単位トランジスタ 6 3 4 の出力電流が、 2個以上の調整用トランジスタの出力電流加えた電流の総和以上の関係となるように構成する。つまり、単位トランジスタ 6 3 4の出力電流〉調整用トランジスタ 1 2 4 1の出力電流の関係となるようにする。調整用トランジスタ 1 2 4 1の動作個数を制御することにより、各ビットでの出力電流のバラツキを小刻みに調整することができる。図 1 2 5は調整用トランジスタ 1 2 4 1で、各ビットの出力電流の調整方法を説明する説明図である。図 1 2 5は調整用トランジスタ 1 2 4 1が 4個形成されたところを示している。

なお、説明を容易にするため、出力電流の調整の対象となるビットの目標出力電流を I aとし、現在の出力電流 I bは、目標出力電流 I aに対して I eだけ少ない状態で作製されてしまっているとする（ I a = I b + I e)。また、調整用トランジスタ 1 24 1の 4個のトランジスタのすべてが正常に動作したときの電流を I gとし、トランジスタがプロセス上、ばらついても、必ず、 I g > I e となるように構成する。したがつて、 4つの調整用トランジスタ 1 24 1が動作している状態では、出力電流 l bは、目標出力電流 I aを越えている（ I b > I' a)。

以上の状態で、調整用トランジスタ 1 24 1を共通端子 1 25 2から切り離して目標出力電流 I aにする。調整は、調整用トランジスタ 1 2 4 1をレーザーカットして行なう。レーザーカットは、 Y AGレーザーを用いるのか適当である。その他、ネオンヘリウムレーザー、炭酸ガスレーザーも用いることができる。また、サンドブラスタなどの機械加工でも実現できる。

図 1 2 5では 2箇所の力ット箇所 1 25 1を切断し、トランジスタ 1 24 1 a , 1 24 1 bを共通端子 1 2 52力ら切り離している。したがつて、 I g電流は 1/2となる。以上のように、調整用トランジスタ 1 241を共通端子 1 2 5 2から切り離していき、目標出力電流 I a となるように調整していく。出力電流は、微小電流計で測定し、測定値が目標値になったときに、切断する調整用トランジスタ 1 24 1を切断することを停止する。

なお、図 1 2 5の説明において、カット箇所 1 25 1をレーザーにより切断して、出力電流を調整するとしたが、これに限定するものではなレ、。たとえば、調整用トランジスタ 1 241に直接レーザー光を照射し、調整用トランジスタ 1 24 1を破壊して出力電流を調整してもよい。また、カット箇所 1 2 5 1にアナログスィッチなどを形成しておき、このアナログスィツチを外部からの制御信号によりオンオフさせ、 g点に接続される調整用トランジスタ 1 2 4 1の個数を変化させてもよい。つまり、本発明は、調整用トランジスタ 1 2 4 1を形成し、この調整用トランジスタ 1 2 4 1からの電流をオンオフさせることにより、目標の出力電流となるようにするものである。したがって、他の構成でもよいことは言うまでもない。また、カット箇所 1 2 5 1で切断することに限定するものではなく、あらかじめ、カット箇所をオープンにしておき、金属膜などを、このカツト箇所に堆積させることにより接続してもよい。また、調整用トランジスタ 1 2 4 1を別途形成しておくとしたが、これに限定するものではない。たとえば、単位トランジスタ 6 3 4の一部をトリミングすることにより、単位トランジスタ 6 3 4の出力電流を調整することにより、目標の出力電流となるようにしてもよい。また、各ビットを構成する単位トランジスタ 6 3 4のグート端子電圧を個別に調整することにより、各ビットの出力電流を目標電流とするものであってもよい。たとえば、一例として、単位トランジスタ 6 3 4のグート端子に接続された配線をトリミングし、高抵抗化することにより達成させることができる。

図 1 6 6は調整用トランジスタ 1 2 4 1あるいは単位トランジスタ 6 3 4の一部を図示したものである。複数の単位トランジスタ 6 3 4 (調整用トランジスタ 1 2 4 1 ) は内部配線 1 6 6 2で接続されている。調整用トランジスタ 1 2 4 1はトリミングしやすいようにソース端子（S 端子）に切れ込みが入れられている。調整用トランジスタ 1 2 4 1は切断箇所 1 6 6 l bをカットすることにより調整用トランジスタ 1 2 4 1 のチャンネル間を流れる電流が制限される。したがって、電流出力段 7 0 4の出力電流が少なくなる。なお、切れ込みを形成する箇所はソース端子に限定するものではなく、ドレイン端子でもよく、ゲート端子でもよい。また、切れ込みを形成せずとも調整用トランジスタ 1 2 4 1の一部を切断することができることは言うまでもない。また、調整用トランジスタ 1 2 4 1は形状の異なるものを複数個形成しておき、出力電流の計測の後、調整用トランジスタ 1 2 4 1のトリミングにより目標の出力電流に最も近づくトランジスタを選択し、トリミングを行っても良い。なお、以上の実施例は、単位トランジスタ 6 3 4あるいは調整用トランジスタ 1 2 4 1をトリミングして出力電流を調整する実施例であったが、本発明はこれに限定するものではない。たとえば、調整用トランジスタ 1 2 4 1を孤立させて形成し、 F I B加工により、前記調整用トランジスタ 1 2 4 1 のソース端子などを出力電流回路 7 0 4と接続することにより出力電流を調整してもよい。ただし、調整用トランジスタ 1 2 4 1は完全に孤立させる必要はない。たとえば、出力電流回路 7 0 4と調整用トランジスタ 1 2 4 1のグート端子とソース端子とを接続.した状態で形成し、 F I B加工により調整用トランジスタ 1 2 4 1のドレイン端子を接続するように構成してもよい。

また、調整用トランジスタ 1 2 4 1のゲート端子は、出力電流回路 7 0 4を構成する単位トランジスタ 6 3 4のゲート端子と分離して構成し、前記調整トランジスタ 1 2 4 1 と前記単位トランジスタ 6 3 4のソース端子およびドレイン端子を接続して形成または配置してもよい。単位トランジスタ 6 3 4のゲート端子電位は、図 1 6 4などにも図示するように電流 I cで決定される。調整用トランジスタ 1 2 4 1のグート端子電位は自由に調整できるように構成しているから、調整用トランジスタ 1 2 4 1のゲート端子電位を調整することにより調整用トランジスタ 1 2 4 1の出力電流を変更できる。したがって、調整用トランジスタ 1 2 4 1のゲート端子電位を調整することにより、単位トランジスタ 6 3 4と調整用トランジスタ 1 2 4 1の出力電流の総和である出力電流回路 7 0 4の出力電流を調整することができる。この方式では、トリミング加工、 F I B加工は必要でない。調整用トランジスタ 1 2 4 1のゲート端子電圧の調整は電子ポリゥムなどで行っても良い。

上記の実施例では調整用トランジスタ 1 2 4 1の出力電流の調整はゲ一ト端子電位の調整によって行うとしたが、これに限定するものではない。調整用トランジスタ 1 2 4 1のソース端子に印加する電圧もしくはドレイン端子に印加する電圧を調整することにより行っても良い。これらの端子電圧の調整も電子ポリゥムなどで行っても良い。また、調整用トランジスタ 1 2 4 1の各端子に印加する電圧は直流電圧に限定するものではない。矩形電圧（パルス状電圧など）を印加し、時間制御により出力電流を調整してもよい。

出力電流の大きさを大きく調整するときは、図 1 6 6に図示すように調整用トランジスタ 1 2 4 1を切断箇所 1 6 6 1 aから切り離しても良い。以上のように単位トランジスタ 6 3 4または調整用トランジスタ 1 2 4 1の全部あるいは一部をトリミングすることにより出力電流の調整を容易に行うことができる。なお、トリミング箇所からの劣化を防止するために、トリミング後、トリミング箇所に無機材料を蒸着あるいは塗布などすること、有機材料を蒸着あるいは塗布などすることにより、トリミング箇所が外気に触れないように封止プロセスを実施しておくことが好ましい。

特に、 I Cチップ 1 4の両端の出力電流回路 7 0 4にはトリミング機能を付加した構成にすることが好ましい。表示パネルが大型の場合は、複数のソースドライバ I C 1 4をカスケ一ド接続する必要がある。カスケード接続をした場合、隣接した I Cの出力電流に差があると境目としてめだつからである。図 1 6 6に図示するようにトランジスタなどをトリミングすることにより、隣接した出力電流回路の出力電流バラツキを補正することができる。

以上の事項は本発明の他の実施例においても適用できることはいうまでもない。

図 1 2 3の構成は、複数のトランジスタ 6 3 3 aの出力電流を複数のトランジスタ 6 3 3 bで受け取ることにより、各端子の出力電流のばらつきを低減させるものであった。図 1 2 6は電流をトランジスタ群の両側から給電することにより出力電流のバラツキを低減する構成である。つまり、電流 I aの供給源を複数設ける。本発明では、電流 I a 1 と電流 I a 2とは同一の電流値とし、電流 I a 1を発生するトランジスタと電流 I a 2を発生するトランジスタと、対をなすトランジスタでカレントミラー回路を構成している。

したがって、本発明は、単位トランジスタ 6 3 4の出力電流を規定する基準電流を発生するトランジスタ（電流発生手段）を複数個形成または配置された構成である。さらに好ましくは、複数のトランジスタからの出力電流を、カレントミラー回路を構成するトランジスタなどの電流受け取り回路に接続し、この複数のトランジスタが発生するゲート電圧により単位トランジスタ 6 3 4の出力電流を制御する構成である。

なお、図 1 2 6の実施例では、単位トランジスタ 6 3 4群の両側に、カレントミラーを構成するトランジスタ 6 3 3 bを形成した。しかし、本発明はこれだけに限定するものではなく、トランジスタ群 6 8 1 bの両側に力レントミラーを構成するトランジスタ 6 3 2 aを配置する構成も本発明の範疇である。

図 1 2 6で明らかなように、トランジスタ群 6 8 1 bには電流を出力するトランジスタ 6 3 3 aが複数個形成されている。トランジスタ群 6 8 1 の両側にトランジスタ群 6 8 1 bのゲート端子を共通にし、かつトランジスタ 6 3 3 aとカレントミラー回路を構成するトランジスタ 6 3 2 a ( 6 3 2 a 1 , 6 3 2 a 2 ) が形成または配置されている。トランジスタ 6 3 2 a 1には基準電流 I a 1が流れ、トランジスタ 6 3 2 a 2には基準電流 I a 2が流れる。したがって、トランジスタ 6 3 3 a (トランジスタ 6 3 3 a l、 6 3 3 a 2、 6 3 3 a 3、 6 3 3 a 4 , …… ) のゲート端子電圧は、トランジスタ 6 3 2 a 1、 6 3 2 a 2で規定されるとともに、トランジスタ 6 3 3 aが出力する電流が規定される。

基準電流 I a 1、 I a 2の大きさは一致させる。これは、基準電流 I a 1、 I a 2を出力する力レントミラー回路などの定電流回路で行なうことができる。また、基準電流 l a 1、 I a 2が多少ずれていても補正しあうので課題は発生しにくい構成である。

以上の実施例では電流 I a 1 と電流 I a 2とは略一致させるとしたが本発明はこれに限定するものではない。たとえば、電流 l a 1と電流 I a 2とを異ならせても良い。たとえば、電流 I a 1く電流 I a 2とした場合、トランジスタ 6 3 3 a 1が出力する電流 I b 1は、トランジスタ 6 3 3 a nが出力する電流 I b nよりも小さくすることができる（ I b 1く I b n)。電流 I b 1が少なくなれば、トランジスタ群 6 8 1 c 1力 S 出力する電流も少なくなる。電流 I b nが大きくなれば、トランジスタ群 6 8 1 c nが出力する電流も大きくなる。トランジスタ群 6 8 1 c l とトランジスタ群 6 8 1 c nの間に配置または形成されてトランジスタ群 6 8 1はその中間の出力電流となる。

以上のように電流 I a 1 と電流 I a 2とを異ならせることにより、トランジスタ群 6 8 1の出力電流に傾斜を作ることができる。トランジスタ群 6 8 1の出力電流に傾斜をつけることは、ソースドライバ I C 1 4 のカスケ一ド接続に効果を発揮する。 I Cチップの 2つの基準電流 I a 1 と I a 2の調整により出力電流回路 7 04の出力電流を調整することができるからである。したがって、隣接した I C 1 4チップの出力に出力電流差がないように調整できるからである。

電流 I a 1 と電流 I a 2とを異ならせても、各トランジスタ群 6 8 1 の単位トランジスタ 6 3 4ゲート端子電位が同一であったら、トランジスタ群 6 8 1の出力電流に傾斜を発生させることはできない。各トランジスタ群 6 8 1の出力電流に傾斜が発生するのは、単位トランジスタ 6 3 4のグート端子電圧が異なるからである。グート端子電圧を異ならせるためには、トランジスタ群 6 8 1 bのゲート配線 1 2 6 1を高抵抗にする必要がある。具体的にはゲート配線 1 2 6 1をポリシリコンで形成する。また、トランジスタ 6 3 2 a l とトランジスタ 6 3 2 a n間のゲート配線の抵抗値は、 2 Κ Ω以上 2 Μ Ω以下にする。以上のようにゲート配線 1 2 6 1を高抵抗にすることにより各トランジスタ群 6 8 1 cの出力電流に傾斜をつくることができる。

トランジスタ 6 3 3 aのゲート端子電圧は、 I Cチップがシリコンチップの場合、 0 . 5 2以上0 . 6 8 ( V ) 以下の範囲に設定することが好ましい。この範囲であれば、トランジスタ 6 3 3 aの出力電流のバラツキが少なくなる。以上の事項は本発明の他の実施例においても同様である。

以上の事項は、本発明の他の実施例においても適用できることはいうまでもない。

図 1 2 6の構成では、カレントミラー回路において、トランジスタ 6 3 3 a と対を成すトランジスタ 6 3 2 aを 2個以上（複数個）形成している。したがって、基準電流の両側給電となっているため、トランジスタ 6 3 3 aのゲート端子電圧がトランジスタ群 6 8 1 a内において良好に一定に保たれる。そのため、トランジスタ 6 3 3 aが出力する電流パラツキが極めて少なくなる。したがって、ソース信号線 1 8に出力するプログラム電流あるいはソース信号線 1 8から吸収するプログラム電流のバラツキはきわめて少なくなる。

図 1 2 6ではトランジスタ 6 3 3 a lはトランジスタ 6 3 3 b l と電流受け渡し状態を構成しており、トランジスタ 6 3 3 a 2はトランジスタ 6 3 3 b 2 と電流受け渡し状態を構成している。したがって、トランジスタ群 6 8 1 c 1も両側給電の構成である。同様に、トランジスタ 6 3 3 a 3はトランジスタ 6 3 3 b 3 と電流受け渡し状態を構成しており、トランジスタ 6 3 3 a 4はトランジスタ 6 3 3 b 4 と電流受け渡し状態を構成している。また、トランジスタ 6 3 3 a 5はトランジスタ 6 3 3 b 5 と電流受け渡し状態を構成しており、トランジスタ 6 3 3 a 6はトランジスタ 6 3 3 b 6 と電流受け渡し状態を構成している。

トランジスタ群 6 8 1 cは各ソース信号線 1 8 と接続される出力段回路である。したがって、トランジスタ群 6 8 1 cに両側給電し、単位トランジスタ 6 3 4のゲート端子の電圧降下あるいは電位分布がないようにすることにより、各ソース信号線 1 8の出力電流バラツキを解消できる。

トランジスタ群 6 8 1 cには電流を出力する単位トランジスタ 6 3 4 が複数個形成されている。トランジスタ群 6 8 1 cの両側にトランジスタ 6 3 4のゲート端子を共通にし、かつトランジスタ 6 3 4とカレントミラー回路を構成するトランジスタ 6 3 3 b ( 6 3 3 b l、 6 3 3 b 2) が形成または配置されている。トランジスタ 6 3 3 b 1には基準電流 I b 1が流れ、トランジスタ 6 3 3 b 2には基準電流 I b 2が流れる。したがって、単位トランジスタ 6 3 4のゲート端子電圧は、トランジスタ 6 3 3 b 1 , 6 3 3 b 2で規定されるとともに、単位トランジスタ 6 3 4が出力する電流が規定される。

基準電流 I b 1、 I b 2の大きさは一致させる。これは、基準電流 I b 1、 I b 2を出力するトランジスタ 6 3 3 aなどの定電流回路で行なうことができる。また、基準電流 I b 1、 I b 2が多少ずれていても補正しあうので課題は発生しにくい構成である。

図 1 2 7は、図 1 2 6の変形した実施例である。図 1 2 7では、トランジスタ群 6 8 1 bにおいて、両側に力レントミラー回路を構成するトランジスタ 6 3 2 aを配置するだけでなく、トランジスタ群 6 8 1 わの中途にもカレントミラー回路を構成するトランジスタ 6 3 2を配置している。したがって、図 1 2 6の構成に比較して、よりトランジスタ 6 3 3 aのゲート端子電圧が一定になり、トランジスタ 6 3 3 aの出力バラツキが少なくなる。以上の事項はトランジスタ群 6 8 1 cに適応してもよいことは言うまでもない。

図 1 2 8も、図 1 2 6の変形した実施例である。図 1 2 6では、トランジスタ群 6 8 1 bを構成するトランジスタ 6 3 3 aを順番に、トランジスタ群 6 8 1 c とカレントミラー回路を構成するトランジスタ 6 3 3 bに接続した構成である。しかし、図 1 2 8の実施例は、トランジスタ 6 3 3 aの接続の順番を異ならせている。

図 1 2 8は、トランジスタ 6 3 3 a lはトランジスタ群 6 8 1 c 1 とカレントミラー回路を構成するトランジスタ 6 3 3 b 1 と電流受け渡ししている。トランジスタ 6 3 3 a 2はトランジスタ群 6 8 1 c 2 とカレントミラー回路を構成するトランジスタ 6 3 3 b 3 と電流受け渡ししている。また、トランジスタ 6 3 3 a 3はトランジスタ群 6 8 1 c 1 と力レントミラー回路を構成するトランジスタ 6 3 3 b 2 と電流受け渡ししている。トランジスタ 6 3 3 a 4はトランジスタ群 6 8 1 c 3 とカレントミラー回路を構成するトランジスタ 6 3 3 b 5 と電流受け渡ししている。トランジスタ 6 3 3 a 5はトランジスタ群 6 8 1 c 2 とカレントミラー回路を構成するトランジスタ 6 3 3 b 4と電流受け渡ししている。図 1 2 6に図示するように構成すると、トランジスタ 6 3 3 aの特性分布が発生すると、トランジスタ 6 3 3 aが電流を供給するトランジスタ群 6 8 1 cがプロックとして出力電流変化を発生しやすい。そのため、 E L表示パネルにプロック状に境目が表示されることがある。

図 1 2 8のようにトランジスタ 6 3 3 aを連続でなく、トランジスタ群 6 8 1 c とカレントミラー回路を構成するトランジスタ 6 3 3 との接続順序を入れ替えることにより、トラジスタ 6 3 3 aの特性分布が発生していても、トランジスタ群 6 8 1 cがブロックとして出力電流変化を発生しにくレ、。そのため、 E L表示パネルにブロック状に境目が表示されることはない。

もちろん、トランジスタ 6 3 3 a とトランジスタ 6 3 3 b との接続は、規則正しく行なう必要はなく、ランダムであっても良い。また、図 1 2 8のように、トランジスタ 6 3 3 aは 1つ飛ばしでなく、 2つ以上飛ばしてトランジスタ 6 3 3 b と接続してもよい。

以上の実施例は、図 6 8に図示するように、多段にカレントミラー回路を接続した構成である。しかし、回路構成は、多段の接続に限定されるものではなく、図 1 2 9に図示するように、 1段の構成であっても良い。

図 1 2 9は、基準電流を基準電流調整手段 6 5 1で制御あるいは調整する（可変ポリゥムに限定されるものではなく、電子ボリゥムでもよいことは言うまでもない。）。単位トランジスタ 6 3 4はトランジスタ 6 3 3 b とカレントミラー回路を構成する。基準電流 I わにより、単位トランジスタ 6 3 4の出力電流の大きさが規定される。

図 1 .2 9の構成は、基準電流 I bによって、各トランジスタ群 6 8 1 cの単位トランジスタ 6 3 4の電流が制御される。逆に言えば、トランジスタ 6 3 3 bにより、トランジスタ群 6 8 1 c 1からトランジスタ群 6 8 1 c nの単位トランジスタ 6 3 4のプログラム電流が規定される。しかし、トランジスタ群 6 8 1 c lの単位トランジスタ 6 3 4のゲート端子電圧とトランジスタ群の単位トランジスタ 6 3 4のゲート端子電圧とは、微妙に異なることが多い。ゲート配線に流れる電流などの電圧降下などの影響によるものと思われる。電圧では微妙な変化量でも、出力電流（プログラム電流）は数％異なる。本発明では、 6 4階調の場合、階調差は、 1 0 0ノ 6 4 = 1 . 5 %である。そのため、出力電流は少なくとも 1 %程度以下にはする必要がある。

この課題を解決する構成を図 1 3 0に図示する。図 1 3 0では、基準電流 I bの発生回路を 2回路形成している。基準電流発生回路 1は基準電流 I b 1を流し、基準電流発生回路 2は基準電流 I b 2を流す。基準電流 I b 1 と基準電流 I b 2とは同一の電流値にする。基準電流を基準電流調整手段 6 5 1で制御あるいは調整する（可変ボリゥムに限定されるものではなく、電子ボリゥムでもよいことは言うまでもない。また、固定抵抗を変更することにより調整してもよい）。なお、トランジスタ群 6 8 1 cの出力端子はソース信号線 1 8に接続されている。構成としては、カレントミラー回路の一段構成である。

ただし、基準電流 I b 1と基準電流 I b 2を個別に調整できるように構成しておくと、共通端子 1 2 5 3の a点の電圧と b点の電圧が異なり、トランジスタ群 6 8 1 c 1の単位トランジスタ 6 3 4の出力電流とトランジスタ群 6 8 1 c 2の単位トランジスタ 6 3 4の出力電流が異なっている場合に出力電流（プログラム電流）を均一になるように調整することができる。また、 I Cチップ 1 4の左右で単位トランジスタの V tが異なるため、出力電流の傾斜が発生している場合も捕正し、出力電流の傾斜をなくすることができる。

図 1 3 0では、基準電流回路を 2つ個別に形成したように図示しているが、これに限定するものではなく、図 1 2 8に図示したトランジスタ群 6 8 1 bのトランジスタ 6 3 3 aで構成してもよい。図 1 28の構成を採用することにより、カレントミラーを構成するトランジスタ 6 3 2 aに流す電流を制御すること（調整すること）により、図 1 30の基準電流 I b 1 と I b 2を同時に制御（調整）することができる。つまり、トランジスタ 6 3 3 b 1 とトランジスタ 6 3 3 b 2をトランジスタ群として制御する（図 1 30の（b) を参照のこと）。

図 1 30の構成を採用することにより、共通端子 1 25 3 (ゲート配線 1 26 1 ) の a点の電圧と b点の電圧を同一に十ることができる。したがって、トランジスタ群 6 8 1 c 1の単位トランジスタ 6 34の出力電流と、トランジスタ群 6 8 1 c 2の単位トランジスタ 6 34の出力電流を同一にすることができ、均一で、ばらつきのないプログラム電流を各ソース信号線 1 8に供給することができる。

図 1 30は、基準電流源を、 2つ形成する構成であった。図 1 3 1は共通端子 1 2 5 3の中央部にも基準電流源を構成するトランジスタ 6 3 3 bのゲート電圧を印加する構成である。

基準電流発生回路 1は基準電流 I b 1を流し、基準電流発生回路 2は基準電流 I b 2を流す。基準電流発生回路 3は基準電流 I b 3を流す。基準電流 I b 1、基準電流 I b 2と基準電流 I b 3は同一の電流値にする。基準電流を基準電流調整手段 6 5 1で制御あるいは調整する（可変ポリゥムに限定されるものではなく、電子ポリゥムでもよいことは言うまでもなレ、。）。

基準電流 I b 1、基準電流 I b 2、基準電流 I b 3を個別に調整できるように構成しておくと、各トランジスタ 6 3 3 b 1、トランジスタ 6 3 3 b 2、トランジスタ 6 3 3 b 3のゲート端子電圧を調整することができる。共通端子 1 2 5 3の a点の電圧、 b点の電圧、 c点の電圧を調整することができる。したがって、トランジスタ群 6 8 1 c 1の単位トランジスタ 6 3 4の V t変化、トランジスタ群 6 8 1 c 2の単位トランジスタ 6 3 4の V t変化、トランジスタ群 6 8 1 c nの単位トランジスタ 6 3 4の V t変化による出力電流（プログラム電流）の補正（ばらつき補正）を行うことができる。

図 1 3 1では、基準電流回路を 3つ個別に形成したように図示しているが、これに限定するものではなく、 4個以上としてもよレ、。図 1 2 8 に図示したトランジスタ群 6 8 1 bのトランジスタ 6 3 3 aで構成してもよい。図 1 2 8の構成を採用することにより、カレントミラーを構成するトランジスタ 6 3 2 aに流す電流を制御すること（調整すること）により、図 1 3 0の基準電流 I b 1、 I b 2 と I b 3を同時に制御（調整）することができる。つまり、トランジスタ 6 3 3 b 1、トランジスタ 6 3 3 b 2、トランジスタ 6 3 3 b 3をトランジスタ群として制御する（図 1 3 1の（b ) を参照のこと）。

図 1 3 0は、トランジスタ 6 3 3 b 1に電流調整手段 6 5 1 aを形成または配置し、トランジスタ 6 3 3 b 2に電流調整手段 6 5 1 bを形成または配置している。図 1 3 2は、トランジスタ 6 3 3 b l、トランジスタ 6 3 3 b 2のソース端子を共通にし、電流調整手段 6 5 1を形成または配置した構成である。電流調整手段 6 5 1の制御（調整）により、基準電流 I b 1 と I b 2が変化する。基準電流 I b 1 と I b 2の変化に比例して単位トランジスタ 6 3 4が出力するプログラム電流が変化する _c トランジスタ 6 3 3 b l とトランジスタ 6 3 3 b 2の接続構成は、図 1 2 3のトランジスタ群 6 8 1 cのトランジスタ 6 3 3 bの接続状態と同一である。

基準電流 I b 1、 I b 2を基準電流調整手段 6 5 1で制御あるいは調整する（可変ボリゥムに限定されるものではなく、電子ボリゥムでもよいことは言うまでもない。）。各トランジスタ群 6 8 1 cの単位トランジスタ 6 3 4は、トランジスタ 6 3 3 b ( 6 3 3 b l、 6 3 3 b 2 ) と力レントミラー回路を構成する。基準電流 I b 1、 I b 2により、単位トランジスタ 6 3 4の出力電流の大きさが規定される。

図 1 2 9の構成は、基準電流 I b lによって、主として a点のゲート端子電圧が所定値に調整され、基準電流 l b 2によって、主として b点のゲート端子電圧が所定値に調整される。基準電流 I b 1 と I b 2は、基本的に同一電流である。また、トランジスタ 6 3 3 b 1 とトランジスタ 6 3 3 b 2は近接して形成されるため、トランジスタ V tは等しい。したがって、トランジスタ 6 3 3 b 1のゲート端子とトランジスタ 6 3 3 b 2のゲート端子は等しくなり、 a点と b点の電圧は等しくなる。そのため、共通端子 1 2 5 3は両側から電圧が給電されていることになるから、 I Cチップの左右での共通端子 1 2 5 3の電圧は均一になる。共通端子 1 2 5 3の電圧が均一になれば、各トランジスタ群 6 8 1 cの単位トランジスタ 6 3 4のゲート端子はすべて一致するようになる。したがって、単位トランジスタ 6 3 4が出力するソース信号線 1 8へのプ口グラム電流にバラツキは発生しない。

図 1 3 2は、基準電流源を発生するトランジスタ 6 3 3 bを 2つ形成する構成であった。図 1 3 3は共通端子 1 2 5 3の中央部にも基準電流源を構成するトランジスタ 6 3 3 b 2のグート電圧を印加する構成である。

基準電流発生回路 1は基準電流 I b 1を流し、基準電流発生回路 2は基準電流 I b 2を流す。基準電流発生回路 3は基準電流 I b 3を流す。基準電流 I b 1、基準電流 I b 2と基準電流 I b 3は同一の電流値にする。基準電流を基準電流調整手段 6 5 1で制御あるいは調整する（可変ポリゥムに限定されるものではなく、電子ポリゥムでもよいことは言うまでもない。）。

図 1 3 3では、基準電流回路を 3つ個別に形成したように図示しているが、これに限定するものではなく、 4個以上としても'よい。

なお、図 1 2 6、図 1 2 7、図 1 2 8などはゲート配線 1 2 6 1の両側に基準電流を流すトランジスタを配置あるいは形成する構成であった _c しかし、本発明はこれに限定するものではない。トランジスタを配置せず、ゲート配線 1 2 6 1に直接に定電圧を印加してもよいことは言うまでもない。以上の事項は本発明の他の実施例にも適用される。

以上の実施例では、電流あるいは電圧の受け渡しが 1段の構成を中心に説明を行ってきた。しかし、本発明はこれに限定するものではない。たとえば、図 1 4 6に図示するように、図 6 8の多段接続の方式に適用してもよいことは言うまでもない。

図 1 4 7は、トランジスタ群 6 8 1 aの両端（ I Cチップの左右端あるいはその近傍）に、トランジスタ 6 3 1 a、 6 3 1 bを形成あるいは配置している。また、基準電流の調整手段として可変抵抗 6 5 1を形成または配置している。なお、基準電流 I a 1 と I a 2とは固定にしてもょレ、。また基準電流 l a 1 = 1 a 2としてもよいことは言うまでもない。基準電流 l a 1、 I a 2を基準電流調整手段 6 5 1で調整すると、トランジスタ群 6 8 1 aのトランジスタ 6 3 2の出力電流 I bを調整することができる。この電流 I bはトランジスタ 6 3 2 bに受け渡され、力レントミラー回路を構成するトランジスタ群 6 8 1 bのトランジスタ 6 3 3 aに電流が流れ、単位トランジスタ 6 3 4の出力電流が決定される。他の事項は図 6 8などと同様であるので説明を省略する。

チップの両側に配置されたトランジスタに流れる基準電流の大きさは、電子ポリゥムなどで調整するとしたが、本発明はこれに限定するものではない。たとえば、図 1 6 5.に図示するように基準電流の調整用抵抗 R mをトリミングすることによつても対応できる。つまり、抵抗 R mをレ一ザ一装置 1 5 0 1からのレーザー光 1 5 0 2でトリミングすることにより抵抗値を増大させる。抵抗 R mの抵抗値を増大させることにより、基準電流 I aが変化する。抵抗 R m 1または抵抗 R m 2をトリミングすることにより、基準電流 I a 1、 I a 2を調整することができる。

カレントミラー回路を構成するトランジスタが発生する電流を受け渡すのは、複数のトランジスタで受け渡すのが好ましい。 I Cチップ 1 4 内に形成されるトランジスタには特性バラツキが発生する。トランジスタの特性バラツキを抑制するためには、トランジスタサイズを大きくする方法がある。しかし、トランジスタサイズを大きくしてもカレントミラー回路の力レントミラー倍率が大きくずれる場合がある。この課題を解決するには、複数のトランジスタで電流あるいは電圧受け渡しをするように構成するとよい。複数のトランジスタで構成すれば、各トランジスタの特性がばらついていても全体としての特性バラツキは小さくなる。また、カレントミラー倍率の精度も向上する。トータルで考えれば I C チップ面積も小さくなる。図 1 5 6はその実施例である。なお、以上の事項は電流あるいは電圧の多段受け渡し、電流あるいは電圧の 1段受け渡しの両方に適用することができる。

図 1 5 6はトランジスタ群 6 8 1 a とトランジスタ群 6 8 1 bで力レントミラー回路を構成している。トランジスタ群 6 8 1 aは複数のトランジスタ 6 3 2 bで構成されている。一方、トランジスタ群 6 8 1 bはトランジスタ 6 3 3 aで構成されている。同様にトランジスタ群 6 8 1 cも複数のトランジスタ 6 3 3 bで構成されている。

トランジスタ群 6 8 1 b 1、トランジスタ群 6 8 1 b 2、トランジスタ群 6 8 1 b 3、トランジスタ群 6 8 1 b 4 を構成するトランジスタ 6 3 3 aは同一個数に形成している。また、各トランジスタ群 6 8 1 bのトランジスタ 6 3 3 aの総面積（トランジスタ群 6 8 1 b内のトランジスタ 6 3 3 aの WLサイズ X トランジスタ 6 3 3 a 数）は（略）等しくなるように形成している。トランジスタ群 6 8 1 c についても同様である。

トランジスタ群 6 8 1 cのトランジスタ 6 3 3 bの総面積 (トランジスタ群 6 8 1 c内のトランジスタ 6 3 3 bの WLサイズ X トランジスタ 6 3 3 b数）を S c とする。また、トランジスタ群 6 8 1 bのトランジスタ 6 3 3 aの総面積（トランジスタ群 6 8 1 b内のトランジスタ 6 3 3 aの WLサイズ X トランジスタ 6 3 3 a数) を S b とする。トランジスタ群 6 8 1 aのトランジスタ 6 3 2 bの総面積（トランジスタ群 6 8 1 a内のトランジスタ 6 3 2 bの WLサイズ X トランジスタ 6 3 2 b 数）を S a とする。また、 1出力の単位トランジスタ 6 3 4の総面積を S dとする。

総面積 S c と総面積 S b とは略等しくなるように形成することが好ましい。トランジスタ群 6 8 1 bを構成するトランジスタ 6 3 3 aの個数と、トランジスタ群 6 8 1 cのトランジスタ 6 3 3 bの個数とを同数にすることが好ましい。ただし、 I Cチップ 1 4のレイアウトの制約などから、トランジスタ群 6 8 l bを構成するトランジスタ 6 3 3 aの個数を、トランジスタ群 6 8 1 cのトランジスタ 6 3 3 bの個数よりも少なくし、トランジスタ群 6 8 1 bを構成するトランジスタ 6 3 3 aのサイズをトランジスタ群 6 8 1 cのトランジスタ 6 3 3 bのサイズょりも大きくしてもよい。この実施例を図 1 5 7に図示する。トランジスタ群 6 8 1 aは複数のトランジスタ 6 3 2 bで構成されている。トランジスタ群 6 8 1 a とトランジスタ 6 3 3 aはカレントミラー回路を構成する。トランジスタ 6 3 3 aは電流 I cを発生させる。 1つのトランジスタ 6 3 3 aはトランジスタ群 6 8 1 cの複数のトランジスタ 6 3 3 bを駆動 5

215 する（ 1つのトランジスタ 6 3 3 aからの電流 I cは複数のトランジスタ 6 3 3 bに分流される。一般にトランジスタ 6 3 3 aの個数は、出力回路分の個数が配置または形成される。たとえば、 QC I F+パネルの場合は、 R、 G、 B回路において、各 1 7 6個のトランジスタ 6 3 3 a が形成または配置される。

総面積 S dと総面積 S cの関係は、出力バラツキに相関がある。この関係を図 2 1 0に図示している。なお、バラツキ比率などに関しては図 1 7 0を参照のこと。バラツキ比率は、総面積 S d ：総面積 S c = 2 ： 1 (S c/S d = 1 /2) の時を 1 としている。図 2 1 0でもわかるように、 S cZS dが小さいと急激にバラツキ比率が悪くなる。特に S c /S d = 1 /2以下で悪くなる傾向がある。 S c/S dが 1/2以上では、出力パラツキが低減する。その低減効果は緩やかである。また、 s c/S d = 1 / 2程度で出力バラツキが許容範囲となる。以上のこと力ら、 l /S - S c/S dの関係となるように形成することが好ましい。しかし、 S cが大きくなると I Cチップサイズも大きくなることになる。したがって、上限は S c /S d = 4とすることが好ましい。つまり、 1 / 2 < = S c/S d < = 4の関係を満足するようにする。

なお、 A> = Bは、 Aは B以上という意味である。 A>Bは、 Aは B より大きいという意味である。 A< = Bは、 Aは B以下という意味である。 A< Bは、 Aは Bより小さいという意味である。

さらには、総面積 S dと総面積 S cは、略等しくなるようにすることが好ましい。さらに 1出力の単位トランジスタ 6 3 4の個数と、トランジスタ群 6 8 1 cのトランジスタ 6 3 3 bの個数とを同数にすること力好ましい。つまり、 6 4階調表示であれば、 1出力の単位トランジスタ 6 3 4は 6 3個形成される。したがって、トランジスタ群 6 8 1 cを構成するトランジスタ 6 3 3 bは 6 3個形成される。また、好ましくは、トランジスタ群 6 8 1 a、トランジスタ群 6 8 1 b、トランジスタ群 6 8 1 c、単位トランジスタ 6 3 4は、 WL面積が 4倍以内のトランジスタで構成することが好ましい。さらに好ましくは WL面積が 2倍以内のトランジスタで構成することが好ましい。さらには、すべて同一サイズのトランジスタで構成することが好ましい。つまり、略同一形状のトランジスタでカレントミラー回路、出力電流回路 7 04を構成することが好ましい。

総面積 S aは総面積 S bよりも大きくなるようにする。好ましくは、 2 0 0 S b >= S a >= 4 S の関係を満足するように構成する。また、すべてのトランジスタ群 6 8 1 bを構成するトランジスタ 6 3 3 aの総面積と S aが略等しくなるように構成する。

なお、図 1 6 4に図示するように、トランジスタ群 6 8 l bとカレントミラー回路を構成するトランジスタ 6 3 2 aはトランジスタ群 6 8 1 a (図 1 5 6を参照のこと）に構成せずともよい。

図 1 2 6、図 1 2 7、図 1 2 8、図 1 4 7などはゲート配線 1 2 6 1 の両側に基準電流を流すトランジスタを配置あるいは形成する構成であつた。この構成（方式）を図 1 5 7の構成に適用した構成が、図 1 5 8 の実施例である。図 1 5 8ではゲート配線 1 2 6 1の両側にトランジスタ群 6 8 1 a l、トランジスタ群 6 8 1 a 2が配置あるいは形成されている。他の事項は、図 1 2 6、図 1 2 7、図 1 2 8、図 1 4 7などと同様であるので説明を省略する。

図 1 2 6、図 1 2 7、図 1 2 8、図 1 4 7、図 1 5 8などはゲート配線 1 2 6 1の両端にトランジスタあるいはトランジスタ群を配置する構成であった。したがって、ゲート配線 1 2 6 1の票側に配置するトランジスタは 2個であり、また、トランジスタ群は 2組であった。しかし、本発明はこれに限定するものではない。図 1 5 9に図示するようにゲート配線 1 2 6 1の中央部などにもトランジスタあるいはトランジスタ群を配置または形成してもよい。図 1 5 9では 3つのトランジスタ群 6 8 1 aを形成している。本発明は、ゲート配線 1 2 6 1に形成するトランジスタあるいはトランジスタ群 6 8 1は複数形成することに特徴がある _c 複数形成することにより、ゲート配線 1 2 6 1を低インピーダンス化でき、安定度が向上する。

さらに安定度を向上させるためには、図 1 6 0に図示するように、ゲ一ト配線 1 2 6 1にコンデンサ 1 6 0 1を形成または配置することが好ましい。コンデンサ 1 6 0 1は I Cチップ 1 4あるいはソースドライバ回路 1 4内に形成してもよいし、 I C 1 4の外付けコンデンサとしてチップ外部に配置あるいは積載してもよい。コンデンサ 1 6 0 1を外付けにする場合は、 I Cチップの端子にコンデンサ接続端子を配置する。

以上の実施例は、基準電流を流し、この基準電流をカレントミラー回路でコピーし、最終段の単位トランジスタ 6 3 4に伝達する構成である。画像表示が黒表示（完全な黒ラスター）の時は、いずれの単位トランジスタ 6 3 4にも電流が流れない。いずれにスィツチ 6 4 1もオープンだからである。したがって、ソース信号線 1 8に流れる電流は 0 ( A ) であるから、電力は消費しない。

しかし、黒ラスター表示であっても、基準電流は流れる。たとえば、図 1 6 1の電流 I bおよび電流 I cである。この電流は無効電流となる。基準電流は電流プログラム時に流れるように構成すると効率がよい。したがって、画像の垂直ブランキング期間水平ブランキング期間には基準電流が流れることを制限する。また、ウェイト期間なども基準電流が流れることを制限する。

基準電流が流れないようにするには、図 1 6 1に図示するようにスリ一プスィツチ 1 6 1 1をオープンにすればよい。スリープスィッチ 1 6 1 1はアナログスィッチである。アナログスィッチは、ソースドライバ回路あるいはソースドライバ I C 1 4内に形成する。もちろん、 I C 1 4の外部にスリ一プスィツチ 1 6 1 1 を配置し、このスリープスィッチ 1 6 1 1を制御してもよい。

スリ一プスィツチ 1 6 1 1をオフにすることにより、基準電流 I bが流れないようになる。そのため、トランジスタ群 6 8 1 a 1内のトランジスタ 6 3 3 aに電流が流れないから、基準電流 I cも 0 ( A ) となる。したがって、トランジスタ群 6 8 1 cのトランジスタ 6 3 3 bにも電流が流れない。したがって、電力効率が向上する。

図 1 6 2は、タイミングチャートである。水平同期信号 H Dに同期してブランキング信号が発生する。ブランキング信号は Hレベルの時、ブランキング期間であり、 Lレベルの時、映像信号が印加されている期間である。スリ一プスィツチ 1 6 1 1は Lレベルの時、オフ (オープン) であり、 Hレベルの時、オンである。

したがって、ブランキング期間 Aの時、スリープスィッチ 1 6 1 1はオフであるから、基準電流は流れない。 Dの期間、スリープスィッチ 1 6 1 1はオンであり、基準電流が発生する。

なお、画像データに応じてスリ一プスィツチ 1 6 1 1のオンオフ制御を行っても良い。たとえば、 1画素行の画像データがすべて黒画像データの時（ 1 Hの期間はすべてのソース信号線 1 8に出力されるプロダラム電流は 0である）、スリープスィッチ 1 6 1 1をオフにして、基準電流 ( I c、 l bなど）が流れないようにする。また、各ソース信号線に対応するようにスリ一プスィツチを形成または配置し、オンオフ制御してもよい。たとえば、奇数番目のソース信号線 1 8が黒表示（縦黒ストラィプ表示）の時は、奇数番目に対応するスリーブスイッチをオフにする。図 1 2 4の構成において、映像期間では基準電流 I bがトランジスタ 6 3 3に流れる。また、画像データに応じてスィッチ 64 1がオンオフ制御され、各単位トランジスタ 6 34に電流が流れる。黒ラスター表示の時は、すべてのスィツチ 64 1がオープンとなる。スィッチ 64 1がオープンであっても、トランジスタ 6 3 3には基準電流 I bが流れているため、単位トランジスタ 6 34は電流を流そうとする。そのため、単位トランジスタ 6 34のチャンネル間電圧（V s d) が小さくなる（ソース電位とドレイン電位の電位差がなくなる）。同時に単位トランジスタ 6 34のゲート配線 1 2 6 1電位も低下してしまう。黒ラスターから白ラスターに画像が変化するとスィツチ 64 1がオンとなり、単位トランジスタ 6 34の V s d電圧が発生する。また、ゲート配線 1 26 1 と内部配線 643 (ソース信号線 1 8) 間には寄生容量がある。

ゲート配線 1 26 1と内部配線 64 3 (ソース信号線 1 8) 間の寄生容量と、単位トランジスタ 6 34の V s dの発生により、ゲート配線 1 26 1は電位変動が発生する。電位変動が発生すると、単位トランジスタ 6 34の出力電流が変動する。出力電流が変動すると、画像に横線などが発生する。この横線は、画像が白表示から黒表示に変化する箇所、画像が黒表示から白表示に変化する箇所に発生する。

図 1 5 1はゲート配線 1 2 6 1の電位変動を図示している。画像変化ポイント（画像が白表示から黒表示に変化する箇所、画像が黒表示から白表示に変化する箇所など）にリンキングが発生する。

図 1 5 2はこの課題を解決する方法の説明図である。選択スィツチ 6 4 1に抵抗 Rを形成または配置している。具体的には抵抗 Rを形成するのではなく、アナログスィッチ 64 1のサイズを変更している。したがつて、図 1 5 2はスィッチ 64 1の等価回路図である。

スィッチ 641の抵抗は以下の関係になるようにしている。

R 1 <R 2 <R 3 <R 4 <R 5 <R 6 D 0は単位トランジスタ 6 34が 1個で構成される。 D 1は単位トランジスタ 6 34が 2個で構成される。 D 2は単位トランジスタ 6 34が 4個で構成される。 D 3は単位トランジスタ 6 34が 8個で構成される。

D 4は単位トランジスタ 6 34が 1 6個で構成される。 D 5は単位トランジスタ 6 34が 3 2個で構成される。したがって、 00から135になるにつれてスィツチ 64 1を流れる電流が増加する。増加によりスイツチのオン抵抗も低くする必要がある。一方で、図 1 5 1に図示するようにリンキングの発生も抑制する必要がある。図 1 5 2のように構成することにより、リンキングの抑制とスィツチのオン抵抗の調整を行うことができる。

ゲート配線 1 2 6 1が図 1 5 1のようにリンキングするのは、すべての単位トランジスタ 6 34がオフになる画像が発生すること、すべての単位トランジスタ 6 34がオフ状態であるのに、基準電流 l b (図 1 5 3などを参照のこと）が流れている点にある。以上の事項により単位トランジスタ 6 34のグート配線電位変動が発生しやすい。

図 1 27などは多段のカレントミラー接続の構成である。また、図 1 2 9から図 1 3 3は 1段の構成である。図 1 5 1で、グート配線 1 26 1がゆれる課題について説明をした。この揺れは、ソースドライバ I C 1 4の電源電圧が影響する。最大電圧まで振幅するからである。図 2 1 1はソースドライバ I C 1 4の電源電圧が 1. 8 (V) の時を基準にしたゲート配線の電位変動比率である。変動比率はソースドライバ I C 1 4の電源電圧が高くなるにつれて変動比率も大きくなる。変動比率の許容範囲は 3程度である。これ以上変動比率が大きいと、横クロストークが発生する。また、変動比率は I C電源電圧が 1 0〜 1 2 (V) 以上で電源電圧に対する変化割合が大きくなる傾向がある。したがって、ソースドライバ I C 1 4の電源電圧は 1 2 (V) 以下にする必要がある。一方、駆動用トランジスタ 1 1 aが白表示から黒表示の電流を流すために、ソース信号線 1 8の電位は一定の振幅変化させる必要がある。この振幅必要範囲は、 2. 5 (V) 以上必要である。振幅必要範囲は電源電圧以下である。ソース信号線 1 8の出力電圧が I Cの電源電圧を越えることはできないからである。

以上のことから、ソースドライノ I C 14の電源電圧は、 2. 5 (V) 以上 1 2 (V) 以下にする必要がある。この範囲とすることにおりゲート配線 1 26 1の変動が規定範囲に抑制され、横クロストークが発生せず、良好な画像表示を実現できる。

ゲート配線 1 26 1の配線抵抗も課題となる。グート配線' 1 26 1の配線抵抗 R (Ω) とは、図 2 1 5では、トランジスタ 6 3 3 b 1からトランジスタ 6 3 3 b 2までの配線全長の抵抗である。または、ゲート配線全長の抵抗である。図 1 5 1の過渡現象の大きさは、 1水平走査期間 (1 H) にも依存する。 1 H期間が短ければ、過渡現象の影響も大きいからである。配線抵抗 R (Ω) が高いほど図 1 5 1の過渡現象は発生しやすい。この現象は特に、図 1 2 9から図 1 3 3、図 2 1 5から図 22 0の構成で課題となる。ゲート配線 1 26 1が長く、 1つのゲート配線 1 2 6 1に接続された単位トランジスタ 6 34の数が多いためである。図 2 1 2は、ゲート配線 1 26 1の配線抵抗 R (Ω) と 1 H期間 T ( s e c) と掛算（R · T) を横軸にとり、縦軸に変動比率をとつたグラフである。変動比率の 1は R ' T= 1 00を基準にしている。図 2 1 2でわかるように、 R · Tが 5以下で変動比率が大きくなる傾向がある。また、 R · Tが 1 00 0以上で変動比率が大きくなる傾向がある。したがつて、 R · Tは 5以上 1 00以下にすることが好ましい。

この課題を解決する他の方法を図 1 5 3に示す。図 1 5 3では、定常的に電流を流す単位トランジスタ 1 5 3 1を形成または配置されている _c このトランジスタ 1 5 3 1を定常トランジスタ 1 5 3 1 と呼ぶ。

定常トランジスタ 1 5 3 1は基準電流 I bが流れている時は常時、電流 I sを流す。したがって、プログラム電流 I wの大きさには依存しない。電流 I sが流れることによりゲート配線 1 2 6 1の電位変動を抑制することができる。 I sは単位トランジスタ 6 34が流す電流の 2倍以上 8倍以下に設定することが好ましい。また、定常トランジスタ 1 5 3 1は単位トランジスタ 6 34と同一 WLのトランジスタを複数個配置して構成する。なお、定常トランジスタ 1 5 3 1は基準電流 I bを流すトランジスタ 6 3 3位置から最も遠い位置に形成することが好ましい。図 1 53では定常トランジスタ 1 5 3 1を複数個形成するとしたが、本発明はこれに限定するものではない。図 1 5 5に図示するように、 1 つの定常トランジスタ 1 5 3 1を形成してもよい。また、図 1 54に図示するように、定常トランジスタ 1 5 3 1は複数箇所に形成してもよい。図 1 54ではトランジスタ 6 3 3の近傍に定常トランジスタ 1 5 3 1 a を 1個形成し、トランジスタ 6 3 3から最も遠い位置に定常トランジスタ 1 5 3 1 bを 4個形成している。

図 1 54は定常トランジスタ 1 5 3 1 bにスィツチ S 1を形成している。スィッチ S 1は画像データ（D 0〜D 5) によってオンオフ制御される。画像データが黒ラスター（黒ラスターに近い時も含む、（Dの上位ビットが 0)) の時、 NOR回路 1 54 1の出力が Hレベルとなり、スィツチ S 1がオンして I s 2電流が定常トランジスタ 1 53 1に流れる。それ以外の時、スィツチ S 1はオフ状態であり、定常トランジスタ 1 5 3 1には電流は流れない。以上のように構成することにより、消費電力を抑制することができる。

図 1 6 3は定常トランジスタ 1 5 3 1 とスリ一プスィツチ 1 6 1 1の両方を備えた構成である。以上のように、本明細書で説明した内容は組み合わせて構成することができることは言うまでもない。

チップ I Cの両端に位置するトランジスタ群 6 8 1 c 1、トランジスタ群 6 8 1 c nの外側には、ダミーのトランジスタ群 6 8 1 cを形成または配置しておく。ダミーのトランジスタ群 6 8 1 cはチップ I Cの左右（最も外側）に 2回路は形成することが好ましい。好ましくは 3回路以上 6回路以下形成する。ダミーのトランジスタ群 6 8 1 cがないと、 I Cの製造時、拡散プロセス、エッチングプロセスで外側のトランジスタ群 6 8 1 cの単位トランジスタ 6 3 4の V t力 S I Cチップ 1 4の中央部と異なるという課題が発生する。 V tが異なれば単位トランジスタ 6 3 4の出力電流（プログラム電流）にバラツキが発生する。

図 1 2 9力ら図 1 3 3は 1段力レントミラー構成のドライバ I Cの構成図である。さらにこの 1段構成について説明をする。図 2 1 5は 1段構成のドライバ回路構成である。図 2 1 5のトランジスタ群 6 8 1 cは図 2 1 4の単位トランジスタ 6 3 4からなる出力段構成である（図 1 2 9〜図 1 3 3も参照のこと）。

トランジスタ 6 3 2 bと 2つのトランジスタ 6 3 3 a とはカレントミラー回路を構成している。トランジスタ 6 3 3 a 1 とトランジスタ 6 3 3 a 2は同一サイズである。したがって、トランジスタ 6 3 3 a 1が流す電流 I c とトランジスタ 6 3 3 a 2が流す電流 I cは同一である。図 2 1 4の単位トランジスタ 6 3 4からなるトランジスタ群 6 8 1 c とトランジスタ 6 3 3 b lおよびトランジスタ 6 3 3 b 2 とは力レントミラー回路を構成する。トランジスタ群 6 8 1 cの出力電流にはパラッキが発生する。しかし、近接してカレントミラー回路を構成するトランジスタ群 6 8 1の出力は精度よく電流が規定される。トランジスタ 6 3 3 b l とトランジスタ群 6 8 1 c l とは近接してカレントミラー回路を構成する。また、トランジスタ 6 3 3 b 2とトランジスタ群 6 8 1 c n とは近接してカレントミラー回路を構成する。したがって、トランジスタ 6 3 3 b 1に流れる電流とトランジスタ 6 3 3 b 2に流れる電流が等しければ、トランジスタ群 6 8 1 c 1の出力電流とトランジスタ群 6 8 1 c nの出力電流とは等しくなる。各 I Cチップで電流 I cを精度良く発生させれば、どの I Cチップでも出力段の両端のトランジスタ群 6 8 1 cの出力電流は等しくなる。そのため、 I Cチップをカスケード接続しても I Cと I Cとの継ぎ目の発生を目立たなくすることができる。

トランジスタ 6 3 3 bは図 1 2 3 と同様に、複数のトランジスタで形成し、トランジスタ群 6 8 1 b 1、トランジスタ 6 8 1 b 2としてもよレヽ。また、トランジスタ 6 3 3 a も図 1 2 3 と同様にトランジスタ群 6 8 1 a としてもよい。

また、トランジスタ 6 3 2 bの電流は抵抗 R 1で規定するとしたがこれに限定するものではなく、図 2 1 8に図示するように、電子ボリゥム

1 5 0 3 a , 1 5 0 3 bとしてもよレヽ。図 2 1 8の構成では電子ポリゥム 1 5 0 3 a と電子ボリゥム 1 5 0 3 bを独立に動作させることができる。したがって、トランジスタ 6 3 2 a l とトランジスタ 6 3 2 a 2とが流す電流の値を変更することができる。したがって、チップの左右の出力段 6 8 1 cの出力電流傾きを調整可能である。なお、電子ボリゥム 1 5 0 3は図 2 1 9に図示するように 1つにし、 2つのオペアンプ 7 2 2を制御するように構成してもよい。

また、図 1 6 1でスリ一プスィツチ 1 6 1 1について説明した。同様に、図 2 2 Qのようにスリープスィツチを配置あるいは形成しても良いことは言うまでもない。また、図 1 5 3、図 1 5 4、図 1 5 5、図 1 6 3では、定常トランジスタ 1 5 3 1を形成または配置するとしたが、図

2 2 5に図示するように、 Aブロックに図 2 2 6の（b) の定常トランジスタ 1 5 3 1を形成または配置してもよい。また、図 1 6 0では安定化のためにコンデンサ 1 6 0 1をゲート配線 1 2 6 1に接続するとしたが、図 22 5においても、 Aのプロックに図 22 6の（a) の安定化コンデンサ 1 6 0 1を配置してもよいことは言うまでもなレ、。

また、図 1 6 5などでは、電流調整のために、抵抗などをトリミングするとした。同様に、図 2 2 5に図示するように、抵抗 R 1あるいは抵抗 R 2などをトリミングするようにしても良いことは言うまでもない。図 2 1 0ではトランジスタ群 6 8 1を構成する面積に関し、条件があることを説明した。しかし、図 1 29力ら図 1 3 3、図 2 1 5力ら図 2 20のカレントミラーの 1段構成では単位トランジスタ 6 34の個数が非常に多いため、図 2 1 0の条件と異なる。以下、 1段構成のドライバ回路出力段について説明を加えておく。なお、説明を容易にするため、図 2 1 6、図 2 1 7を例示して説明をする。しかし、説明はトランジスタ 6 3 3 bの個数とその総面積、単位トランジスタ 6 34の個数と総面積に関わる事項であるので他の実施例にも適用できることは言うまでもなレ、。

図 2 1 6、図 2 1 7において、トランジスタ群 6 8 1 bのトランジスタ 6 3 3 bの総面積（トランジスタ群 6 8 1 b内のトランジスタ 6 3 3 bの WLサイズ X トランジスタ 6 3 3 b数）を S bとする。なお、図 2 1 6、図 2 1 7のようにゲート配線 1 2 6 1の左右にトランジスタ群 6 8 1 bがある場合は面積を 2倍にする。図 1 2 9のように 1つの場合はトランジスタ 6 3 3 bの面積である。なお、トランジスタ群 68 l bが 1個のトランジスタ 6 33 bで構成される場合は、 1個のトランジスタ 6 3 3 bのサイズであることは言うまでもない。

また、トランジスタ群 6 8 1 cの単位トランジスタ 6 34の総面積（トランジスタ群 6 8 1 c内のトランジスタ 6 34の WLサイズ Xトランジスタ 6 3 4数）を S c とする。トランジスタ群 6 8 1 cの個数を nとする。 nは Q C I F +パネルの場合は 1 7 6である（RGBごとに基準電流回路が形成されている場合）。

図 2 1 3の横軸は、 S c X n/S bである。縦軸は変動比率であり、変動比率は最も悪い状況を 1 としている。図 2 1 3に図示するように S c X n/S bが大きくなるにしたがって、変動比率は悪くなる。 S c X n/S bが大きくなることは、出力端子数 nを一定とすると、トランジスタ群 6 8 1 cの単位トランジスタ 6 3 4総面積が、トランジスタ群 6 8 1 bのトランジスタ 6 3 3 b総面積に対して広いことを示す。この場合は変動比率が悪くなる。

S c Xn/S bが小さくなることは、出力端子数 nを一定とすると、トランジスタ群 6 8 1 cの単位トランジスタ 6 3 4総面積が、トランジスタ群 6 8 1 bのトランジスタ 6 3 3 b総面積に対して狭いことを示す。この場合は変動比率が小さくなる。

変動許容範囲は、 S c X nZS bが 5 0以下である。 S c X nZS b が 5 0以下であれば、変動比率は許容範囲内であり、ゲート配線 1 2 6 1の電位変動は極めて小さくなる。したがって、横クロストークの発生もなく、出力パラツキも許容範囲内となり良好な画像表示を実現できる。 S c X nZS b力 S 5 0以下であれば許容範囲であるが、 S c X n/ S b を 5以下としてもほとんど効果がない。逆に、 S bが大きくなり I C 1 4のチップ面積が增加する。したがって、 S c X n/S bは 5以上 50 以下にすることが好ましい。

また、トランジスタ群 6 8 1 c内の単位トランジスタ 6 3 4の配置においても考慮を有する。トランジスタ群 6 8 1 cは規則正しく配置することが必要である。単位トランジスタ 6 3 4に抜けがあると、その周辺の単位トランジスタ 6 34の特性が他の単位トランジスタ 6 34の特性と異なってしまう。

図 1 3 4は出力段のトランジスタ群 6 8 1 cでの単位トランジスタ 6 3 4の配置を模式的に図示している。 6 4階調を表現する 6 3個の単位トランジスタ 6 3 4はマトリックス状に規則正しく配置されている。しかし、 6 4個の単位トランジスタ 6 3 4であれば、 4列 X I 6行に配置することができるが、単位トランジスタ 6 3 4は 6 3個であるので、 1 箇所形成しない箇所が発生する（斜線部）。すると、斜線部の周辺の単位トランジスタ 6 3 4 a、 6 3 4 b , 6 3 4 cの特性が他の単位トランジスタ 6 3 4と異なって作製されてしまう。

この課題を解決するために、本発明は、斜線部にダミートランジスタ 1 3 4 1を形成または配置する。すると、単位トランジスタ 6 3 4 a、単位トランジスタ 6 3 4 b、単位トランジスタ 6 3 4 cの特性が他の単位トランジスタ 6 3 4と一致するようになる。つまり、本発明は、ダミ一トランジスタ 1 3 4 1を形成することにより、単位トランジスタ 6 3 4をマトリックス状に構成するものである。また、単位トランジスタ 6 3 4をマトリツタス状にかけがないように配置するものである。また、単位トランジスタ 6 3 4は線対称性を有するように配置するものである。

6 4階調を表現するためには、 6 3個の単位トランジスタ 6 3 4をトランジスタ群 6 8 1 cに配置するとしたが、本発明はこれに限定されるものではない。単位トランジスタ 6 3 4は、さらに複数のサブトランジスタで構成してもよい。

図 1 3 5の（ a ) は、単位トランジスタ 6 3 4である。図 1 3 5の（b ) は 4つのサブトランジスタ 1 3 5 2で、単位トランジスタ（ 1単位） 1 3 5 1を構成している。単位トランジスタ（ 1単位） 1 3 5 1の出力電流は、単位トランジスタ 6 3 4と同一となるようにする。つまり、単位トランジスタ 6 3 4を 4つのサブトランジスタ 1 3 5 2で構成している。なお、本発明は単位トランジスタ 6 3 4を 4つのサブトランジスタ 1 3 5 2で構成することに限定するものではなく、単位トランジスタ 6 3 4 を複数のサブトランジスタ 1 3 5 2で構成すればいずれの構成でもよい _c ただし、サブトランジスタ 1 3 5 2は同一のサイズまたは同一の出力電流を出力するように構成する。

図 1 3 5において、 Sはトランジスタのソース端子、 Gはトランジスタのゲート端子、 Dはトランジスタのドレイン端子を示している。図 1 3 5の（ b ) において、サブトランジスタ 1 3 5 2は同一方向に配置している。図 1 3 5の（ c ) はサブトランジスタ 1 3 5 2が行方向に異なる方向に配置している。また、図 1 3 5の（ d ) はサブトランジスタ 1 3 5 2が列方向に異なる方向に配置し、かつ点対称となるように配置している。図 1 3 5の（b)、図 1 3 5の（ c )、図 1 3 5の（ d) はいずれも規則性がある。

単位トランジスタ 6 3 4あるいはサブトランジスタ 1 3 5 2の形成方向を変化させると特性は異なることが多い。たとえば、図 1 3 5の（ c ) において、単位トランジスタ 6 3 4 a とサブトランジスタ 1 3 5 2 b とは、ゲート端子に印加された電圧が同一でも、出力電流は異なる。しかし、図 1 3 5の（ c ) では、異なる特性のサブトランジスタ 1 3 5 2が同数ずつ形成されている。したがって、トランジスタ（単位）としてはバラツキが少なくなる。また、形成方向が異なる単位トランジスタ 6 3 4あるいはサブトランジスタ 1 3 5 2の方向を変化させることにより、特性差が補間しあって、トランジスタ（ 1単位）のバラツキは低減するという効果を発揮する。以上の事項は、図 1 3 5の（d) の配置にも該当することは言うまでもない。

したがって、図 1 3 6などに図示するように、単位トランジスタ 6 3 4の方向を変化させ、トランジスタ群 6 8 1 じとして縦方向に形成した単位トランジスタ 6 3 4の特性と横方向に形成した単位トランジスタ 6 3 4の特性とを捕間しあうことにより、トランジスタ群 6 8 1 cとしてばらつきを少なくすることができる。

図 1 3 6はトランジスタ群 6 8 1 c内で列ごとに単位トランジスタ 6 3 4の形成方向を変化させた実施例である。図 1 3 7はトランジスタ群 6 8 1 c内で行ごとに単位トランジスタ 6 3 4の形成方向を変化させた実施例である。図 1 3 8はトランジスタ群 6 8 1 c内で行および列ごとに単位トランジスタ 6 3 4の形成方向を変化させた実施例である。なお、ダミートランジスタ 1 3 4 1を形成または配置する場合もこの構成要件にしたがって構成する。

以上の実施例は、同一のサイズまたは同一の電流出力の単位トランジスタをトランジスタ群 6 8 1 c内に構成あるいは形成する構成であった

(図 1 3 9の（b ) を参照のこと）。しかし、本発明はこれに限定するものではない。図 1 3 9の（a ) に図示するように、 0ビット目（スイツチ 6 4 l a ) は、 1単位の単位トランジスタ 6 3 4 aを接続する（形成する）。 1ビット目（スィツチ 6 4 1 b ) は、 2単位の単位トランジスタ 6 3 4 bを接続する（形成する）。 2ビット目（スィッチ 6 4 1 c ) は、 4単位の単位トランジスタ 6 3 4 cを接続する（形成する）。 3ビット目

(スィッチ 6 4 I d ) は、 8単位の単位トランジスタ 6 3 4 dを接続する（形成する）。 4ビット目（図示せず）は、 1 6単位の単位トランジスタ 6 3 4 aを接続する（形成する）。 5ビット目（図示せず）は、 3 2単位の単位トランジスタ 6 3 4 aを接続する（形成する）としてもよい。なお、たとえば、 1 6単位の単位トランジスタとは、単位トランジスタ 6 3 4の 1 6個分の電流を出力するトランジスタである。

*単位（*は整数）の単位トランジスタはチャンネル幅 Wを比例的に変化させる（チャンネル長 Lを一定にする）ことにより容易に形成することができる。しかし、現実には、チャンネル幅 Wを 2倍にしても出力電流は 2倍にならないことが多い。これは実際にトランジスタを作製して実験によりチャンネル幅 Wを決定する。しかし、本発明において、チャンネル幅 Wが多少比例条件からずれていても、比例しているとして表現する。

以下、基準電流回路について説明する。出力電流回路 704は、 R、 G、 Bごとに形成（配置）し、かつ、この RGBの出力電流回路 704 R、 7 04 G、 704 Bも近接して配置する。また、各色（R、 G、 B) に、図 73に図示する低電流領域の基準電流 I N Lを調整し、また、図 7 に図示する低電流領域の基準電流 I NHを調整する（図 79も参照のこと）。

したがって、 Rの出力電流回路 704 Rには低電流領域の基準電流 I NLを調整するボリゥム（もしくは、電圧出力もしくは電流出力の電子ボリゥム） 6 5 1 RLが配置され、高電流領域の基準電流 I NHを調整するポリゥム（もしくは、電圧出力もしくは電流出力の電子ポリゥム）

6 5 1 RHが配置される。同様に、 Gの出力電流回路 704 Gには低電流領域の基準電流 I NLを調整するボリゥム（もしくは、電圧出力もしくは電流出力の電子ボリゥム） 6 5 1 GLが配置され、高電流領域の基準電流 I NHを調整するポリゥム（もしくは、電圧出力もしくは電流出力の電子ボリゥム） 6 5 1 GHが配置される。また、 Bの出力電流回路

704 Bには低電流領域の基準電流 I NLを調整するボリゥム（もしくは、電圧出力もしくは電流出力の電子ボリウム） 6 5 1 B Lが配置され、高電流領域の基準電流 I NHを調整するボリゥム（もしくは、電圧出力もしくは電流出力の電子ポリゥム） 6 5 1 BHが配置される。

なお、ポリゥム 6 5 1などは、 E L素子 1 5の温特を捕償できるように、温度で変化するように構成することが好ましい。また、図 7 9のガ '特性で、折れ曲がり点が 2点以上あるときは、各色の基準電流を調整する電子ボリゥムあるいは抵抗などは 3個以上にしてもよいことは言うまでもない。

I Cチップの出力端子には、出力パッド 7 6 1が形成または配置されている。この出力パッドと、表示パネルのソース信号線 1 8とが接続される。出力バッド 7 6 1は、メツキ技術あるいはネイルヘッドボンダ技術によりバンプ（突起）が形成されている。突起の高さは 1 0 m以上 4 0 μ m以下の高さにする。

前記バンプと各ソース信号線 1 8とは導電性接合層（図示せず）を介して電気的に接続されている。導電性接合層は接着剤としてエポキシ系、フエノール系等を主剤とし、銀（A g ) 、金（Au) 、ニッケル (N i ) 、カーボン（C) 、酸化錫（S n 0₂) などのフレークを混ぜた物、あるいは紫外線硬化樹脂などである。導電性接合層は、転写等の技術でバンプ上に形成する。また、バンプとソース信号線 1 8とを AC F樹脂で熱圧着される。なお、バンプあるいは出力パッド 7 6 1 とソース信号線 1 8との接続は、以上の方式に限定するものではない。また、アレイ基板上に I C 1 4を積載せず、フィルムキヤリャ技術を用いてもよい。また、ポリイミドフィルム等を用いてソース信号線 1 8などと接続しても良い _c 図 6 9において、入力された 4 ビットの電流値制御用データ（D I ) は、 4ビットデコーダ回路 6 9 2でデコードされる（分割数が 6 4必要であれば、 6ビットにすることは言うまでもない。ここでは説明を容易にするため、 4ビットとして説明をする）。その出力はレベルシフタ回路 6 9 3により、ロジックレベルの電圧値からアナログレベルの電圧値に昇圧され、アナログスィッチ 6 4 1に入力される。

電子ポリゥム回路の主構成部は、固定抵抗 R O ( 6 9 1 a ) と 1 6個の単位抵抗 r ( 6 9 1 b ) で構成されている。デコーダ回路 6 9 2の出力は、 1 6個のアナログスィッチ 6 4 1のいずれかに接続されており、デコーダ回路 6 9 2の出力により、電子ポリゥムの抵抗値が定まるように構成されている。例えば、デコーダ回路 6 9 2の出力が 4であれば、電子ボリゥムの抵抗値は R 0 + 5 r となる。この電子ボリゥムの抵抗は、第 1段電流源 6 3 1の負荷となっており、アナログ電源 A V d dにプルアップされている。したがって、この電子ポリゥムの抵抗値が変化すると、第 1段電流源 6 3 1の電流値が変化し、その結果、第 2段電流源 6 3 2の電流値が変化し、その結果、第 3段電流源 6 3 3の電流値も変化して、ドライバ I Cの出力電流はコントロールされることになる。

なお、説明の都合上、電流値制御用データは 4ビットとしたが、これは 4ビットに固定されるものではなく、ビット数が多ければ多いほど、電流値の可変数は多くなることは言うまでもない。また、多段式カレントミラーの構成を 3段として説明したが、これも 3段に固定されるものではなく、任意の段数でもかまわないことは言うまでもない。

また、温度変化により、 E L素子の発光輝度が変化するという課題に対して、電子ポリゥム回路の構成として、温度により抵抗値が変化する外付け抵抗 6 9 1 aを具備させることが好ましい。温度により抵抗値が変化する外付け抵抗とは、サーミスタ、ポジスタなどが例示される。一般に、素子に流れる電流に応じて輝度が変化する発光素子は、温度特性を持っており、同じ電流値を流しても、その発光輝度は温度により変化する。そこで、温度により抵抗値が変化する外付け抵抗 6 9 1 aを電子ボリゥムに付けることにより、定電流出力の電流値を温度により変化させることができ、温度が変化しても発光輝度を常に一定にすることがでさる。

なお、前記多段式カレントミラー回路が、赤（R ) 用、緑（G ) 用、青（B ) 用の 3系統に分離することが好ましい。一般に有機 E L等の電流駆動型発光素子では、 R、 G、 Bで発光特性が異なる。従って、 R、 G、 Bで同じ輝度にするためには、発光素子に流す電流値を R、 G、 B でそれぞれ調整する必要がある。また、有機 E L表示パネル等の電流駆動型発光素子では、 R、 G、 Bで温度特性が異なる。従って、温度特性を補正するために形成または配置したサーミスタ等の外部補助素子の特性も、 R、 G、 Bでそれぞれ調整する必要がある。

本発明では、前記多段式カレントミラー回路が、 R用、 G用、 B用の 3系統に分離されているので、発光特性や温度特性を R、 G、 Bでそれぞれ調整することができ、最適なホワイトバランスを得ることが可能でめる。

先にも説明しているが、電流駆動方式では、黒表示時で、画素に書き込む電流が小さい。そのため、ソース信号線 1 8などに寄生容量があると、 1水平走査期間（ 1 H ) に画素 1 6に十分な電流を書き込むことができないという問題点があった。一般に、電流駆動型発光素子では、黒レベルの電流値は数 n A程度と微弱であるため、その信号値で数 1 O p F程度あると思われる寄生容量（配線負荷容量）を駆動することは困難である。この課題を解決するためには、ソース信号線 1 8に画像データを書き込む前に、プリチャージ電圧を印加し、ソース信号線 1 8の電位レベルを画素のトランジスタ 1 1 aの黒表示電流（基本的にはトランジスタ 1 1 aはオフ状態）にすることが有効である。このプリチャージ電圧の形成（作成）には、画像データの上位ビットをデコードすることにより、黒レベルの定電圧出力を行うことが有効である。

図 7 0に、本発明のプリチャージ機能を有した電流出力方式のソースドライバ回路（ I C ) 1 4の一例を示す。図 7 0では、 6 ビットの定電流出力回路の出力段にプリチャージ機能を搭載した場合を示している。図 7 0において、プリチャージ制御信号は、画像データ D O〜D 5の上位 3ビット D 3、 D 4、 D 5がすべて 0である場合を N O R回路 7 0 2 でデコードし、水平同期信号 H Dによるリセット機能を有するドットクロック C L Kのカウンタ回路 7 0 1の出力との A N D回路 7 0 3をとり、一定期間黒レベル電圧 V pを出力するように構成されている。他の場合は、図 6 8などで説明した電流出力段 7 0 4からの出力電流がソース信号線 1 8に印加される（ソース信号線 1 8からプログラム電流 I wを吸収する）。この構成により、画像データが黒レベルに近い 0階調目〜 7 階調目の場合、 1水平期間のはじめの一定期間だけ黒レベルに相当する電圧が書き込まれて、電流駆動の負担が減り、書き込み不足を捕うことが可能となる。なお、完全黒表示を 0階調目とし、完全白表示を 6 3階調目とする（6 4階調表示の場合）。

なお、プリチャージを行う階調は、黒表示領域に限定すべきである。つまり、書き込み画像データを判定し、黒領域階調（低輝度、つまり、電流駆動方式では、書き込み電流が小さい（微小））を選択しプリチヤージする（選択プリチャージ）。全階調データに対し、プリチャージすると、今度は、白表示領域で、輝度の低下（目標輝度に到達しない）が発生する。また、画像に縦筋が表示される。

好ましくは、階調データの階調 0から 1 / 8の領域の階調で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0階調目から 7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む）。さらに、好ましくは、階調データの階調 0から 1 / 1 6の領域の階調で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0階調目から 3階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む）。

特に黒表示で、コントラストを高くするためには、階調 0のみを検出してプリチャージする方式も有効である。極めて黒表示が良好になる。問題は、画面全体が階調 1、 2の場合に画面が黒浮きして見えることである。したがって、階調データの階調 0から 1 / 8の領域の階調と、一定の範囲で選択プリチャージを行う。階調 0のみをプリチャージする方法は、画像表示に与える弊害の発生が少ない。したがって、最もプリチヤージ技術として採用することが好ましい。

なお、プリチャージの電圧、階調範囲は、 R、 G、 Bで異ならせることも有効である。 E L素子 1 5は、 R、 G、 Bで発光開始電圧、発光輝度が異なっているからである。たとえば、 Rは、階調データの階調 0から 1ノ8の領域の階調で、選択プリチャージを行う（たとえば、 6 4階調の時は、 0 1階調目から 7階調目までの画像データの時、プリチヤ一ジを行ってから、画像データを書き込む）。他の色（G、 B ) は、階調データの階調 0から 1 / 1 6の領域の階調で、選択プリチャージを行う

(たとえば、 6 4階調の時は、 0階調目から 3階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む）などの制御を行う。また、プリチャージ電圧も、 Rは 7 ( V )であれば、他の色（G、 B ) は、 7 . 5 ( V ) の電圧をソース信号線 1 8に書き込むようにする。最適なプリチャージ電圧は、 E L表示パネルの製造口ットで異なることが多い。したがって、プリチャージ電圧は、外部ポリゥムなどで調整できるように構成しておくことが好ましい。この調整回路も電子ポリウム回路を用いることにより容易に実現できる。

なお、プリチャージ電圧は、図 1のアノード電圧 V d d— 0 · 5 ( V ) 以下、アノード電圧 V d d— 2 . 5 ( V ) 以内にすることが好ましい。階調 0のみをプリチャージする方法にあっても、 R、 G、 Bの一色あるいは 2色を選択してプリチャージする方法も有効である。画像表示に与える弊害の発生が少ない。

また、全くプリチャージしない第 0モード、階調 0のみをプリチヤ一ジする第 1モード、階調 0から階調 3の範囲でプリチャージする第 2モード、階調 0から階調 7の範囲でプリチャージする第 3モード、全階調の範囲でプリチャージする第 4モードなどを設定し、これらをコマンドで切り替えるように構成することが好ましい。これらは、ソースドライバ回路（ I C) 1 4内においてロジック回路を構成（設計）することにより容易に実現できる。

図 7 5は選択プリチャージ回路部の具体化構成図である。 P Vはプリチャージ電圧の入力端子である。外部入力あるいは、電子ポリゥム回路により、 R、 G、 Bで個別のプリチャージ電圧が設定される。なお、 R、 G、 Bで個別のプリチャージ電圧を設定するとしたがこれに限定するものではない。 R、 G、 Bで共通であってもよい。プリチャージ電圧は、画素 1 6の駆動用トランジスタ 1 1 aの V tに相関するものであり、この画素 1 6は R、 G、 B画素で同一だからである。逆には、画素 1 6の駆動用トランジスタ 1 1 aの W/L比などを R、 G、 Bで異ならせている（異なった設計となっている）場合は、プリチャージ電圧を異なった設計に対応して調整することが好ましい。たとえば、 Lが大きくなれば、トランジスタ 1 1 aのダイォード特性は悪くなり、ソース一ドレイン（S D) 電圧は大きくなる。したがって、プリチャージ電圧は、ソース電位 (V d d) に対して低く設定する必要がある。

プリチャージ電圧 P Vはアナログスィツチ 7 3 1に入力されている。このアナログスィッチの W (チャンネル幅）はオン抵抗を低減するために、 1 0 μ πι以上にする必要がある。しかし、あまり Wが大きいと、寄生容量も大きくなるので Ι Ο Ο μ m以下にする。さらに好ましくは、チャンネル幅 Wは 1 5 μ m以上 6 0 _μ m以下にすることが好ましい。以上の事項は図 7 5のスィッチ 64 1 bのアナログスィッチ 7 3 1、図 73 のアナログスィッチ 7 3 1にも適用される。スィッチ 6 4 1 aはプリチャージィネーブル（P E N) 信号、選択プリチャージ信号（P S L) と、図 7 4のロジック信号の上位 3ビット（H 5、 H 4、 H 3 ) で制御される。一例としたロジック信号の上位 3ビット（H 5、 H 4、 H 3 ) の意味は、上位 3ビット力 S " 0 " の時に選択プリチャージが実施されるようにしたためである。つまり、下位 3ビットが " 1 " の時（階調 0から階調 7 ) の時を選択してプリチャージが実施されるように構成している。

なお、この選択プリチャージは、階調 0のみをプリチャージすると力階調 0から階調 7の範囲でプリチャージするとか固定してもよいが、低階調流域（図 7 9の階調 0から階調 R 1もしくは階調（R 1 — 1 ) ) を選択プリチャージするというように、低階調領域と連動させてもよい。つまり、選択プリチャージは、低階調領域が階調 0から階調 R 1の時はこの範囲で実施し、低階調領域が階調 0から階調 R 2の時はこの範囲で実施するように連動させて実施する。なお、この制御方式の方が他の方式に比較して、ハード規模が小さくなる。

以上の信号の印加状態により、スィッチ 6 4 1 aがオンオフ制御され、スィッチ 6 41 aオンの時、プリチヤ一ジ電圧 P Vがソース信号線 18 に印加される。なお、プリチャージ電圧 P Vを印加する時間は、別途形成したカウンタ（図示せず）により設定される。このカウンタはコマンドにより設定できるように構成されている。また、プリチャージ電圧の印加時間は 1水平走査期間（ 1 H) の 1Z10 0以上 1 Z 5以下の時間に設定することが好ましい。たとえば、 1 Hが 1 0 0 μ s e cとすれば、 1 μ s e c以上 2 0 μ s e c ( l Hの 1 / 1 0 0以上 1 Hの 1 5以下）とする。さらに好ましくは、 2 s e c以上 1 0 s e c ( 1 Hの 2Z 1 0 0以上 1 Hの 1 Z 1 0以下）とする。

図 1 7 3は図 7 0あるいは図 7 5の変形例である。図 1 7 3は入力画 302535

238

像データに応じてプリチャージするかしないかを判定し、プリチャージ制御を行うプリチャージ回路である。たとえば、画像データが階調 0のみの時にプリチャージを行う設定、画像データが階調 0、 1のみの時にプリチャージを行う設定、階調 0は必ずプリチャージし、階調 1が所定以上連続して発生する場合にプリチャージする設定を行うことができる。図 1 7 3は、本発明のプリチャージ機能を有した電流出力方式のソースドライバ回路（ I C) 1 4の一例を示す。図 1 7 3では、 6ビットの定電流出力回路の出力段にプリチャージ機能を搭載した場合を示している。図 1 73において、一致回路 1 7 3 1は、画像データ D 0〜D 5に応じてデコードし、水平同期信号 HDによるリセット機能を有する RE N端子入力、ドットクロック C LK端子入力でプリチャージするかしないかを判定する。また、一致回路 1 7 3 1はメモリを有しており、数 H あるいは数フィールド（フレーム）の画像データによるプリチャージ出力結果を保持している。保持結果にもとづき、プリチャージするか否かを判定し、プリチャージ制御する機能を有する。たとえば、階調 0は必ずプリチャージし、階調 1が 6H (6水平走查期間）以上連続して発生する場合にプリチャージする設定を行うことができる。また、階調 0、 1は必ずプリチャージし、階調 2が 3 F (3フレーム期間）以上連続して発生する場合にプリチャージする設定を行うことができる。

一致回路 1 7 3 1の出力と、カウンタ回路 70 1の出力とが、 AND 回路 7 0 3で ANDされ、一定期間黒レベル電圧 V を出力するように構成されている。他の場合は、図 6 8などで説明した電流出力段 7 04 からの出力電流がソース信号線 1 8に印加される（ソース信号線 1 8からプログラム電流 I _wを吸収する）。他の構成は、図 70、図 7 5などと同等あるいは類似であるので説明を省略する。なお、図 1 73ではプリチャージ電圧は A点に印加しているが、 B点に印加してもよいことはいうまでもない（図 7 5も参照のこと）。

ソース信号線 1 8に印加する画像データにより、プリチャージ電圧 P V印加時間を可変することによっても良好な結果が得られる。たとえば、完全黒表示の階調 0では印加時間を長くし、階調 4ではそれよりも短くするなどである。また、 1 H前の画像データと次に印加する画像データの差を考慮して、印加時間を設定することも良好な結果を得ることができる。たとえば、 1 H前にソース信号線に画素を白表示にする電流を書き込み、次の 1 Hに、画素に黒表示にする電流を書き込む時は、プリチヤージ時間を長くする。黒表示の電流は微小であるからである。逆に、 1 H前にソース信号線に画素を黒表示にする電流を書き込み、次の 1 H に、白素に黒表示にする電流を書き込む時は、プリチャージ時間を短くする力もしくはプリチャージを停止する（行わない）。白表示の書き込み電流は大きいからである。

印加する画像データに応じてプリチャージ電圧を変化させることも有効である。黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。したがって、低階調領域になるにしたがって、プリチャージ電圧を高く（V d dに対して。なお、画素トランジスタ 1 1 aが Pチャンネルの時）し、高階調領域になるにしたがって、プリチヤージ電圧を低く（画素トランジスタ 1 1 aが Pチャンネルの時）する。以下、理解を容易にするため、図 7 5を中心に説明する。なお、以下に説明する事項は図 7 0、図 1 7 5のプリチャージ回路にも適用できることは言うまでもない。

プログラム電流オープン端子（P O端子）力 S " 0 " の時は、スィッチ 1 5 2 1がオフ状態となり、 I L端子おょぴ I H端子とソース信号線 1 8とは切り離される（ l o u t端子が、ソース信号線 1 8と接続されている）。したがって、プログラム電流 I wはソース信号線 1 8には流れない。 P O端子はプログラム電流 I wをソース信号線に印加している時は、 " 1 " とし、スィッチ 1 5 2 1をオンして、プログラム電流 I wをソース信号線 1 8に流す。

P O端子に " 0 "を印加し、スィッチ 1 5 2 1をオープンにする時は、表示領域のいずれの画素行も選択されていない時である。単位トランジスタ 6 3 4は入力データ（D 0〜D 5 ) に基づいて電流をたえず、ソース信号線 1 8から引き込んでいる。この電流が選択された画素 1 6の V d d端子からトランジスタ 1 1 aを介してソース信号線 1 8に流れ込む電流である。したがって、いずれの画素行も選択されていない時は、画素 1 6からソース信号線 1 8に電流が流れる経路がない。いずれの画素行も選択されていない時とは、任意の画素行が選択され、次の画素行が選択されるまでの間に発生する。なお、このようないずれの画素（画素行）も選択されず、ソース信号線 1 8に流れ込む（流れ出す）経路がない状態を、全非選択期間と呼ぶ。

この状態で、 I O U T端子がソース信号線 1 8に接続されていると、オンしている単位トランジスタ 6 3 4 (実際にはオンしているのは D 0 〜D 5端子のデータにより制御されるスィツチ 6 4 1であるが）に電流が流れる。そのため、ソース信号線 1 8の寄生容量に充電された電荷が放電し、ソース信号線 1 8の電位が、急激に低下する。以上のように、ソース信号線 1 8の電位が低下すると、本来ソース信号線 1 8に書き込む電流により、元の電位まで回復するのに時間を要するようになつてしまう。

この課題を解決するため、本発明は、全非選択期間に、 P o端子に" 0 " を印加し、図 7 5のスィッチ 1 5 2 1をオフとして、 I O U T端子とソース信号線 1 8 とを切り離す。切り離すことにより、ソース信号線 1 8 から単位トランジスタ 6 3 4に電流が流れ込むことはなくなるから、全非選択期間にソース信号線 1 8の電位変化は発生しない。以上のように、全非選択期間に P O端子を制御し、ソース信号線 1 8から電流源を切り離すことにより、良好な電流書き込みを実施することができる。

また、画面に白表示領域（一定の輝度を有する領域）の面積（白面積）と、黒表示領域（所定以下の輝度の領域）の面積（黒面積）が混在し、白面積と黒面積の割合が一定の範囲の時、プリチャージを停止するという機能を付加することは有効である（適正プリチャージ）。この一定の範囲で、画像に縦筋が発生するからである。もちろん、逆に一定の範囲で、プリチャージするという場合もある。また、画像が動いた時、画像がノイズ的になるからである。適正プリチャージは、演算回路で白面積と黒面積に該当する画素のデータをカウント（演算）することにより、容易に実現することができる。

プリチャージ制御は、 R、 G、 Bで異ならせることも有効である。 E L素子 1 5は、 R、 G、 Bで発光開始電圧、発光輝度が異なっているからである。たとえば、 Rは、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 2 0以上でプリチャージを停止または開始し、 Gと Bは、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 1 6以上でプリチャージを停止または開始するという構成である。なお、実験おょぴ検討結果によれば、有機 E Lパネルの場合、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 1 0 0以上（つまり、黒面積が白面積の 1 0 0倍以上）でプリチヤージを停止することが好ましい。さらには、所定輝度の白面積：所定輝度の黒面積の比が 1 ： 2 0 0以上（つまり、黒面積が白面積の 2 0 0 倍以上）でプリチャージを停止することが好ましい。

プリチャージ電圧 P Vは、画素 1 6の駆動用トランジスタ 1 1 aが P チャンネルの場合、 V d d (図 1を参照）に近い電圧をソースドライバ回路（ I C ) 1 4から出力する必要がある。しかし、このプリチャージ電圧 P Vが V d dに近いほど、ソースドライバ回路（ I C) 1 4は高耐圧プロセスの半導体を使用する必要がある（高耐圧といっても、 5 (V) 〜 1 0 (V) であるが、しかし、 5 (V) 耐圧を超えると、半導体プロセス価格は高くなる点が課題である。したがって、 5 (V) 耐圧のプロセスを採用することにより高精細、低価格のプロセスを使用することができる）。

画素 1 6の駆動用トランジスタ 1 1 aのダイォード特性が良好で白表示のオン電流が確保した時、 5 (V) 以下であれば、ソースドライバ I C 1 4も 5 (V)プロセスを使用できるから問題は発生しない。しかし、ダイオード特性が 5 (V) を越えると時、問題となる。特に、プリチヤージは、トランジスタ 1 1 aのソース電圧 V d dに近いプリチャージ電圧 PVを印加する必要があるので、 I C 1 4から出力することができなくなる。

図 9 2は、この'課題を解決するパネル構成である。図 9 2では、ァレィ基板 Ί 1側にスィツチ回路 64 1を形成している。ソースドライノ I C 1 4からは、スィッチ 6 4 1のオンオフ信号を出力する。このオンォフ信号は、アレイ基板 7 1に形成されたレベルシフト回路 6 9 3で昇圧され、スィッチ 6 4 1をオンオフ動作させる。なお、スィッチ 6 4 1およびレベルシフト回路 6 9 3が画素のトランジスタを形成するプロセスで同時に、もしくは順次に、形成する。もちろん、外付け回路（ I C) で別途形成し、アレイ基板 7 1上に実装するなどしてもよい。

オンオフ信号は、先に説明（図 7 5など）したプリチャージ条件に基づいて、 I C 1 4の端子 7 6 1 aから出力される。したがって、プリチヤージ電圧の印加、駆動方法は図 9 2の実施例においても適用できることは言うまでもない。端子 7 6 1 aから出力される電圧（信号）は、 5

(V) 以下と低い。この電圧（信号）がレベルシフタ回路 6 9 3でスィツチ 6 4 1のオンオフ口ジックレベルまで振幅が大きくされる。

以上のように構成することにより、ソースドライバ回路（ I C) 1 4 はプログラム電流 I _wを駆動できる動作電圧範囲の電源電圧で十分になる。プリチャージ電圧 P Vは、動作電圧が高いアレイ基板 7 1で課題はなくなる。したがって、プリチャージもアノード電圧（V d d) まで十分印加できるようになる。

図 8 9のスィッチ 1 5 2 1もソースドライバ回路（ I C) 1 4内に形成（配置）するとなると耐圧が問題となる。たとえば、画素 1 6の V d d電圧が、 I C 1 4の電源電圧よりも高い場合、 1 〇 1 4の端子 7 6 1 に I C 1 4を破壊するような電圧が印加される危険があるからである。この課題を解決する実施例が図 9 1の構成である。アレイ基板 7 1にスィツチ回路 6 4 1を形成（配置）している。スィツチ回路 64 1の構成などは図 9 2で説明した構成、仕様などと同一または近似である。スィッチ 6 4 1は I C 1 4の出力よりも先で、かつソース信号線 1 8 の途中に配置されている。スィッチ 6 4 1がオンすることにより、画素 1 6をプログラムする電流 I wがソースドライバ回路（ I C) 1 4に流れ込む。スィッチ 6 4 1がオフすることにより、ソースドライバ回路（ I C) 1 4はソース信号線 1 8から切り離される。このスィッチ 6 4 1を制御することにより、図 9 0に図示する駆動方式などを実施することができる。

図 9 2と同様に端子 7 6 1 aから出力される電圧（信号）は、 5 (V) 以下と低い。この電圧（信号）がレベルシフタ回路 6 9 3でスィッチ 6 4 1のオンオフロジックレベルまで振幅が大きくされる。

以上のように構成することにより、ソースドライバ回路（ I C) 1 4 はプログラム電流 I wを駆動できる動作電圧範囲の電源電圧で十分になる。また、スィツチ 6 4 1もアレイ基板 Ί 1の電源電圧で動作するため、 P T/舅趣 5

244 画素 1 6から V d d電圧がソース信号線 1 8に印加されてもスィツチ 6 4 1が破壌することはなく、また、ソースドライバ回路（ I C) 1 4カ破壌されることもない。

なお、図 9 1のソース信号線 1 8の途中に配置（形成）されたスイツチ 64 1 とプリチャージ電圧 P V印加用スィツチ 64 1の双方をアレイ基板 7 1に形成（配置）してもよいことは言うまでもない（図 9 1 +図 9 2の構成が例示される）。

以前にも説明したが、図 1のように画素 1 6の駆動用トランジスタ 1 1 a、選択トランジスタ (l i b , 1 1 c) が Pチャンネルトランジスタの場合は、突き抜け電圧が発生する。これは、ゲート信号線 1 7 aの電位変動が、選択トランジスタ（ 1 1 b、 1 1 c ) の G— S容量（寄生容量）を介して、コンデンサ 1 9の端子に突き抜けるためである。 Pチヤンネルトランジスタ l i bがオフするときには V g h電圧となる。そのため、コンデンサ 1 9の端子電圧が V d d側に少しシフトする。そのため、選択トランジスタ 1 1 aのゲート（G) 端子電圧は上昇し、より黒表示となる。したがって、良好な黒表示を実現できる。

しかし、第 0階調目の完全黒表示は実現できるが、第 1階調などは表示しにくいことになる。もしくは、第 0階調から第 1階調まで大きく階調飛びが発生したり、特定の階調範囲で黒つぶれが発生したりする。この課題を解決する構成が、図 7 1の構成である。出力電流値を嵩上げする機能を有することを特徴としている。嵩上げ回路 7 1 1の主たる目的は、突き抜け電圧の補償である。また、画像データが黒レベル 0であっても、ある程度（数 Ι Ο ηΑ) 電流が流れるようにし、黒レベルの調整にも用いることができる。

基本的には、図 7 1は、図 64の出力段に嵩上げ回路（図 7 1の点線で囲まれた部分）を追加したものである。図 7 1は、電流値嵩上げ制御信号として 3ビット（K0、 K l、 Κ 2 ) を仮定したものであり、この 3ビットの制御信号により、孫電流源の電流値の 0〜 7倍の電流値を出力電流に加算することが可能である。

以上が本発明のソースドライバ回路（ I C) 1 4の基本的な概要である。以後、さらに詳細に本発明のソースドライバ回路（ I C) 1 4についてさらに詳しく説明をする。

E L素子 1 5に流す電流 I (Α) と発光輝度 B (n t ) とは線形の関係がある。つまり、 E L素子 1 5に流す電流 I (A) と発光輝度 B (n t ) とは比例する。電流駆動方式では、 1ステップ（階調刻み）は、電流（単位トランジスタ 6 34 ( 1単位））である。

人間の輝度に対する視覚は 2乗特性をもっている。つまり、 2乗の曲線で変化する時、明るさは直線的に変化しているように認識される。しかし、図 8 3の関係であると、低輝度領域でも高輝度領域でも、 E L素子 1 5に流す電流 I (A) と発光輝度 B (n t ) とは比例する。したがつて、 1ステップ（1階調）きざみづっ変化させると、低階調部（黒領域）では、 1ステップに対する輝度変化が大きい（黒飛びが発生する）。高階調部（白領域）は、ほぼ 2乗カーブの直線領域と一致するので、 1 ステップに対する輝度変化は等間隔で変化しているように認識される。以上のことから、電流駆動方式（ 1ステップが電流きざみの場合）において（電流駆動方式のソースドライバ回路（ I C) 1 4において）、黒表示領域の表示が特に課題となる。

この課題に対して、本発明は、図 7 9に図示するように、低階調領域 (階調 0 (完全黒表示）から階調（R 1) ) の電流出力の傾きを小さくし、高階調領域（階調（R 1 ) から最大階調（R) ) の電流出力の傾きを大きくする。つまり、低階調領域では、 1階調あたりに（ 1ステップ）増加する電流量と小さくする。高階調領域では、 1階調あたりに（1ス 03 02535

246 テツプ）增加する電流量と大きくする。図 7 9の 2つの階調領域で 1ステップあたりに変化する電流量を異ならせることにより、階調特性が 2 乗カーブに近くなり、低階調領域での黒飛びの発生はない。図 7 9などに図示する階調一電流特性カープをガンマカーブと呼ぶ。

なお、以上の実施例では、低階調領域と高階調領域の 2段階の電流傾きとしたが、これに限定するものではない。 3段階以上であっても良いことは言うまでもない。しかし、 2段階の場合は回路構成が簡単になるので好ましいことは言うまでもない。好ましくは、 5段階以上の傾きを発生できるようにガンマ回路は構成することが望ましい。

本発明の技術的思想は、電流駆動方式のソースドライバ回路（ I C ) などにおいて（基本的には電流出力で階調表示を行う回路である。したがって、表示パネルがアクティブマトリックス型に限定されるものではなく、単純マトリックス型も含まれる。）、 1階調ステップあたりの電流増加量が複数存在することである。

E Lなどの電流駆動型の表示パネルは、印加される電流量に比例して表示輝度が変化する。したがって、本発明のソースドライバ回路（ I C ) 1 4では、 1つの電流源（1単位トランジスタ） 6 3 4に流れるもととなる基準電流を調整することにより、容易に表示パネの輝度を調整することができる。

E L表示パネルでは、 R、 G、 Bで発光効率が異なり、また、 N T S C基準に対する色純度がずれている。したがって、ホワイトパランスを最適にするためには R G Bの比率を適正に調整する必要がある。調整は、 R G Bのそれぞれの基準電流を調整することにより行う。たとえば、 R の基準電流を 2 μ Αにし、 Gの基準電流を 1 . 5 ju Aにし、 Bの基準電流を 3 . 5 μ Aにする。以上のように少なくとも複数の表示色の基準電流のうち、少なくとも 1色の基準電流は変更あるいは調整あるいは制御できるように構成することが好ましい。

本発明のソースドライバ回路（ソースドライノ I C) 1 4では、図 6 7、図 1 4 8などにおける第 1段の電流源 6 3 1のカラントミラー倍率を小さくし（たとえば、基準電流が 1 μ Aであれば、トランジスタ 6 3 2 bに流る電流を 1/1 00の 1 0 n Aにするなど）、外部から調整する基準電流の調整精度をラフにできるようにし、かつ、チップ内の微小電流の精度を効率よく調整できるように構成している。以上のことは、図 1 4 7の基準電流 I b、図 1 5 7、図 1 5 8、図 1 5 9、図 1 6 0、図 1 6 1、図 1 6 3、図 1 64、図 1 6 5などの基準電流 I b、 I cにも適用されることは言うまでもない。

図 7 9のガンマカーブを実現できるように、低階調領域の基準電流の調整回路と高階調領域の基準電流の調整回路を具備している。なお、図 7 9は一点折れガンマ回路で発生する階調制御方法である。これは、説明を容易にするためであり、本発明はこれに限定するものではない。複数点折れガンマ回路であってもよいことは言うまでもない。

また、図示していないが、 R G Bで独立に調整できるように、 RGB ごとに低階調領域の基準電流の調整回路と高階調領域の基準電流の調整回路を具備している。もちろん、 1色を固定し、他の色の基準電流を調整することによりホワイトパランスを調整する時は、 2色（たとえば、 Gを固定している場合は、 R、 B) を調整する低階調領域の基準電流の調整回路と高階調領域の基準電流の調整回路を具備させればよい。

電流駆動方式は、図 8 3にも図示したように、 E Lに流す電流 I と輝度の関係は直線の関係がある。したがって、 RGBの混合によるホワイトパランスの調整は、所定の輝度の一点で RGBの基準電流を調整するだけでよい。つまり、所定の輝度の一点で RGBの基準電流を調整し、ホワイトバランスを調整すれば、基本的には全階調にわたりホワイトバランスがとれている。したがって、本発明は R G Bの基準電流を調整できる調整手段を具備する点、 1点折れまたは多点折れガンマカープ発生回路（発生手段）を具備する点に特徴がある。以上の事項は液晶表示パネルの回路ではなく、電流制御の E L表示パネルに特有の回路方式である。

図 7 9のガンマカーブの場合は、液晶表示パネルでは課題が発生する。まず、 R G Bのホワイトパランスを取るためには、ガンマカーブの折れ曲がり位置（階調 R 1 ) を R G Bで同一にする必要がある。この課題に対して、本発明の電流駆動方式では、ガンマカーブの相対的な関係を R G Bで同一にできるから可能である。また、低階調領域の傾きと高階調領域の傾きとの比率を R G Bで、一定にする必要がある。この課題に対して、本発明の電流駆動方式では、ガンマカーブの相対的な関係を R G Bで同一にできるから可能である。

以上のように、本発明の電流駆動方式では、図 8 3で図示するように、 R、 G、 Bでは傾きは異なるが、画素 1 6に印加する電流と E L素子 1 5の発光輝度とが直線関係にあることを利用している。この関係を利用することにより、各階調でホワイトバランスずれがなく、簡単な回路規模でガンマ回路を実現できるという特徴を発揮する。

本発明のガンマ回路では、一例として低階調領域で 1階調あたり 1 0 n A增加（低階調領域でのガンマカーブの傾き）にする。また、高階調領域で 1階調あたり 5 0 n A増加（高階調領域でのガンマカーブの傾き）する。

なお、高階調領域で 1階調あたり電流増加量/低階調領域で 1階調あたり電流増加量をガンマ電流比率と呼ぶ。この実施例では、ガンマ電流比率は、 5 0 n A/ 1 0 n A = 5である。 R G Bのガンマ電流比率は同一にする。つまり、 R G Bでは、ガンマ電流比率を同一にした状態で E L素子 1 5に流れる電流（=プログラム電流）を制御する。

図 8 0ではそのガンマカーブの例である。図 8 0の（a ) では、低階調部、高階調部とも 1階調あたりの電流増加が大きい。図 8 0の（b ) では、低階調部と高階調部とも 1階調あたりの電流増加は図 8 0の（ a ) に比較して小さレ、。ただし、図 8 0の（ a ) の R G Bのガンマ電流比率、図 8 0の（b ) の R G Bのガンマ比率は同一にしている。

このようにガンマ電流比率を R G Bで同一に維持したまま調整すると回路構成は容易になる。各色に、低階調部に印加する基準電流を発生する定電流回路と、高階調部に印加する基準電流を発生する定電流回路とを作製し、これらに相対的に流す電流を調整するボリゥムを作製（配置）すればよいからである。

図 7 7はガンマ電流比率を維持したまま、出力電流を可変する回路構成である。電流制御回路 7 7 2で低電流領域の基準電流源 7 7 1 Lと高電流領域の基準電流源 7 7 1 Hとのガンマ電流比率を維持したまま、電流源 6 3 3 L、 6 3 3 Hに流れる電流を変化させる。

また、図 7 8に図示するように、 I Cチップ（回路） 1 4内に形成した温度検出回路 7 8 1で表示パネルの温度を検出することが好ましい。有機 E L素子は、 R G Bを構成する材料により温度特性が異なるからである。この温度の検出は、温度検出回路 7 8 1に形成されたバイポーラトランジスタを用いて行う。パイポーラトランジスタの接合部の状態が温度により変化し、パイポーラトランジスタの出力電流が温度により変化することを利用する。この検出した温度を各色に配置（形成）した温度制御回路 7 8 2にフィードノックし、電流制御回路 7 7 2により温度補償を行う。

なお、ガンマ比率は、 3以上 1 0以下の関係にすることが適切である。さらに好ましくは、 4以上 8以下の関係にすることが適切である。特にガンマ電流比率は 5以上 7以下の関係を満足させることが好ましい。これを第 1の関係と呼ぶ。

また、低階調部と高階調部との変化ボイント（図 79の階調 R 1 )は、最大階調数の 1 Z3 2以上 1/4以下に設定するのが適切である（たとえば、最大階調数 Kが 6ビットの 64階調とすれば、 64/ 3 2 = 2 階調番目以上、 64/4 = 1 6階調番目以下にする）。さらに好ましくは、低階調部と髙階調部との変化ポイント（図 7 9の階調 R 1) は、最大階調数 Kの 1 Z 1 6以上 1 /4以下に設定するのが適切である（たとえば、最大階調数が 6ビットの 64階調とすれば、 6 4Z 1 6 = 4階調番目以上、 64/4= 1 6階調番目以下にする）。さらに好ましくは、最大階調数の 1/1 0以上 1/5以下に設定するのが適切である（なお、計算により小数点以下が発生する場合は切り捨てる。たとえば、最大階調数が 6ビットの 64階調とすれば、 64/1 0 = 6階調番目以上、 64/5 = 1 2階調番目以下にする）。以上の関係を第 2の関係と呼ぶ。

なお、以上の説明は、 2つの電流領域のガンマ電流比率の関係である。しかし、以上の第 2の関係は、 3つ以上の電流領域のガンマ電流比率がある（つまり、折れ曲がり点が 2箇所以上ある）場合にも適用される。つまり、 3つ以上の傾きに対し、任意の 2つの傾きに対する関係に適用すればよい。

以上の第 1の関係と第 2の関係の両方を同時に満足させることにより、黒飛びがなく良好な画像表示を実現できる。

図 8 2は、本発明の電流駆動方式のソースドライバ回路（ I C) 1 4 を 1つの表示パネルに複数個用いた実施例である。本発明のソースドラィバ I C 1 4は複数のドライバ I C 1 4を用いることを想定している。ソースドライバ I C 1 4にはスレーブ/マスター (S/M) 端子を具備している。

S/M端子を Hレベルにすることによりマスターチップとして動作し. 基準電流出力端子（図示せず）から、基準電流を出力する。この電流がスレープの I C 1 4 ( 1 4 a、 1 4 c ) の図 7 3、図 7 4の I NL、 I NH端子に流れる電流となる。 S/M端子を Lレベルにすることにより I C 1 4はスレーブチップとして動作し、基準電流入力端子（図示せず）から、マスターチップの基準電流を受け取る。この電流が図 7 3、図 7 4の I NL、 I NH端子に流れる電流となる。

基準電流入力端子、基準電流出力端子間で受け渡される基準電流は、各色の低階調領域と高階調領域の 2系統である。したがって、 RGBの 3色では、 3 X 2で 6系統となる。なお、上記の実施例では、各色 2系銃としたがこれに限定するものではなく、各色 3系統以上であっても良レ、。

本発明の電流駆動方式では、図 8 1に図示するように、折れ曲がり点 (階調 R 1など）を変更できるように構成している。図 8 1の（a ) では、階調 R 1で低階調部と高階調部とを変化させ、図 8 1の（b) では、階調 R 2で低階調部と高階調部とを変化させている。このように、折れ曲がり位置を複数箇所で変化できるようにしている。

具体的には、本発明では 6 4階調表示を実現できる。折れ曲がり点（R 1 ) は、なし、 2階調目、 4階調目、 8階調目、 1 6階調目としている。なお、完全黒表示を階調 0としているため、折れ曲がり点は 2、 4、 8、 1 6となるのであって、完全に黒表示の階調を階調 1 とするのであれば、折れ曲がり点は、 3、 5、 9、 1 7、 3 3となる。以上のように、折れ曲がり位置を 2の倍数の箇所（もしくは、 2の倍数 + 1の箇所：完全黒表示を階調 1 とした場合）でできるように構成することにより、回路構成が容易になるという効果が発生する。図 73は低電流領域の電流源回路部の構成図である。また、図 74は高電流領域の電流源部および嵩上げ電流回路部の構成図である。図 73 に図示するように低電流源回路部は基準電流 I NLが印加され、基本的にはこの電流が単位電流となり、入力データ L 0〜L 4により、単位トランジスタ 6 34が必要個数動作し、その総和として低電流部のプログラム電流 I w Lが流れる。

また、図 74に図示するように高電流源回路部は基準電流 I NHが印加され、基本的にはこの電流が単位電流となり、入力データ H0〜L 5 により、単位トランジスタ 6 34が必要個数動作し、その総和として低電流部のプログラム電流 I wHが流れる。

嵩上げ電流回路部も同様であって、図 74に図示するように基準電流 I NHが印加され、基本的にはこの電流が単位電流となり、入力データ AK 0〜AK 2により、単位トランジスタ 6 34が必要個数動作し、その総和として嵩上げ電流に対応する電流 I wKが流れる。

ソース信号線 1 8に流れるプログラム電流 I wは I w= I wH+ I w L + I wKである。 I wHと I wLの比率、つまりガンマ電流比率は、先にも説明した第 1の関係を満足させるようにする。

図 7 3、図 74に図示するようにオンオフスィッチ 64 1は、インバータ 7 3 2と Pチヤンネルトランジスタと Nチャンネルトランジスタからなるアナログスィッチ 73 1から構成される。このようにスィッチ 6 4 1を、ィンバータ 73 2と Pチャンネルトランジスタと Nチャンネルトランジスタからなるアナログスィッチ 73 1から構成することにより、オン抵抗を低下することができ、単位トランジスタ 6 34とソース信号線 1 8間の電圧降下が極めて小さくすることができる。このことは本発明の他の実施例においても適用されることは言うまでもない。

図 7 3の低電流回路部と図 74の高電流回路部の動作について説明をする。本発明のソースドライバ回路（ I C) 1 4は、低電流回路部 L O 〜L 4の 5ビットで構成され、高電流回路部 H 0〜H 5の 6ビットで構成される。なお、回路の外部から入力されるデータは D 0〜D 5の 6ビット（各色 64階調）である。この 6ビットデータを L 0〜 L 4の 5ビット、高電流回路部 H 0〜H 5の 6ビットに変換してソース信号線に画像データに対応するプログラム電流 I wを印加する。つまり、入力 6ビットデータを、 5 + 6 = 1 1ビットデータに変換している。したがって、高精度のガンマカープを形成できる。

以上のように、入力 6ビットデータを、 5 + 6 = 1 1ビットデータに変換している。本発明では、高電流領域の回路のビット数（H) は、入力データ（D)のビット数と同一にし、低電流領域の回路のビット数（L) は、入力データ（D) のビット数一 1 としている。なお、低電流領域の回路のビット数（L) は、入力データ（D) のビット数一 2としてもよレ、。このように構成することにより、低電流領域のガンマカーブと、高電流領域のガンマカーブと力 S、 E L表示パネルの画像表示に最適になる。以下、低電流領域の回路制御データ（L 0〜L 4) と高電流領域の回路制御データ（H 0〜H4) との制御方法について、図 84から図 8 6 を参照しながら説明をする。 · ' 本発明は図 7 3の図 7 3の L 4端子に接続された、単位トランジスタ 6 34 aの動作に特徴がある。この 6 34 aは 1単位の電流源となる 1 つのトランジスタで構成されている。このトランジスタをオンオフさせることにより、プログラム電流 I wの制御（オンオフ制御）が容易になる。

図 84は、低電流領域と高電流領域を階調 4で切り替える場合の低電流側信号線（L) と高電流側信号線（H) との印加信号である。なお、図 84から図 8 6において、階調 0から 1 8まで図示しているが、実際は 6 3階調目まである。したがって、各図面において階調 1 8以上は省略している。また、表の " 1 " の時にスィッチ 64 1がオンし、該当単位トランジスタ 6 34とソース信号線 1 8とが接続され、表の " 0 " の時にスィッチ 6 4 1がオフするとしている。

図 84において、完全黒表示の階調 0の場合は、（L 0〜： L 4) = (0、 0、 0、 0、 0) であり、（H0〜H 5) = (0、 0、 0、 0、 0) である。したがって、すべてのスィッチ 641はオフ状態であり、ソース信号線 1 8にはプログラム電流 I w= 0である。

階調 1では、（L 0〜L 4) = ( 1、 0、 0、 0、 0) であり、（H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 1つの単位トランジスタ 6 34がソース信号線 1 8に接続されている _c 高電流領域の単位電流源はソース信号線 1 8には接続されていない。

階調 2では、（L 0〜L 4) = (0、 1、 0、 0、 0) であり、（H 0〜H 5) = (0、 0、 0、 0、 0 ) である。したがって、低電流領域の 2つの単位トランジスタ 6 34がソース信号線 1 8に接続されている _c 高電流領域の単位電流源はソース信号線 1 8には接続されていない。

階調 3では、（L 0〜L 4) = ( 1、 1、 0、 0、 0) であり、（H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 2つのスィッチ 64 1 L a、 64 1 L bがオンし、 3つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。

階調 4では、（L 0〜L 4) = ( 1、 1、 0、 0、 1 ) であり、（H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 3つのスィッチ 64 1 L a、 64 1 L b、 64 1 L eがオンし、 4つの単位電流源 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。階調 5以上では、低電流領域（L 0〜L 4) = ( 1、 1、 0、 0、 1) は変化がない。しかし、高電流領域において、階調 5では（H0〜H 5) = (1、 0、 0、 0、 0) であり、スィッチ 64 1 H aがオンし、高電流領域の 1つの単位電流源 641がソース信号線 1 8と接続されているまた、階調 6では（H0〜H 5) = (0、 1、 0、 0、 0) であり、スイッチ 64 1 Hbがオンし、高電流領域の 2つの単位電流源 64 1がソース信号線 1 8と接続される。同様に、階調 7では（H 0〜H 5) = ( 1、 1、 0、 0、 0 ) であり、 2つのスィッチ 64 1 H aスィッチ 64 1 H bがオンし、高電流領域の 3つの単位電流源 64 1がソース信号線 1 8 と接続される。さらに、階調 8では（H0〜H 5) = (0、 0、 1、 0、 0) であり、 1つのスィッチ 64 l H cがオンし、高電流領域の 4つの単位電流源 64 1がソース信号線 1 8と接続される。以後、図 84のように順次スィツチ 64 1がオンオフし、プログラム電流 I wがソース信号線 1 8に印加される。

以上の動作で特徴的なのは、折れ曲がり点において、高階調部の階調では、低階調部の電流に加算されて、高階調部のステップ（階調）に応じた電流がプログラム電流 I wとなっていることである。なお、低電流領域と高電流領域の切り換わり点、正確には、プログラム電流 I wとしては、高電流領域の階調の場合、低電流 I w Lが加算されているので、切換り点という表現は正しくない。また、嵩上げ電流 I wKも加算されている。

1ステップの階調（電流が変化する点あるいはボイントもしくは位置というべきであろう）を境として、低電流領域の制御ビット（L) が変化しない点である。また、この.時、図 7 3の L 4端子に "1 " となり、スィッチ 64 1 eがオンし、単位トランジスタ 6 34 aに電流が流れている点である。したがって、図 8 4の階調 4では低階調部の単位トランジスタ（電流源） 6 3 4が 4個動作している。そして、階調 5では、低階調部の単位トランジスタ（電流源） 6 3 4が 4個動作し、かつ高階調部のトランジスタ（電流源） 6 3 4が 1個動作している。以後同様に、階調 6では、低階調部の単位トランジスタ（電流源） 6 3 4が 4個動作し、かつ高階調部のトランジスタ（電流源） 6 3 4が 2個動作する。したがって、折れ曲がりボイントである階調 5以上では、折れ曲がりボイント以下の低階調領域の電流源 6 3 4が階調分（この場合、 4個）オンし、これに加えて、順次、高階調部の電流源 6 3 4が階調に応じた個数順次オンしていく。

図 7 3における L 4端子の単位トランジスタ 6 3 4 aの 1個は有用に作用していることがわかる。この単位トランジスタ 6 3 4 aがないと、階調 3の次に、高階調部の単位トランジスタ 6 3 4が 1個オンする動作になる。そのため、切り替わりポイントが 4、 8、 1 6とレヽうように 2 の乗数（累乗）にならない。 2の乗数は 1信号のみが " 1 " となった状態である。

以上の理由から、 2の重み付けの信号ラインが " 1 " となったという条件判定がやりやすい。そのため、条件判定のハード規模を小さくすることができる。つまり、 I Cチップの論理回路が簡略化し、結果としてチップ面積が小さい I Cを設計できるのである（低コスト化が可能である）。

図 8 5は、低電流領域と高電流領域を階調 8で切り替える場合の低電流側信号線（L ) と高電流側信号線（H ) との印加信号の説明図である。図 8 5において、完全黒表示の階調 0の場合は、図 8 4と同様であり、 ( L 0〜L 4 ) = ( 0、 0、 0、 0、 0 ) であり、（H O〜H 5 ) = ( 0、 0、 0、 0、 0 ) である。したがって、すべてのスィッチ 6 4 1はオフ状態であり、ソース信号線 1 8にはプログラム電流 I w= 0である。

同様に階調 1では、（L 0〜L 4) = (1、 0、 0、 0、 0) であり、 (H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 1つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていなレ、。

階調 2では、（L 0〜L 4) = (0、 1、 0、 0、 0) であり、（H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 2つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。

階調 3では、（L 0〜L 4) = (1、 1、 0、 ◦、 0) であり、（H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 2つのスィッチ 641 L a、 64 1 L bがオンし、 3つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。

以下も同様に、階調 4では、（L 0〜L 4) = (0、 0、 1、 0、 0) であり、（H0〜H 5) = (0、 0、 0、 0、 0) である。また、階調 5では、（L 0〜L 4) = (1、 0、 1、 0、 0) であり、（H0〜H 5) = (0、 0、 0、 0、 0) である。階調 6では、（L 0〜L 4) = (0、 1、 1、 0、 0) であり、（H 0〜H 5) = (0、 0、 0、 0、 0 ) である。また、階調 7では、（L 0〜L 4) = (1、 1、 1、 0、 0) であり、（H0〜H 5) = (0、 0、 0、 0、 0) である。

階調 8が切り替わりボイント（折れ曲がり位置）である。階調 8では、 (L 0〜L 4) = ( 1、 1、 1、 0、 1) であり、（H0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 4つのスィッチ 6 4 1 L a 64 1 L b、 64 1 L c、 641 L eがオンし、 8つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。

階調 8以上では、低電流領域（L 0〜L 4) = ( 1、 1、 1、 0、 1 ) は変化がない。しかし、高電流領域において、階調 9では（H 0〜H 5) = (1、 0、 0、 0、 0) であり、スィッチ 64 1 H aがオンし、高電流領域の 1つの単位電流源 64 1がソース信号線 1 8と接続されている _c 以下、同様に、階調ステップに応じて、高電流領域の単位トランジスタ 6 34の個数が 1個ずつ増加する。つまり、階調 1 0では（H0〜H 5) = (0、 1、 0、 0、 0) であり、スィッチ 64 1 Hbがオンし、高電流領域の 2つの単位電流源 64 1がソース信号線 1 8と接続される c 同様に、階調 1 1では（H0〜H 5) = ( 1、 1、 0、 0、 0) であり、 2つのスィッチ 64 I H aスィッチ 64 I Hbがオンし、高電流領域の 3つの単位電流源 64 1がソース信号線 1 8と接続される。さらに、階調 1 2では（H 0~H 5) = (0、 0、 1、 0、 0) であり、 1つのスイッチ 64 1 H cがオンし、高電流領域の 4つの単位電流源 641がソース信号線 1 8 と接続される。以後、図 84のように順次スィツチ 64 1がオンオフし、プログラム電流 I wがソース信号線 1 8に印加される。図 8 6は、低電流領域と高電流領域を階調 1 6で切り替える場合の低電流側信号線（L) と高電流側信号線（H) との印加信号の説明図である。この場合も図 84、図 8 5と基本的な動作は同じである。

つまり、図 8 6において、完全黒表示の階調 0の場合は、図 8 5と同様であり、（L 0〜L 4) = (0、 0、 0、 0、 0) であり、（H0〜 H 5 ) = (0、 0、 0、 0、 0) である。したがって、すべてのスイツチ 64 1はオフ状態であり、ソース信号線 1 8にはプログラム電流 I w = 0である。同様に階調 1から階調 1 6までは、高階調領域の（H0〜 H 5 ) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 1 つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。つまり、低階調領域の（L 0〜L 4) のみが変化する。

つまり、階調 1では、（L 0〜L 4) = (1、 0、 0、 0、 0) であり、階調 2では、（L 0〜L 4) = (0、 1、 0、 0、 0) であり、階調 3では、（L 0〜L 4) = (1、 1、 0、 0、 0) であり、階調 2では、（L 0〜L 4) = (0、 0、 1、 0、 0) である。以下階調 1 6まで順次カウントされる。つまり、階調 1 5では、（L 0〜L 4) = (1、 1、 1、 1、 0) であり、階調 1 6では、（L 0〜L 4) = (1、 1、 1、 1、 1 ) である。階調 1 6では、階調を示す D 0〜D 5の 5ビット目（D 4) のみが 1本オンするため、データ D 0〜D 5の表現している内容が 1 6であるということが、 1データ信号線（D 4) の判定で決定できる。したがって、論理回路のハード規模が小さくすることができる。階調 1 6が切り替わりポイント（折れ曲がり位置）である。もしくは階調 1 7が切り替わりポイントというべきであるかもしれない。階調 1 6では、（L 0〜L 4) = ( 1、 1、 1、 1、 1 ) であり、（H 0〜H 5) = (0、 0、 0、 0、 0) である。したがって、低電流領域の 4つのスィッチ 64 1 L a、 64 1 L b、 64 1 L c、 641 d、 64 1 L eがオンし、 1 6つの単位トランジスタ 6 34がソース信号線 1 8に接続されている。高電流領域の単位電流源はソース信号線 1 8には接続されていない。

階調 1 6以上では、低電流領域（L 0〜L 4) = ( 1、 1、 1、 0、 1) は変化がない。しかし、高電流領域において、階調 1 7では（H0

〜H 5) - (1、 0、 0、 0、 0) であり、スィッチ 64 1 H aがオンし、高電流領域の 1つの単位電流源 64 1がソース信号線 1 8と接続されている。以下、同様に、階調ステップに応じて、高電流領域の単位トランジスタ 6 34の個数が 1個ずつ増加する。つまり、階調 1 8では（H 0〜H 5) = (0、 1、 0、 0、 0) であり、スィッチ 64 1 Hbがオンし、高電流領域の 2つの単位電流源 64 1がソース信号線 1 8と接続される _t 同様に、階調 1 9では（H0〜H 5) = ( 1、 1、 0、 0、 0) であり、 2つのスィッチ 64 l H aスィッチ 64 l Hbがオンし、高電流領域の 3つの単位電流源 64 1がソース信号線 1 8と接続される。さらに、階調 20では（H0〜H5) = (0、 0、 1、 0、 0) であり、 1つのスイッチ 641 H cがオンし、高電流領域の 4つの単位電流源 64 1がソース信号線 1 8と接続される。

以上のように、切り替わりポイント（折れ曲がり位置）で、 2の乗数の個数の電流源（1単位トランジスタ） 6 34がオンもしくはソース信号線 1 8と接続する（逆に、オフとなる構成も考えられる）ように構成するロジック処理などがきわめて容易になる。

たとえば、図 84に図示するように折れ曲がり位置が階調 4 (4は 2 の乗数である）であれば、 4個の電流源（1単位） 6 34が動作などするように構成する。そして、それ以上の階調では、高電流領域の電流源 (1単位） 6 34が加算されるように構成する。

また、図 8 5に図示するように折れ曲がり位置が階調 8 ( 8は 2の乗数である）であれば、 8個の電流源（ 1単位） 6 34が動作などするように構成する。そして、それ以上の階調では、高電流領域の電流源（1 単位） 6 34が加算されるように構成する。本発明の構成を採用すれば、 64階調に限らず（1 6階調： 40 9 6色、 2 5 6階調： 1 6 70万色など）、あらゆる階調表現で、ハード構成が小さなガンマ制御回路を構成できる。

なお、図 84、図 85、図 86で説明した実施例では、切り替わりポイントの階調が 2の乗数となるとしたが、これは、完全黒階調が階調 0 とした場合である。階調 1を完全黒表示とする場合は、 1加算する必要がある。

本発明で重要なのは、複数の電流領域（低電流領域、高電流領域など）を有し、その切り替わりポイントを信号入力が少なく判定（処理）できるように構成することである。その一例として、 2の乗数であれば、 1 信号線を検出するだけでよいからハード規模が極めて小さくなるという技術的思想である。また、その処理を容易にするため、電流源 6 3 4 a を付加する。

負論理であれば、 2 、 4 、 8 · · ·ではなく、階調 1 、 3 、 7 、 1 5 · · · で切り替わりポイントとすればよい。また、階調 0を完全黒表示とした、これに限定するものではない。たとえば、 6 4階調表示であれば、階調 6 3を完全黒表示状態とし、階調 0を最大の白表示としてもよい。この場合は、逆方向に考慮して、切り替わりポイントを処理すればよい。したがって、 2の乗数から処理上、異なる構成となる場合がある。

切り替わりポイント（折れ曲がり位置）は、 1つのガンマカーブに限定されるものではない。折れ曲がり位置が複数存在しても本発明の回路を構成することができる。たとえば、折れ曲がり位置が階調 4と階調 1 6に設定することができる。また、階調 4と階調 1 6と階調 3 2というように 3ポイント以上に設定することもできる。

以上の実施例は、階調が 2の乗数に設定するとして説明をしたが、本発明はこれに限定するものではない。たとえば、 2の乗数の 2と 8 ( 2 + 8 = 1 0階調目、つまり、判定に要する信号線は 2本）で折れ曲がり点を設定してもよい。それ以上の、 2の乗数の 2と 8と 1 6 ( 2 + 8 + 1 6 = 2 6階調目、つまり、判定に要する信号線は 3本）で折れ曲がり点を設定してもよい。この場合は、多少判定あるいは処理に要するハード規模が大きくなるが、回路構成上、十分に対応することができる。また、以上の説明した事項は本発明の技術的範疇に含まれることは言うまでもない。

図 8 7に図示するように、本発明のソースドライバ回路（ I C ) 1 4 は 3つの部分の電流出力回路 7 0 4から構成されている。髙階調領域で動作する高電流領域電流出力回路 7 0 4 aであり、低電流領域および高階調領域で動作する低電流領域電流出力回路 7 0 4 bであり、嵩上げ電流を出力する低電流領域電流出力回路 7 0 4 bである。

高電流領域電流出力回路 7 0 4 a と電流嵩上げ電流出力回路 7 0 4 c は高電流を出力する基準電流源 7 7 1 aを基準電流として動作し、低電流領域電流出力回路 7 0 4 bは低電流を出力する基準電流源 7 7 1 bを基準電流として動作する。

先にも説明したが、電流出力回路 7 0 4は、高電流領域電流出力回路 7 0 4 a , 低電流領域電流出力回路 7 0 4 b、電流嵩上げ電流出力回路 7 0 4 cの 3つに限定するものではなく、高電流領域電流出力回路 7 0 4 a と低電流領域電流出力回路 7 0 4 bの 2つでもよく、また、 3っ以上の霉流出力回路 7 0 4から構成してもよい。また、基準電流源 7 7 1 はそれぞれの電流領域電流出力回路 7 0 4に対応して配置または形成してもよく、また、すべての電流領域電流出力回路 7 0 4で共通にしてもよい。

以上の電流出力回路 7 0 4が階調データに対応して、内部の単位トランジスタ 6 3 4が動作し、ソース信号線 1 8から電流を吸収する。前記と単位トランジスタ 6 3 4は、 1水平走査期間（ 1 H ) 信号に同期して動作する。つまり、 1 Hの期間の間、該当する階調データに基づく電流を入力する（単位トランジスタ 6 3 4が Nチャンネルの場合）。

一方、ゲートドライバ回路 1 2も 1 H信号に同期して、基本的には 1 本のゲート信号線 1 7 aを順次選択する。つまり、 1 H信号に同期して、第 1 H期間にはゲート信号線 1 7 a ( 1 ) を選択し、第 · 2 Η期間にはゲート信号線 1 7 a ( 2 ) を選択し、第 3 H期間にはゲート信号線 1 7 a ( 3 ) を選択し、第 4 H期間にはゲート信号線 1 Ί a ( 4 ) を選択する。しかし、第 1のゲート信号線 1 7 aが選択されてから、次の第 2のゲ一ト信号線 1 7 aが選択される期間には、どのゲート信号線 1 7 aも選択されない期間（非選択期間、図 8 8の t lを参照）を設ける。非選択期間は、ゲート信号線 1 7 a の立ち上がり期間、立下り期間が必要であり、選択トランジスタ 1 1 dのオンオフ制御期間を確保するために設ける。

いずれかのゲート信号線 1 7 aにオン電圧が印加され、画素 1 6のトランジスタ 1 1 b、選択トランジスタ 1 1 cがオンしていれば、 V d d 電源（アノード電圧）から駆動用トランジスタ 1 1 aを介して、ソース信号線 1 8にプログラム電流 I wが流れる。このプログラム電流 I wが単位トランジスタ 6 3 4に流れる（図 8 8の t 2期間）。なお、ソース信号線 1 8には寄生容量 Cが発生している（ゲート信号線とソース信号線とのクロスポイントの容量などにより寄生容量が発生する）。

しかし、いずれのゲート信号線 1 7 aも選択されていない（非選択期間図 8 8の t 1期間）はトランジスタ 1 1 aを流れる電流経路がない。単位トランジスタ 6 3 4は電流を流すから、ソース信号線 1 8の寄生容量から電荷を吸収する。そのため、ソース信号線 1 8の電位が低下する (図 8 8の Aの部分）。ソース信号線 1 8の電位が低下すると、次の画像データに対応する電流を書き込むのに時間がかかる。

この課題を解決するため、図 8 9に図示するように、ソース端子 7 6 1 との出力端にスィッチ 6 4 1 aを形成する。また、電流嵩上げ電流出力回路 7 0 4 cの出力段にスィツチ 6 4 1 bを形成または配置する。非選択期間 t 1に、制御端子 S 1に制御信号を印加し、スィッチ 6 4

1 aをオフ状態にする。選択期間 t 2ではスィツチ 6 4 1 aをオン状態 ' (導通状態）にする。オン状態の時にはプログラム電流 I w = I w H +

I w L + I w Kが流れる。スィッチ 6 4 1 aをオフにすると I w電流は流れない。したがって、図 9 0に図示するように図 8 8の Aのような電位に低下する（変化はない）。なお、スィッチ 6 4 1 のアナログスイツチ 7 3 1のチャンネル幅 Wは、 1 0 m以上 1 0 0 / m以下にする。このアナログスィツチの W (チャンネル幅）はオン抵抗を低減するために、

1 0 μ m以上にする必要がある。しかし、あまり Wが大きいと、寄生容量も大きくなるので 1 0 0 m以下にする。さらに好ましくは、チャンネル幅 Wは 1 5 m以上 6 0 m以下にすることが好ましい。

スィッチ 6 4 1 bは低階調表示のみに制御するスィツチである。低階調表示（黒表示）時は、画素 1 6のトランジスタ 1 1 aのゲート電位は V d dに近くする必要がある（したがって、黒表示では、ソース信号線

1 8の電位は V d d近くにする必要がある）。また、黒表示では、プログラム電流 I wが小さく、図 8 8の Aように一度、電位が低下してしまうと、正規の電位に復帰するのに長時間を要する。

そのため、低階調表示の場合は、非選択期間 t 1が発生することを避けなくてはならない。逆に、高階調表示では、プログラム電流 I wが大きいため、非選択期間 t 1が発生しても問題がない場合が多い。したがつて、本発明では、高階調表示の画像書き込みでは、非選択期間でもスイッチ 6 4 1 a、スィッチ 6 4 1 bの両方をオンさせておく。また、嵩上げ電流 I w Kも切断しておく必要がある。極力黒表示を実現するためである。低階調表示の画像書き込みでは、非選択期間ではスィッチ 6 4

1 aをオンさせておき、スィッチ 6 4 1 bはオフするというように駆動する。スィッチ 6 4 1 bは端子 S 2で制御する。なお、低階調表示および高階調表示の両方で、非選択期間 t 1 にスィツチ 6 4 1 aをオフ（非導通状態）、スィッチ 6 4 1 bはオン（導通）させたままにするという駆動を実施してもよい。もちろん、低階調表示およぴ高階調表示の両方で、非選択期間 t 1にスィッチ 6 4 1 a、スィツチ 6 4 l bの両方をオフ（非導通）させた駆動を実施してもよい。いずれにしても、制御端子 S l、 S 2の制御でスィッチ 6 4 1を制御できる。なお、制御端子 S l、 S 2はコマンド制御で制御する。

たとえば、制御端子 S 2は非選択期間 t 1をオーバーラップするように t 3期間を " 0 " 口ジックレベルとする。このように制御にすることにより、図 8 8の Aの状態は発生しない。また、階調が一定以上の黒表示レベルの時は、制御端子 S 1を " 0 "ロジックレベルとする。すると、嵩上げ電流 I w Kは停止し、より黒表示を実現できる。

通常のドライバ I Cでは、出力近傍に保護ダイォード 1 6 7 1が形成されている（図 1 6 7を参照のこと）。保護ダイォード 1 6 7 1は、 I C 1 4外部から静電気で I C 1 4が破壌されることを防止するために形成される。一般的に保護ダイォード 1 6 7 1は出力配線 6 4 3と電源 V c c間、出力配線 6 4 3とグランド間に形成される。

保護ダイォード 1 6 7 1は、静電気による破壌防止には有効である。しかし、等価回路図的には、コンデンサ（寄生容量）とみなされる。電流駆動方式では、出力端子 6 4 3に寄生容量があると電流書込みが困難になる。

本発明はこの課題を解決する方法である。ソースドライバ I C 1 4は、出力段には保護ダイォード 1 6 7 1が形成された状態で製造される。製造されたソースドライバ I C 1 4はアレイ基板 7 1に積載または配置され、出力端子 7 6 1 とソース信号線 1 8とが接続される。出力端子 7 6 1 とソース信号線 1 8 との接続後、図 1 6 9の（ a ) に図示するように a点および b点がレーザー光 1 5 0 2で切断され、保護ダイォード 1 6 1が出力配線 6 4 3から切り離される。または、図 1 6 9の（b ) に図示するように、 c点おょぴ d点にレーザー光 1 5 0 2が照射され、切断される。したがって、保護ダイォード 1 6 7 1がフローティング状態となる。

以上のように保護ダイォード 1 6 7 1が出力配線 6 4 3から切り離されることにより、または、保護ダイォード 1 6 7 1をフローティング状態にすることにより、保護ダイォード 1 6 7 1による寄生容量の発生を防止でき、また、 I C 1 4の実装後に、保護ダイォード 1 6 7 1が出力配線 6 4 3から切り離されることにより、または、保護ダイォード 1 6 7 1をフローティング状態にするため、静電気による破壌の問題も発生しない。

なお、レーザー光 1 5 0 2の照射は、図 1 6 8に図示するように、ァレイ基板 7 1 の裏面から行う。アレイ基板 7 1はガラス基板であり、光透過性を有する。したがって、レーザー光 1 5 0 2はアレイ基板 7 1を透過することができる。

以上の実施例は、表示パネルに 1つのソースドライバ I C 1 4を積載することを前提にした実施例として説明した。しかし、本発明はこの構成に限定されるものではない。ソースドライバ I C 1 4を 1つの表示パネルに複数積載する構成でもよい。たとえば、図 9 3は 3つのソースドライバ I C 1 4を積載した表示パネルの実施例である。

図 8 2でも説明したように、本発明の電流駆動方式のソースドライバ回路（ I C ) 1 4は複数のドライノ I C 1 4を用いることに対応している。そのため、スレーブ/マスター（ S /M) 端子を具備している。 S /M端子を Hレベルにすることによりマスターチップとして動作し、基準電流出力端子（図示せず）から、基準電流を出力する。もちろん、 S ZM端子のロジックは逆極性でもよい。

スレーブ/マスター ( S / M ) の切り替えは、ソースドライバ I C 1 4へのコマンドにより切り替えても良い。基準電流はカスケ一ド電流接続線 9 3 1で伝達される。 S / M端子を Lレベルにすることにより I C 1 4はスレーブチップとして動作し、基準電流入力端子（図示せず）から、マスターチップの基準電流を受け取る。この電流が図 7 3、図 7 4 の I N L、 I N H端子に流れる電流となる。

一例として、基準電流は I Cチップ 1 4の中央部（真中部分）の電流出力回路 7 0 4で発生させる。マスターチップの基準電流は外部から外付け抵抗、あるいは I C内部に配置あるいは構成された電流きざみ方式の電子ボリゥムにより、基準電流が調整されて印加される。

なお、 I Cチップ 1 4の中央部にはコントローノレ回路（コマンドデコーダなど）なども形成（配置）される。基準電流源をチップの中央部に形成するのは、基準電流発生回路とプログラム電流出力端子 7 6 1までの距離を極力短くするためである。

図 9 3の構成では、マスターチップ 1 4 b より基準電流が 2つのスレープチップ（1 4 a、 1 4 c ) に伝達される。スレーブチップは基準電流を受け取り、この電流を基準として、親、子、孫電流を発生させる。なお、マスターチップ 1 4 bがスレーブチップに受け渡す基準電流は、カレントミラー回路の電流受け渡しにより行う（図 6 7を参照のこと）。電流受け渡しを行うことにより、複数のチップで基準電流のずれはなくなり、画面の分割線が表示されなくなる。

図 9 4は基準電流の受け渡し端子位置を概念的に図示している。 I C チップの中央部に配置されて信号入力端子 9 4 1 iに基準電流信号線 9 3 2が接続されている。この基準電流信号線 9 3 2に印加される電流（なお、電圧の場合もある。図 7 6を参照のこと）は、 E L材料の温特補償がされている。また、 E L材料の寿命劣化による補償がされている。基準電流信号線 9 32に印加された電流（電圧）に基づき、チップ 1 4内で各電流源（6 3 1、 6 3 2、 6 3 3、 6 34) を駆動する。この基準電流が力レントミラ一回路を介して、スレーブチップへの基準電流として出力される。スレーブチップへの基準電流は端子 94 1 oから出力される。端子 94 1 οは基準電流発生回路 704の左右に少なくとも 1個以上配置（形成）される。図 94では、左右に 2個ずつ配置（形成）されている。この基準電流が、カスケ一ド信号線 9 3 1 a l、 9 3 1 a 2、 9 3 1 b l、 9 3 1 b 2でスレープチップ 1 4に伝達される。なお、スレーブチップ 14 aに印加された基準電流を、マスターチップ 1 4 b にフィードバックし、ずれ量を補正するように回路を構成してもよい。有機 E L表示パネルをモジュール化する際、問題となる事項に、ァノード配線 9 5 1、力ソード配線の引き回し（配置）の抵抗値の課題がある。有機 E L表示パネルは、 E L素子 1 5の駆動電圧が比較的低いかわりに、 E L素子 1 5に流れる電流が大きい。そのため、 E L素子 1 5に電流を供給するアノード配線、力ソード配線を太くする必要がある。一例として、 2ィンチクラスの E L表示パネルでも高分子 E L材料では、 200 mA以上の電流をァノード配線 9 5 1に流す必要がある。そのため、アノード配線 9 5 1の電圧降下を防止するため、アノード配線は 1 Ω以下の低抵抗化する必要がある。しかし、アレイ基板 7 1では、配線は薄膜蒸着で形成するため、低抵抗化は困難である。そのため、パターン幅を太くする必要がある。しかし、 200 mAの電流をほとんど電圧降下なしで伝達するためには、配線幅が 2 mm以上となるという課題があった。

図 1 0 5は従来の E L表示パネルの構成である。表示画面 50の左右に内蔵ゲートドライバ回路 1 2 a、 1 2 bが形成（配置）されている。また、ソースドライバ回路 1 4 pも画素 1 6のトランジスタと同一プロセスで形成されている（内蔵ソースドライバ回路）。

アノード配線 9 5 1はパネルの右側に配置されている。アノード配線 9 5 1には V d d電圧が印加されている。ァノード配線 9 5 1幅は一例として 2 mm以上である。ァノード配線 9 5 1は画面の下端から画面の上端に分岐されている。分岐数は画素列数である。たとえば、 QC I F パネルでは、 1 7 6列 X RGB = 5 2 8本である。一方、ソース信号線 1 8は内蔵ソースドライバ回路 1 4 pから出力されている。ソース信号線 1 8は画面の上端から画面の下端に配置（形成）されている。また、内蔵ゲートドライバ回路 1 2の電源配線 1 0 5 1も画面の左右に配置されている。

したがって、表示パネルの右側の額縁は狭くすることができない。現在、携帯電話などに用いる表示パネルでは、狭額縁化が重要である。また、画面の左右の額縁を均等にすることが重要である。しかし、図 1 0 5の構成では、狭額縁化が困難である。

この課題を解決するため、本発明の表示パネルでは、図 1 0 6に図示するように、ァノード配線 9 5 1はソースドライバ I C 1 4の裏面に位置する箇所、かつアレイ表面に配置（形成）している。ソースドライバ回路（ I C) 1 4は半導体チップで形成（作製）し、 COG (チップォンガラス）技術でアレイ基板 7 1に実装している。ソースドライバ I C 1 4化にアノード配線 9 5 1を配置（形成）できるのは、チップ 1 4の裏面に基板に垂直方向に 1 0 μ πι~ 3 0 / mの空間があるからである。図 1 0 5のように、ソースドライバ回路 1 4 pをアレイ基板 7 1に直接形成すると、マスク数の問題、あるいは歩留まりの問題、ノイズの問題からソースドライバ回路 1 4 pの下層あるいは上層にァノード配線 (ベースアノード線、アノード電圧線、基幹アノード線） 9 5 1を形成することは困難である。

また、図 1 0 6に図示するように、共通ァノード線 9 6 2を形成し、ベースァノード線 9 5 1 と共通ァノード線 9 6 2とを接続ァノード線 9 6 1で短絡させている。特に、 I Cチップの中央部の接続アノード線 9 6 1を形成した点がボイントである。接続ァノード線 9 6 1を形成することにより、ベースァノード線 9 5 1 と共通ァノード線 9 6 2間の電位差がなくなる。また、アノード配線 9 5 2を共通アノード線 9 6 2から分岐している点がボイントである。以上の構成を採用することにより、図 1 0 5のようにアノード配線 9 5 1の引き回しがなくなり、狭額縁化を実現できる。

共通ァノード線 9 6 2が長さ 2 0 m mとし、配線幅が 1 5 0 μ mとし、配線のシート抵抗を 0 . 0 5 Ω /口とすれば、抵抗値は 2 0 0 0 0 ( μ m) / 1 5 0 ( μ m) X 0 . 0 5 Ω =約 7 Ωになる。共通ァノード線 9 6 2の両端を接続ァノード線 9 6 1 cでベースァノード線 9 5 1 と接続すれば、共通アノード線 9 6 2には両側給電されるから、見かけ上の抵抗値は、 7 Ω / 2 = 3 . 5 Ωとなり、また、集中分布乗数に置きなおすと、さらに、見かけ上の共通アノード線 9 6 2の抵抗値は 1 / 2 となるから、少なくとも 2 Ω以下となる。了ノード電流が 1 0 O m Aであっても、この共通アノード線 9 6 2での電圧降下は、 0 . 2 V以下となる。さらに、中央部の接続ァノード線 9 6 1 bで短絡すれば電圧降下は、ほとんど発生しないようにすることができるのである。

本発明はベースァノード線 9 5 1を I C 1 4下に形成すること、共通アノード線 9 6 2を形成し、この共通ァノード線 9 6 2とベースァノード線 9 5 1 とを電気的に接続すること（接続ァノード線 9 6 1 ) 、共通アノード線 9 6 2からァノード配線 9 5 2を分岐させることである。なお、本発明では、画素構成は図 1を例示して説明をする。そのため、力ソード電極をべた電極（画素 1 6に共通の電極）とし、アノードを配線で引き回すとして説明をする。しかし、駆動用トランジスタ 1 1 aの構成（Nチャンネルか Pチャンネルか）画素構成によっては、ァノードをベた電極とし、カソードを配線により引き回す必要がある場合もある。したがって、本発明はアノードを引き回すことに限定するものではない。引き回す必要があるァノードまたは力ソードに関する発明である。したがって、力ソードを配線として引き回す構成である場合は、本発明で記載するァノードをカソードと読み替えればよい。

ァノード線（ベースァノード線 9 5 1、共通ァノード線 9 6 2、接続アノード線 9 6 1、ァノード配線 9 5 2など）を低抵抗化するため、薄膜の配線を形成後、あるいはパターニング前に、無電解メツキ技術、電解メツキ技術などを用いて、導電性材料を積層し厚膜化してもよい。厚膜化することにより、配線の断面積が広くなり、低抵抗化することができる。以上の事項は力ソードに関しても同様である。また、ゲート信号線 1 7、ソース信号線 1 8にも適用することができる。

共通ァノード線 9 6 2を形成し、この共通ァノード線 9 6 2を接続ァノード線 9 6 1で両側給電を行う構成の効果は高く、また、中央部に接続ァノード線 9 6 1 b ( 9 6 1 c ) を形成することによりさらに効果が高くなる。また、ベースアノード線 9 5 1、共通ァノード線 9 6 2、接続ァノード線 9 6 1でループを構成しているため、 I C 1 4に入力される電界を抑制することができる。

共通ァノード線 9 6 2とベースァノード線 9 5 1は同一金属材料で形成し、また、接続アノード線 9 6 1も同一金属材料で形成することが好ましい。また、これらのアノード線は、アレイを形成する最も抵抗値の低い金属材料あるいは構成で実現する。一般的に、ソース信号線 1 8の金属材料おょぴ構成（S Dレイヤ）で実現する。共通アノード線 9 6 2 とソース信号線 1 8とが交差する箇所は、同一材料で形成することはできない。したがって、交差する箇所は他の金属材料（ゲート信号線 1 7 と同一材料および構成、 G Eレイヤー）で形成し、絶縁膜で電気的に絶縁する。もちろん、アノード線は、ソース信号線 1 8の構成材料からなる薄膜と、ゲート信号線 1 7の構成材料からなる薄膜とを積層して構成してもよレ、。

なお、ソースドライノく I C 1 4の裏面にァノード配線（力ソード配線）などの E L素子 1 5に電流を供給する配線を敷設する（配置する、形成する）としたが、これに限定するものではない。たとえば、ゲートドラィパ回路 1 2を I Cチップで形成し、この I Cを C O G実装してもよレ、。このゲートドライノ I C 1 2の裏面にァノード配線、カソード配線を配置（形成）する。

以上のように本発明は、 E L表示装置などにおいて、駆動 I Cを半導体チップで形成（作製）し、この I Cをアレイ基板 7 1などの基板に直接実装し、かつ、 I Cチップの裏面の空間部にアノード配線、力ソード配線などの電源あるいはグランドパターンを形成（作製）するものである。

以上の事項を他の図面を使用しながらさらに詳しく説明をする。図 9 5は本発明の表示パネルの一部の説明図である。図 9 5において、点線が I Cチップ 1 4を配置する位置である。つまり、ベースァノード線（ァノード電圧線つまり分岐まえのァノード配線）が I Cチップ 1 4の裏面かつアレイ基板 7 1上に形成（配置）されている。なお、本発明の実施例において、 I Cチップ（1 2、 1 4 ) の裏面に分岐前のアノード配線 9 5 1を形成するとして説明するが、これは説明を容易にするためである。たとえば、分岐前のアノード配線 9 5 1のかわりに分岐前のカソード配線あるいは力ソード膜を形成（配置）してもよい。その他、ゲートドライバ回路 1 2の電源配線 1 0 5 1を配置または形成してもよい。

I Cチップ 1 4は COG技術により電流出力（電流入力）端子 74 1 とアレイ基板 7 1に形成された接続端子 9 5 3とが接続される。接続端子 9 5 3はソース信号線 1 8の一端に形成されている。また、接続端子 9 5 3は 9 5 3 a と 9 5 3 bというように千鳥配置である。なお、ソース信号線の一端には接続端子 9 5 3が形成され、他の端にもチヱック用の端子電極が形成されている。

また、本発明の I Cチップは電流駆動方式のドライバ I C (電流で画素にプログラムする方式）としたが、これに限定するものではないたとえば、図 4 3、図 5 3などの電圧プログラムの画素を駆動する電圧駆動方式のドライバ I Cを積載した E L表示パネル（装置）などにも適用することができる。

接続端子 9 5 3 aと 9 5 3 b間にはァノード配線 9 5 2 (分岐後のァノード配線）が配置される。つまり、太く、低抵抗のベースアノード線 9 5 1から分岐されたァノード配線 9 5 2が接続端子 9 5 3間に形成され、画素 1 6列に沿って配置されている。したがって、アノード配線 9

5 2とソース信号線 1 8とは平行に形成（配置）される。以上のように構成（形成）することにより、図 1 0 5のようにベースァノード線 9 5 1を画面横に引き回すことなく、各画素に V d d電圧を供給できる。図 9 6はさらに、具体的に図示している。図 9 5との差異は、ァノード配線を接続端子 9 5 3間に配置せず、別途形成した共通アノード線 9

6 2から分岐させた点である。共通ァノード線 9 6 2とベースァノード線 9 5 1とは接続ァノード線 9 6 1で接続している。

図 9 6は I Cチップ 1 4を透視して裏面の様子を図示したように記載している。 I Cチップ 1 4は出力端子 7 6 1にプログラム電流 I wを出力する電流出力回路 7 04が配置されている。基本的に、出力端子 7 6 1 と電流出力回路 7 0 4は規則正しく配置されている。 I Cチップ 1 4 の中央部には親電流源の基本電流を作製する囪路、コントロール（制御）回路が形成されている。そのため、 I Cチップの中央部には出力端子 7 6 1が形成されていない。電流出力回路 7 0 4が I Cチップの中央部に形成できないからである。

本発明では、図 9 6の高電流領域電流出力回路 7 0 4 a部には出力端子 7 6 1を I Cチップに作製していない。出力回路がないからである。なお、ソースドライバなどの I Cチップの中央部に、コントロール回路などが形成され、出力回路が形成されていない事例は多い。本発明の I Cチップはこの点に着眼し、 I Cチップの中央部に出力端子 7 6 1を形成（配置）していない。もちろん、 I Cチップの中央部に出力端子 7 6 1を形成（配置）する場合はこの限りでない。

本発明では、 I Cチップの中央部に接続ァノード線 9 6 1を形成している。ただし、接続アノード線 9 6 1はアレイ基板 7 1面に形成されてレヽることはいうまでもない。接続ァノード線 9 6 1の幅は、 5 0 μ m以上 1 0 0 0 m以下にする。また、長さに対する抵抗（最大抵抗）値は、 1 0 0 Ω以下になるようにする。

接続ァノ一ド線 9 6 1でベースァノ一ド線 9 5 1 と共通ァノ一ド線 9 6 2とをショートすることにより、共通ァノード線 9 6 2に電流が流れることにより発生する電圧降下を極力抑制する。つまり、本発明の構成要素である接続ァノード線 9 6 1は I Cチップの中央部に出力回路がない点を有効に利用しているのである。また、従来、 I Cチップの中央部にダミーパッドとして形成されている出力端子 7 6 1を削除することにより、このダミーパッドと接続ァノード線 9 6 1が接触することによる、 I Cチップが電気的に影響をあたえることを防止している。

ただし、このダミーパッドが I Cチップのベース基板（チップのグランド）、他の構成と電気的に絶縁されている場合は、ダミーパッドが接続アノード線 9 6 1 と接触しても全く問題がない。したがって、ダミーパッドを I Cチップの中央部に形成したままでもよいことは言うまでもない。

さらに具体的には、図 9 9のように接続ァノード線 9 6 1、共通ァノード線 9 6 2は形成（配置）されている。まず、接続アノード線 9 6 1 は太い部分（9 6 1 a) と細い部分（9 6 1 b) がある。太い部分（9 6 1 a ) は抵抗値を低減するためである。細い部分（9 6 1 b) は、出力端子 9 6 3間に接続ァノード線 9 6 1 bを形成し、共通ァノード線 9 6 2と接続するためである。

また、ベースァノード線 9 5 1と共通ァノード線 9 6 2との接続は、中央部の接続ァノード線 9 6 1 bだけでなく、左右の接続ァノード線 9 6 1 cでもショートしている。つまり、共通ァノード線 9 6 2とベースアノード線 9 5 1 とは 3本の接続ァノード線 9 6 1でショートされている。この構成により共通ァノード線 9 6 2に大きな電流が流れても共通アノード線 9 6 2で電圧降下が発生しにくい。これは、 I Cチップ 1 4 は通常、幅が 2 mm以上あり、この I C 1 4下に形成されたベースァノード線 9 5 1の線幅を太く（低インピーダンス化できる）できるからである。そのため、低インピーダンスのベースアノード線 9 5 1と共通ァノード線 9 6 2とを複数箇所で接続ァノード線 9 6 1によりショートしているため、共通ァノード線 9 6 2の電圧降下は小さくなるのである。以上のように共通ァノ一ド線 9 6 2での電圧降下を小さくできるのは、 I Cチップ 1 4下にベースアノード線 9 5 1を配置（形成）できる点、 I Cチップ 1 4の左右の位置を用いて、接続ァノード線 9 6 1 cを配置 (形成）できる点、 I Cチップ 1 4の中央部に接続アノード線 9 6 1 b を配置 (形成) できる点にある。また、図 9 9では、ベースァノード線 9 5 1 とカソード電源線（ベースカソード線） 9 9 1とを絶縁膜 1 0 2を介して積層させている。この積層した箇所がコンデンサを形成する。この構成をァノードコンデンサ構成と呼ぶ。このコンデンサは、電源パスコンデンサとして機能する。したがって、ベースァノード線 9 5 1の急激な電流変化を吸収することができる。コンデンサの容量は、 E L表示装置の表示面積を S平方ミリメートルとし、コンデンサの容量を C ( p F ) としたとき、 MZ 2 0 0 ≤ C≤M/ 1 0以下の関係を満足させることがよい。さらには、 MZ 1 0 0≤ C≤M/ 2 0以下の関係を満足させることがよい。 Cが小さいと電流変化を吸収することが困難であり、大きいとコンデンサの形成面積が大きくなりすぎ実用的でない。

なお、図 9 9などの実施例では、 I Cチップ 1 4下にベースアノード線 9 5 1を配置（形成）するとしたが、アノード線を力ソード線としてもよいことは言うまでもない。また、図 9 9において、ベース力ソード線 9 9 1 とベースァノード線 9 5 1 とを入れ替えても良い。本発明の技術的思想は、ドライバを半導体チップで形成し、かつ半導体チップをァレイ基板 7 1もしくはフレキシブル基板に実装し、半導体チップの下面に E L素子 1 5などの電源あるいはグランド電位（電流）を供給する配線などを配置（形成）する点にある。

したがって、半導体チップは、ソースドライバ I C 1 4に限定されるものではなく、グートドライバ回路 1 2でもよく、また、電源 I Cでもよい。また、半導体チップをフレキシブル基板に実装し、このフレキシプル基板面かつ半導体チップの下面に E L素子 1 5などの電源あるいはグランドパターンを配線（形成）する構成も含まれる。もちろん、ソースドライノ I C 1 4とゲートドライノ I C 1 2の両方を、半導体チップで構成し、アレイ基板 7 1に C O G実装を行っても良い。そして、前記チップの下面に電源あるいはグランドパターンを形成してもよい。また、 E L素子 1 5への電源あるいはグラントパターンとしたがこれに限定するものではなく、ソースドライバ回路 4への電源配線、ゲートドライバ回路 1 2への電源配線でもよい。また、 E L表示装置に限定されるものではなく、液晶表示装置にも適用できる。その他、 F ED、 PD Pなど表示パネルにも適用することができる。以上の事項は、本発明の他の実施例でも同様である。

図 9 7は本発明の他の実施例である。主な図 9 5、図 9 6、図 9 9との差異は図 9 5が出力端子 9 5 3間にァノード配線 9 5 2を配置したのに対し、図 9 7では、ベースアノード配線 95 1から多数（複数）の細い接続ァノード線 9 6 1 dを分岐させ、この接続ァノード線 96 1 dを共通ァノード線 9 6 2とをショートした点である。また、細い接続ァノード線 9 6 1 dと接続端子 9 5 3と接続されたソース信号線 1 8とを絶縁膜 1 02を介して積層した点である。

アノード線 9 6 1 dはベースアノード線 95 1 とコンタクトホール 9 7 1 aで接続を取り、ァノード配線 9 5 2は共通ァノ一ド線 96 2とコンタクトホール 9 7 1 bで接続を取っている。他の点（接続ァノード線 9 6 1 a、 9 6 1 b、 9 6 1 c、アノードコンデンサ構成など）などは図 9 6、図 9 9と同様であるので説明を省略する。

図 9 9の a a '線での断面図を図 9 8に図示する。図 98の（a) では、略同一幅のソース信号線 1 8を接続ァノード線 9 6 1 dが絶縁膜 1 02 aを介して積層されている。

絶縁膜 1 0 2 aの膜厚は、 500オングストローム以上 3000オングストローム（A) 以下にする。さらに好ましくは、 8 00オングスト口ーム以上 2000オングストローム（A) 以下にする。膜厚が薄いと、接続ァノード線 9 6 1 dとソース信号線 1 8との寄生容量が大きくなり、また、接続ァノード線 9 6 1 dとソース信号線 1 8 との短絡が発生しやすくなり好ましくない。逆に厚いと絶縁膜の形成時間に長時間を要し、製造時間が長くなりコストが高くなる。また、上側の配線の形成が困難になる。

絶縁膜 1 0 2は、ポリビフヱ一ニールアルコール（P VA) 樹脂、ェポキシ樹脂、ポリプロピレン樹脂、フエノール樹脂、アクリル系樹脂、ポリイミド榭脂などの有機材料と同一材料が例示され、その他、 S i O ₂、 S i N Xなどの無機材料が例示される。その他、 A 1 ₂0₃、 T a ₂ 〇 ₃などであってもよいことは言うまでもない。また、図 9 8の（a ) に図示するように、最表面には絶縁膜 1 0 2 bを形成し、配線 9 6 1などの腐食、機械的損傷を防止させる。

図 9 8の（b ) では、ソース信号線 1 8の上にソース信号線 1 8よりも線幅の狭い接続ァノード線 9 6 1 dが絶縁膜 1 0 2 aを介して積層されている。以上のように構成することにより、ソース信号線 1 8の段差によるソース信号線 1 8と接続ァノード線 9 6 1 dとのショートを抑制することができる。図 9 8の（b ) の構成では、接続ァノード線 9 6 1 dの線幅は、ソース信号線 1 8の線幅よりも 0. 5 / m以上狭くすることが好ましい。さらには、接続アノード線 9 ·6 1 dの線幅は、ソース信号線 1 8の線幅よりも 0. 8 μ m以上狭くすることが好ましい。

図 9 8の（b ) では、ソース信号線 1 8の上にソース信号線 1 8よりも線幅の狭い接続ァノード線 9 6 1 dが絶縁膜 1 0 2 aを介して積層されているとしたが、図 9 8の（ c ) に図示するように、接続ァノード線 9 6 1 dの上に接続ァノード線 9 6 1 dよりも線幅の狭いソース信号線 1 8が絶縁膜 1 0 2 aを介して積層するとしてもよい。他の事項は他の実施例と同様であるので説明を省略する。

図 1 0 0は I Cチップ 1 4部の断面図である。基本的には図 9 9の構成を基準にしているが、図 9 6、図 9 7などでも同様に適用できる。もしくは類似に適用できる。

図 1 0 0の（b)は図 9 9の AA 'での断面図である。図 1 00の（ b ) でも明らかなように、 I Cチップの 1 4の中央部には出力パッド 7 6 1 が形成（配置）されていない。この出力パッドと、表示パネルのソース信号線 1 8とが接続される。出力パッド 7 6 1は、メツキ技術あるいはネイルヘッドボンダ技術によりバンプ（突起）が形成されている。突起の高さは 1 0 μ m以上 4 0 μ m以下の高さにする。もちろん、金メッキ技術（電解、無電解）により突起を形成してもよいことは言うまでもなレ、。

前 Ϊ己突起と各ソース信号線 1 8とは導電性接合層（図示せず）を介して電気的に接続されている。導電性接合層は接着剤としてエポキシ系、フエノール系等を主剤とし、銀（A g) 、金（Au) 、ニッケル（N i ) 、カーボン（C) 、酸化錫（S n〇₂) などのフレークを混ぜた物、あるいは紫外線硬化樹脂などである。導電性接合層（接続樹脂） 1 0 0 1は、転写等の技術でバンプ上に形成する。または、突起とソース信号線 1 8 とを A C F樹脂 1 0 0 1で熱圧着される。

なお、突起あるいは出力パッド 7 6 1 とソース信号線 1 8との接続は、以上の方式に限定するものではない。また、アレイ基板上に I C 1 4を積载せず、フィルムキヤリャ技術を用いてもよい。また、ポリイミドフイルム等を用いてソース信号線 1 8などと接続しても良い。図 1 0 0の (a ) はソース信号線 1 8と共通ァノード線 9 6 2とが重なっている部分の断面図である（図 9 8を参照のこと）。

共通ァノード線 9 6 2からァノード配線 9 5 2が分岐されている。ァノード配線 9 5 2は QC I Fパネルの場合は、 1 7 6 XRGB= 5 2 8 本である。ァノード配線 9 5 2を介して、図 1などで図示する V d d電圧（アノード電圧）が供給される。 1本のアノード配線 9 52には、 E L素子 1 5が低分子材料の場合は、最大で 200 μ A程度の電流が流れる。したがって、共通ァノード線 9 6 2には、 200 μ ΑΧ 5 28で約 1 00 ιιιΑの電流が流れる。

したがって、共通アノード線 96 2での電圧降下を 0. 2 (V) 以内にするには、電流が流れる最大経路の抵抗値が 2 Ω ( 1 0 OmA流れるとして）以下にする必要がある。本発明では、図 9 9に示すように 3箇所に接続ァノード線 96 1を形成しているので、集中分布回路におきなおすと、共通ァノード線 96 2の抵抗値は容易に極めて小さく設計することができる。また、図 97のように多数の接続ァノード線 96 1 dを形成すれば、共通アノード線 962での電圧降下は、ほぼなくなる。問題となるのは、共通ァノード線 9 6 2とソース信号線 1 8との重なり部分における寄生容量（共通ァノード寄生容量と呼ぶ）の影響である。基本的に、電流駆動方式では、電流を書き込むソース信号線 1 8に寄生容量があると黒表示電流を書き込みにくい。したがって、寄生容量は極力小さくする必要がある。

共通ァノード寄生容量は、少なくとも 1ソース信号線 1 8が表示領域内で発生する寄生容量（表示寄生容量と呼ぶ）の 1 1 0以下にする必要がある。たとえば、表示寄生容量が 1 0 (p F) であれば、 1 (p F) 以下にする必要がある。さらに好ましくは、表示寄生容量の 1/20以下にする必要がある。表示寄生容量が 1 0 ( p F) であれば、 0. 5 (p F) 以下にする必要がある。この点を考慮して、共通アノード線 9 6 2 の線幅（図 1 0 3の M) 、絶縁膜 1 0 2の膜厚（図 1 0 1を参照）を決定する。

ベースァノード線 9 5 1は I Cチップ 1 4の下に形成（配置）する。形成する線幅は、低抵抗化の観点から、極力太い方がよいことは言うまでのない。その他、ベースアノード配線 9 5 1は遮光の機能を持たせることが好ましい。

この説明図を図 1 0 2に図示している。なお、ベースァノード配線 9 5 1を金属材料で所定膜厚形成すれば、遮光の効果があることはいうまでもない。また、ベースァノード線 9 5 1が太くできない時、あるいは、 I T Oなどの透明材料で形成するときは、ベースァノード線 9 5 1に積層して、あるいは多層に、光吸収膜あるいは光反射膜を I Cチップ 1 4 下（基本的にはアレイ基板 7 1の表面）に形成する。また、図 1 0 2の遮光膜（ベースァノード線 9 5 1 ) は、完全な遮光膜であることを必要としない。部分に開口部があってもよい。また、回折効果、散乱効果を発揮するものでもよい。また、ベースァノード線 9 5 1に積層させて、光学的干渉多層膜からなる遮光膜を形成または配置してもよい。

もちろん、アレイ基板 7 1 と I Cチップ 1 4との空間に、金属箔あるいは板あるいはシートからなる反射板（シート）、光吸収板（シート）を配置あるいは揷入あるいは形成してもよいことは言うまでもない。また、金属箔に限定されず、有機材料あるいは無機材料からなる箔あるいは板あるいはシートからなる反射板（シート）、光吸収板（シート）を配置あるいは揷入あるいは形成してもよいことは言うまでもなレ、。また、アレイ基板 7 1 と I Cチップ 1 4との空間に、ゲルあるいは液体からなる光吸収材料、光反射材料を注入あるいは配置してもよい。さらに前記ゲルあるいは液体からなる光吸収材料、光反射材料を加熱により、あるいは光照射により硬化させることが好ましい。なお、ここでは説明を容易にするために、ベースアノード線 9 5 1を遮光膜（反射膜）にするとして説明をする。

図 1 0 2のように、ベースァノード線 9 5 1はアレイ基板 7 1の表面に形成される（なお、表面に限定するものではない。遮光膜/反射膜とするという思想を満足させるためには、 I Cチップ 1 4の裏面に光が入射しなければよいのである。したがって、アレイ基板 7 1の内面あるいは内層にベースァノード線 9 5 1などを形成してもよいことは言うまでもない。また、アレイ基板 7 1の裏面にベースアノード線 9 5 1 (反射膜、光吸収膜として機能する構成または構造）を形成することにより、 I C 1 4に光が入射することを防止または抑制できるのであれば、ァレィ基板 7 1の裏面でもよい）。

また、図 1 0 2などでは、遮光膜などはアレイ基板 7 1に形成するとしたがこれに限定するものではなく、 I Cチップ 1 4の裏面に直接に遮光膜などを形成してもよい。この場合は、 I Cチップ 1 4の裏面に絶縁膜 1 0 2 (図示せず）を形成し、この絶縁膜上に遮光膜もしくは反射膜などを形成する。また、ソースドライバ回路 1 4がアレイ基板 7 1に直接に形成する構成（低温ポリシリコン技術、高温ポリシリコン技術、固相成長技術、ァモルファスシリコン技術によるドライバ構成）の場合は、遮光膜、光吸収膜あるいは反射膜をアレイ基板 7 1に形成し、その上にドライバ回路 1 4を形成（配置）すればよい。

I Cチップ 1 4には電流源 6 3 4など、微少電流を流すトランジスタ素子が多く形成されている（図 1 0 2の回路形成部 1 0 2 1 ) 。微少電流を流すトランジスタ素子（単位トランジスタ 6 3 4など）に光が入射すると、ホトコンダクタ現象が発生し、出力電流（プログラム電流 I w )、親電流量、子電流量などが異常な値 (バラツキが発生するなど) となる。特に、有機 E などの自発光素子は、ァレイ基板 7 1内で E L素子 1 5 から発生した光が乱反射するため、表示画面 5 0以外の箇所から強い光が放射される。この放射された光が、 I Cチップ 1 4の回路形成部 1 0 2 1に入射するとホトコンダクタ現象を発生する。したがって、ホトコンダクタ現象の対策は、 E L表示デバイスに特有課題の対策である。この課題に対して、本発明では、ベースァノード線 9 5 1をアレイ基板 7 1上に構成し、遮光膜とする。ベースァノード線 9 5 1 の形成領域は図 1 ◦ 2に図示するように、回路形成部 1 0 2 1を被覆するようにする。以上のように、遮光膜（ベースァノード線 9 5 1 ) を形成することにより、ホトコンダクタ現象を完全に防止できる。特にベースアノード配線 9 5 1などの E L電源線は、画面書き換えに伴い、電流がながれて電位が多少変化する。しかし、電位の変化量は、 1 Hタイミングで少しずつ変化するため、グランド電位（電位変化しないという意味）として見なせる。したがって、ベースァノード線 9 5 1あるいはベース力ソード線は、遮光の機能だけでなく、シールドの効果も発揮する。

有機 E Lなどの自発光素子は、了レイ基板 7 1内で E L素子 1 5から発生した光が乱反射するため、表示画面 5 0以外の箇所から強い光が放射される。この乱反射光を防止あるいは抑制するため、図 1 0 1に図示するように、画像表示に有効な光が通過しない箇所（無効領域）に光吸収膜 1 0 1 1を形成する（逆に有効領域とは、表示画面 5 0をその近傍）。光吸収膜を形成する箇所は、封止フタ 8 5の外面（光吸収膜 1 0 1 1 a )、封止フタ 8 5の内面（光吸収膜 1 0 1 1 c ) 、基板 7 0の側面（光吸収膜 1 0 1 1 d ) 、基板の画像表示領域以外（光吸収膜 1 0 1 1 b ) などである。なお、光吸収膜に限定するものではなく、光吸収シートを取り付けてもよく、また、光吸収壁でもよい。また、光吸収の概念には、光を散乱させることにより、光を発散させる方式あるいは構造も含まれる、また、広義には反射により光を封じこめる方式あるいは構成も含まれる。光吸収膜を構成する物質としては、ァクリル樹脂などの有機材料に力一ボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼィンを黒色の酸性染料で染色したものが例示される。その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。また、スパッタにより形成された P r M n 0 ₃膜、プラズマ重合により形成されたフタロアニン膜等が例示される。

以上の材料はすべて黒色の材料であるが、光吸収膜としては、表示素子が発生する光色に対し、補色の関係の材料を用いても良い。例えば、カラーフィルター用の光吸収材料を望ましい光吸収特性が得られるように改良して用いれば良い。基本的には前記した黒色吸収材料と同様に、色素を用いて天然樹脂を染色したものを用いても良い。また、色素を合成樹脂中に分散した材料を用いることができる。色素の選択の範囲は黒色色素よりもむしろ幅広く、ァゾ染料、アントラキノン染料、フタロシァニン染料、トリフヱニルメタン染料などから適切な 1種、もしくはそれらのうち 2種類以上の組み合わせでも良い。

また、光吸収膜としては金属材料を用いてもよい。たとえば、六価クロムが例示される。六価クロムは黒色であり、光吸収膜として機能する。その他、オパールガラス、酸化チタンなどの光散乱材料であってもよい。光を散乱させることにより、結果的に光を吸収することに等価となる場合も多い。

なお、封止フタ 8 5は、 4 μ m以上 1 5 m以下の樹脂ビーズ 1 0 1 2を含有させた封止樹脂 1 0 3 1を用いて、アレイ基板 7 1 と封止フタ 8 5とを接着する。封止フタ 8 5は加圧せずに配置し、固定する。

図 9 9の実施例は、共通ァノード線 9 6 2を I Cチップ 1 4の近傍に形成（配置）するように図示したが、これに限定するものではない。たとえば、図 1 0 3に図示するように、表示画面 5 0の近傍に形成してもよい。また、形成することが好ましい。なぜならば、ソース信号線 1 8 とアノード配線 9 5 2とが短距離で、かつ平行して配置（形成）する部分が減少するからである。ソース信号線 1 8とァノード配線 9 5 2とが短距離で、かつ平行に配置されると、ソース信号線 1 8とアノード配線 9 5 2間に寄生容量が発生するからである。図 1 0 3のように、表示画面 5 0の近傍に共通ァノード線 9 6 2を配置するとその問題点はなくなる。表示画面 5 0から共通ァノード線 9 6 2の距離 K (図 1 0 3を参照）は、 1 m m以下にすることが好ましい。

共通アノード線 9 6 2は、極力低抵抗化するため、ソース信号線 1 8 を形成する金属材料で形成することが好ましい。本発明では、 C u薄膜、 A 1薄膜あるいは T i / A 1 / T iの積層構造、あるいは合金もしくはアマンガムからなる金属材料 ( S Dメタル) で形成している。したがつて、ソース信号線 1 8と共通ァノード線 9 6 2が交差する箇所はショ一トすることを防止するため、ゲート信号線 1 7を構成する金属材料（G Eメタル）に置き換える。ゲート信号線は、 M o /Wの積層構造からなる金属材料で形成している。

一般的に、ゲート信号線 1 7のシート抵抗は、ソース信号線 1 8のシート抵抗より高い。これは、液晶表示装置で一般的である。しかし、有機 E L表示パネルにおいて、かつ電流駆動方式では、ソース信号線 1 8 を流れる電流は 1〜 5 μ Aと微少である。したがって、ソース信号線 1 8の配線抵抗が高くとも電圧降下はほとんど発生せず、良好な画像表示を実現できる。液晶表示装置においては、電圧でソース信号線 1 8に画像データを書き込む。したがって、ソース信号線 1 8の抵抗値が高いと画像を 1水平走査期間に書き込むことができない。

しかし、本発明の電流駆動方式では、ソース信号線 1 8の抵抗値が高く（つまり、シート抵抗値が高い）とも、課題とはならない。したがつて、ソース信号線 1 8のシート抵抗は、ゲート信号線 1 7のシート抵抗より高くともよい。したがって、本発明の E L表示パネルにおいて図 1 04に図示するように、ソース信号線 1 8を GEメタルで作製（形成）し、ゲート信号線 1 7を S Dメタルで作製（形成）してもよい（液晶表示パネルと逆）。広義には、電流駆動方式の E L表示パネルにおいて、ソース信号線 1 8の配線抵抗は、ゲート信号線 1 7の配線抵抗よりも高くした構成であることに特徴を有する。

図 1 0 7は、図 9 9、図 1 0 3の構成に加えて、ゲートドライバ回路 1 2を駆動する電源配線 1 0 5 1を配置した構成である。電源配線 1 0 5 1はパネルの表示画面 5 0の右端→下辺→表示画面 5 0の左端に引き回している。つまり、ゲートドライバ回路 1 2 aと 1 2 bの電源とは同 —になっている。

しかし、ゲート信号線 1 7 aを選択するゲートドライバ回路 1 2 a (ゲ一ト信号線 1 7 aは選択トランジスタ 1 1 b、選択トランジスタ 1 1 c を制御する）と、ゲート信号線 1 7 bを選択するゲートドライバ回路 1 2 b (ゲート信号線 1 7 bはトランジスタ 1 1 dを制御し、 E L素子 1 5に流れる電流を制御する）とは、電源電圧を異ならせることが好ましい。特に、ゲート信号線 1 7 aの振幅（オン電圧一オフ電圧）は小さいことが好ましい。ゲート信号線 1 7 aの振幅が小さくなるほど、画素 1 6のコンデンサ 1 9への突き抜け電圧が減少するからである（図 1などを参照）。一方、ゲート信号線 1 7 3は£し素子1 5を制御する必要があるため、振幅は小さくできない。

したがって、図 1 0 8に図示するように、ゲートドライバ回路 1 2 a の印加電圧は V h a (ゲート信号線 1 7 aのオフ電圧）と、 V i a (ゲ一ト信号線 1 7 aのオン電圧）とし、ゲートドライバ回路 1 2 aの印加電圧は Vh b (ゲート信号線 1 7 bのオフ電圧）と、 V i a (ゲート信号線 1 7 bのオン電圧）とする。 V l a <V l bなる関係とする。なお、 Vh a と Vh bとは、略一致させてもよい。ゲートドライバ回路 1 2は、通常、 Nチャンネルトランジスタと Pチャンネルトランジスタで構成するが、 Pチャンネルトランジスタのみで形成することが好ましい。アレイ作製に必要とするマスク数が減少し、製造歩留まり向上、スループットの向上が見込まれるからである。したがって、図 1、図 2などに例示したように、画素 1 6を構成するトランジスタを Pチャンネノレトランジスタとするとともに、ザ一トドライバ回路 1 2も Pチャンネルトランジスタで形成あるいは構成する。 Nチャンネルトランジスタと Pチャンネルトランジスタでゲートドライバ回路を構成すると必要なマスク数は 1 0枚となるが、 Pチャンネルトランジスタのみで形成すると必要なマスク数は 5枚になる。

しかし、 Pチヤンネルトランジスタのみでゲートドライバ回路 1 2などを構成すると、レベルシフタ回路をアレイ基板 7 1に形成できない。レべノレシフタ回路は Nチヤンネルトランジスタと Pチヤンネルトランジスタで構成するからである。

この課題に対して、本発明では、. レベルシフタ回路機能を、電源 I C 1 0 9 1に内蔵させている。図 1 0 9はその実施例である。電源 I C 1 0 9 1はゲートドライバ回路 1 2の駆動電圧、 E L素子 1 5のアノード、カソード電圧、ソースドライバ回路 1 4の駆動電圧を発生させる。

電源 I C 1 0 9 1はゲートドライバ回路 1 2の E L素子 1 5のァノード、力ソード電圧を発生させるため、高い耐圧の半導体プロセスを使用する必要がある。この耐圧があれば、ゲートドライバ回路 1 2の駆動する信号電圧までレベルシフトすることができる。

また、図 2 0 5に図示するように、ソースドライバ I C 1 4内にレべルシフタ回路 2 0 4 1 を形成してもよレ、。レベルシフタ回路 2 0 4 1 はソースドライバ I C 1 4の左右端に形成する。図 2 0 5のように、ソースドライノ I C 1 4を複数個用いる場合は、各ソースドライバ I C 1 4 の一方のレベ/レシフタ回路 2041を用いる。

図 20 5ではソースドライバ I C 14 aのレベルシフタ回路 204 1 aを使用している。ゲート制御データはレベルシフタ回路 204 1 aで昇圧され、ゲートドライバ制御信号 2043 a となり、ゲートドライバ回路 1 2 aを制御する。また、ソースドライバ I C 1.4 bのレベルシフタ回路 204 1 bを使用している。ゲート制御データはレベルシフタ回路 2041 bで昇圧され、ゲートドライバ制御信号 204 3 bとなり、ゲートドライバ回路 1 2 bを制御する。

レベルシフトおよぴゲートドライバ回路 1 2の駆動は図 1 09の構成で実施する。入力データ（画像データ、コマンド、制御データ） 9 9 2 はソースドライノ I C 1 4に入力される。入力データにはゲートドライバ回路 1 2の制御データも含まれる。ソースドライノく I C 1 4は耐圧（動作電圧）が 5 (V) である。一方、ゲートドライバ回路 1 2は動作電圧が 1 5 (V) である。ソースドライバ回路 1 4から出力されるゲートドライバ回路 1 2に出力される信号は、 5 (V) から 1 5 (V) にレベルシフトする必要がある。このレベルシフトを電源回路（ I C) 1 0 9 1 で行う。図 1 0 9ではゲートドライバ回路 1 2を制御するデータ信号も電源 I C制御信号 1 09 2としている。

電源回路 1 0 9 1は入力されたゲートドライバ回路 1 2を制御するデータ信号 1 0 9 2を内蔵するレべノレシフタ回路でレべノレシフトし、ゲートドライバ回路制御信号 1 0 93として出力し、グートドライバ回路 1 2を制御する。

以下、アレイ基板 7 1に内蔵するグートドライバ回路 1 2を Pチャンネルのトランジスタのみで構成した本発明のグートドライバ回路 1 2について説明をする。先にも説明したように、画素 1 6とゲートドライバ回路 1 2とを Pチャンネルトランジスタのみで形成する（つまり、ァレィ基板 7 1に形成するトランジスタはすべて Pチャンネルトランジスタである。反対に言えば、 Nチャンネルのトランジスタを用いない状態）ことにより、アレイを作製に必要とするマスク数が減少し、製造歩留まり向上、スループットの向上が見込まれるからである。また、 Pチャンネルトランジスタの性能のみの向上に取り組みができるため、結果として特性改善が容易である。たとえば、 V t電圧の低減化（より 0 ( V ) に近くするなど）、 V tバラツキの減少を、 C M O S構造（Pチャンネルと Nチャンネルトランジスタを用いる構成）よりも容易に実施できる。一例として、図 1 0 6に図示するように、本発明は、表示画面 5 0の左右に 1相（シフトレジスタ）ずつ、ゲートドライバ回路 1 2を.配置または形成あるいは構成している。ゲートドライバ回路 1 2など（画素 1 6のトランジスタも含む）は、プロセス温度が 4 5 0度（摂氏）以下の低温ポリシリコン技術で形成または構成するとして説明するが、これに限定するものではない。プロセス温度が 4 5 0度（摂氏）以上の高温ポリシリコン技術を用いて構成してもよく、また、固相（C G S ) 成長させた半導体膜を用いてトランジスタなどを形成したものを用いてもよい _c その他、有機トランジスタで形成してもよい。また、アモルファスシリコン技術で形成あるいは構成したトランジスタであってもよい。

1つは選択側のグートドライバ回路 1 2 aである。ゲート信号線 1 7 aにオンオフ電圧を印加し、画素トランジスタ 1 1を制御する。他方のゲートドライバ回路 1 2 bは、 E L素子 1 5に流す電流を制御オンオフさせる。

本発明の実施例では、主として図 1の画素構成を例示して説明をするがこれに限定するものではない。図 5 0、図 5 1、図 5 4などの他の画素構成においても適用できることは言うまでもない。また、本発明のゲートドライバ回路 1 2の構成あるいはその駆動方式は、本発明の表示パネル、表示装置あるいは情報表示装置との組み合わせにおいて、より特徴ある効果を発揮する。しかし、他の構成においても特徴ある効果を発揮できることは言うまでもない。

なお、以下に説明するグートドライバ回路 1 2の構成あるいは配置形態は、有機 E L表示パネルなどの自己発光デバイスに限定されるものではない。液晶表示パネルあるいは電磁遊動表示パネルなどにも採用することができる。たとえば、液晶表示パネルでは、画素の選択スィッチング素子の制御として本発明のゲートドライバ回路 1 2の構成あるいは方式を採用してもよい。また、ゲートドライバ回路 1 2を 2相用いる場合は、 1相を画素のスイッチング素子の選択用として用い、他方を画素において、保持容量の 1方の端子に接続してもよい。この方式は、独立 C C駆動と呼ばれるものである。また、図 1 1 1、図 1 1 3などで説明する構成は、ゲートドライバ回路 1 2だけでなく，ソースドライバ回路 1 4のシフトレジスタ回路などにも採用することができることは言うまでもない。

本発明のグートドライバ回路 1 2は、先に説明した図 6、図 1 3、図 1 6、図 2 0、図 2 2、図 2 4、図 2 6、図 2 7、図 2 8、図 2 9、図 34、図 3 7、図 4 0、図 4 1、図 4 8、図 8 2、図 9 1、図 9 2、図 9 3、図 1 0 3、図 1 0 4、図 1 0 5、図 1 0 6、図 1 0 7、図 1 0 8、図 1 0 9、図 1 7 6、図 1 8 1、図 1 8 7、図 1 8 8、図 2 0 8などのグートドライバ回路 1 2として実施あるいは採用することが好ましい。図 1 1 1は、本発明のゲートドライバ回路 1 2のプロック図である。説明を容易にするため、 4段分しか図示していないが、基本的には、ゲ一ト信号線 1 7数に対応する単位ゲート出力回路 1 1 1 1が形成または配置される。

図 1 1 1に図示するように、本発明のゲートドライバ回路 1 2 (1 2 a、 1 2 b) では、 4つのクロック端子（S CK 0、 S CK 1、 S CK 2、 S CK 3) と、 1つのスタート端子（データ信号（S S TA) ) 、シフト方向を上下反転制御する 2つの反転端子（D I RA、 D I RB、これらは、逆相の信号を印加する）の信号端子から構成される。また、電源端子として L電源端子（VB B) と、 H電源端子（V d) などから構成される。

本発明のグートドライバ回路 1 2は、すべて Pチャンネルのトランジスタ（トランジスタ）で構成しているため、レベルシフタ回路（低電圧のロジック信号を高電圧のロジック信号に変換する回路）をゲートドラィパ回路に内蔵することができない。そのため、図 1 0 9などに図示した電源回路（ I C) 1 0 9 1内にレベルシフタ回路を配置または形成している。

電源回路（ I C) 1 0 9 1は、ゲートドライバ回路 1 2からゲート信号線 1 7に出力するオン電圧（画素 1 6 トランジスタの選択電圧）、ォフ電圧（画素 1 6 トランジスタの非選択電圧）に必要な電位の電圧を作成する。そのため、電源 I C (回路） 1 0 9 1の使用する半導体の耐圧プロセスは、十分な耐圧がある。したがって、電源 I C 1 0 9 1でロジック信号をレベルシフト (L S) すると都合がよい。したがって、コントローラ（図示せず）から出力されるゲートドライバ回路 1 2の制御信号は、電源 I C 1 0 9 1に入力し、レベルシフトしてから、本発明のゲートドライバ回路 1 2に入力する。コントローラ（図示せず）から出力されるソーストドライバ回路 1 4の制御信号は、直接に本発明のソースドライバ回路 1 4などに入力する（レベルシフトの必要がない）。

しかし、本発明はアレイ基板 7 1に形成するトランジスタをすベて P チヤンネルで形成することに限定するものではない。ゲートドライバ回路 1 2を後に説明する図 1 1 1、図 1 1 3のように Pチャンネルで形成することにより、狭額縁化することができる。 2. 2インチの Q C I F パネルの場合、ゲートドライバ回路 1 2の幅は、 6 μ πιルールの採用時で、 6 0 0 _μ πιで構成できる。供給するゲートドライバ回路 1 2の電源配線の引き回しを含めても 7 0 0 μ mに構成することができる。同様の回路構成を CMO S (Nチャンネルと Pチャンネルトランジスタ）で構成すると、 1 . 2 mmになってしまう。したがって、ゲートドライバ回路 1 2を Pチャンネルで形成することにより、狭額縁化という特徴ある効果を発揮できる。

また、画素 1 6を Pチャンネルのトランジスタで構成することにより、 Pチャンネルトランジスタで形成したゲートドライバ回路 1 2とのマツチングが良くなる。 Pチャンネルトランジスタ（図 1の画素構成では、選択トランジスタ 1 1 b、 1 1 c、トランジスタ l i d ) は L電圧でォンする。一方、ゲートドライバ回路 1 2も L電圧が選択電圧である。 P チャンネルのゲートドライバは図 1 1 3の構成でもわかるが、 Lレベルを選択レベルとするとマッチングが良い。 Lレベルが長期間保持できないからである。一方、 H電圧は長時間保持することができる。

また、 E L素子 1 5に電流を供給する駆動用トランジスタ（図 1ではトランジスタ 1 1 a ) も Pチャンネルで構成することにより、 E L素子 1 5のカソードが金属薄膜のベた電極に構成することができる。また、ァノード電位 V d dから順方向に E L素子 1 5に電流を流すことができる。以上の事項から、画素 1 6のトランジスタを Pチャンネルとし、ゲ一トドライバ回路 1 2のトランジスタも Pチャンネルとすることがよい。以上のことから、本発明の画素 1 6を構成するトランジスタ (駆動用トランジスタ、イッチング用トランジスタ）を Pチャンネルで形成し、ゲ一トドライバ回路 1 2のトランジスタを Pチャンネルで構成するという事項は単なる設計事項ではない。この意味で、レベルシフタ（L S ) 回路を、アレイ基板 7 1に直接に形成してもよい。つまり、レベルシフタ（L S ) 回路を Nチャンネルと Pチャンネルトランジスタで形成する。コントローラ (図示せず) からのロジック信号は、アレイ基板 7 1 に直接形成されたレベルシフタ回路で、 Pチャンネルトランジスタで形成されたゲートドライバ回路 1 2のロジックレベルに適合するように昇圧する。この昇圧したロジック電圧を前記グートドライバ回路 1 2に印加する。

なお、レベルシフタ回路を半導体チップで形成し、アレイ基板 7 1に C O G実装などしてもよい。また、ソースドライバ回路 1 4は、図 1 0 9などにも図示しているが、基本的に半導体チップで形成し、アレイ基板 7 1に C O G実装する。ただし、ソースドライバ回路 1 4を半導体チップで形成することに限定するものではなく、ポリシリコン技術を用いてアレイ基板 7 1に直接に形成してもよい。画素 1 6を構成するトランジスタ 1 1を Pチャンネルで構成すると、プログラム電流は画素 1 6からソース信号線 1 8に流れ出す方向になる。そのため、ソースドライバ回路の単位電流回路 6 3 4 (図 7 3、図 7 4などを参照のこと）は、 N チャンネルのトランジスタで構成する必要がある。つまり、ソースドラィパ回路 1 4はプログラム電流 I wを引き込むように回路構成する必要がある。

したがって、画素 1 6の駆動用トランジスタ 1 1 a (図 1の場合）が Pチャンネルトランジスタの場合は、必ず、ソースドライバ回路 1 4はプログラム電流 I wを引き込むように、単位トランジスタ 6 3 4を Nチヤンネルトランジスタで構成する。ソースドライバ回路 1 4をアレイ基板 7 1に形成するには、 Nチャンネル用マスク（プロセス）と Pチャンネル用マスク（プロセス）の両方を用いる必要がある。概念的に述べれば、画素 1 6とゲートドライバ回路 1 2を Pチャンネルトランジスタで構成し、ソースドライバの引き込み電流源のトランジスタは Nチャンネルで構成するのが本発明の表示パネル（表示装置）である。

なお、説明を容易にするため、本発明の実施例では、図 1の画素構成を例示して説明をする。しかし、画素 1 6の選択トランジスタ（図 1ではトランジスタ 1 1 c) を Pチャンネルで構成し、ゲートドライバ回路 1 2を Pチャンネルトランジスタで構成するというなどの本発明の技術的思想は、図 1の画素構成に限定されるものではない。たとえば、電流駆動方式の画素構成では図 4 2に図示するカレントミラーの画素構成にも適用することができることは言うまでもない。また、電圧駆動方式の画素構成では、図 6 2に図示するような 2つのトランジスタ（選択トランジスタはトランジスタ 1 1 b、駆動用トランジスタはトランジスタ 1 1 a ) にも適用することができる。もちろん、図 1 1 1、図 1 1 3のゲ一トドライバ回路 1 2の構成も適用でき、また、組み合わせて装置などを構成できる。したがって、以上の説明した事項、以下に説明する事項は、画素構成などに限定されるものではない。

また、画素 1 6の選択トランジスタを Pチャンネルで構成し、ゲートドライバ回路を Pチャンネルトランジスタで構成するという構成は、有機 E Lなどの自己発光デバイス（表示パネルあるいは表示装置）に限定されるものではない。たとえば、液晶表示デバイスにも適用することができる。

反転端子（D I RA、 D I RB) は各単位ゲート出力回路 1 1 1 1に対し、共通の信号が印加される。なお、図 1 1 3の等価回路図をみれば、理解できるが、反転端子（D I RA、 D I RB) は互いに逆極性の電圧値を入力する。また、シフトレジスタの走査方向を反転させる場合は、反転端子（D I RA、 D I RB) に印加している電圧の極性を反転させる。なお、図 1 1 1の回路構成は、クロック信号線数は 4つである。 4つが本発明では最適な数であるが、本発明はこれに限定するものではない。 4つ以下でも 4つ以上でもよい。

ク口ック信号（S CK 0、 S CK 1、 S CK 2、 S C K 3 ) の入力は、隣接した単位ゲート出力回路 1 1 1 1で異ならせている。たとえば、単位ゲート出力回路 1 1 1 1 aには、ク口ック端子の S C K 0が O Cに、 S CK 2が R S Tに入力されている。この状態は、単位ゲート出力回路 1 1 1 1 cも同様である。単位グート出力回路 1 1 1 1 aに隣接した単位ゲート出力回路 1 1 1 1 b (次段の単位ゲート出力回路）は、クロック端子の S C K 1が O Cに、 S C K 3が R S Tに入力されている。したがって、単位ゲート出力回路 1 1 1 1に入力されるク口ック端子は、 S 。1^ 0が00に、 S CK 2が R S Tに入力され、次段は、クロック端子の S CK 1が OCに、 S C K 3が R S Tに入力され、さらに次段の単位ゲート出力回路 1 1 1 1に入力されるクロック端子は、 S CK 0が O C に、 S 01： 2が1 3丁に入カされ、とぃぅように交互に異ならせている。図 1 1 3が単位グート出力回路 1 1 1 1の回路構成である。構成するトランジスタは Pチャンネルのみで構成している。図 1 1 4が図 1 1 3 の回路構成を説明するためのタイミングチャートである。なお、図 1 1 2は図 1 1 3の複数段分におけるタイミングチヤ一トを図示したものである。したがって、図 1 1 3を理解することにより、全体の動作を理解することができる。動作の理解は、文章で説明するよりも、図 1 1 3の等価回路図を参照しながら、図 1 1 4のタイミングチャートを理解することにより達成されるため、詳細な各トランジスタの動作の説明は省略する。

Pチャンネルのみでドライバ回路構成を作成すると、基本的にグート信号線 1 7を Hレベル（図 1 1 3では V d電圧）に維持することは可能である。しかし、 Lレベル（図 1 1 3では VB B電圧）に長時間維持することは困難である。しかし、画素行の選択時などの短期間維持は十分にできる。 I N端子に入力された信号と、 R S T端子に入力された S C Kクロックにより、 n lが変化し、 n 2は n 1の反転信号状態となる。 n 2の電位と n 4の電位とは同一極性であるが、 OC端子に入力された S CKクロックにより n 4の電位レベルはさらに低くなる。この低くなるレベルに対応して、 Q端子がその期間、 Lレベルに維持される（オン電圧がゲート信号線 1 7から出力される）。 S Qあるいは Q端子に出力される信号は、次段の単位ゲート出力回路 1 1 1 1に転送される。

図 1 1 1、図 1 1 3の回路構成において、 I N ( I NA、 I NB) 端子、クロック端子の印加信号のタイミングを制御することにより、図 1 1 5の（ a )に図示するように、 1ゲート信号線 1 7を選択する状態と、図 1 1 5の（b) に図示するように 2グート信号線 1 7を選択する状態とを同一の回路構成を用いて実現できる。

選択側のゲートドライバ回路 1 2 aにおいて、図 1 1 5の（ a ) の状態は、 1画素行（5 1 a ) を同時に選択する駆動方式である（ノーマル駆動）。また、選択画素行は 1行ずっシフトする。図 1 1 5の（b) は、 2画素行を選択する構成である。この駆動方式は、図 2 7、図 28で説明した複数画素行（5 1 a、 5 1 b) の同時選択駆動（ダミー画素行を構成する方式）である。選択画素行は、 1画素行ずつシフトし、かつ隣接した 2画素行が同時に選択される。特に、図 1 1 5の（b) の駆動方法は、最終的な映像を保持する画素行（5 1 a ) に対し、画素行 5 1 b は予備充電される。そのため、画素 1 6が書き込み易くなる。つまり、本発明は、端子に印加する信号により、 2つの駆動方式を切り替えて実現できる。

なお、図 1 1 5の（b) は瞵接した画素 1 6行を選択する方式であるが、図 1 1 6に図示するように、隣接した以外の画素 1 6行を選択してもよい（図 1 1 6は、 3画素行離れた位置の画素行を選択している実施例である）。また、図 1 1 3の構成では、 4画素行の組で制御される。 4画素行にうち、 1画素行を選択するか、連続した 2画素行を選択するかの制御を実施できる。これは、使用するクロック（S CK) が 4本によることの制約である。クロック（S CK) 8本になれば、 8画素行の組で制御を実施できる。

選択側のゲートドライバ回路 1 2 aの動作は、図 1 1 5の動作である。図 1 1 5の（ a ) に図示するように、 1画素行を選択し、選択位置を 1 水平同期信号に同期して 1画素行ずっシフトする。また、図 1 1 5の（b) に図示するように、 2画素行を選択し、選択位置を 1水平同期信号に同期して 1画素行ずっシフトする。

図 1 8 2に図示するようにァノード接続端子 1 8 2 1から接続ァノード線 9 6 1が配線され、ソースドライバ I C 1 4の両側に形成された接続ァノード線 9 6 1は、 I C 1 4下に形成されたスィツチ 2 0 2 1で電気的に接続されている。

ソースドライブ I C 1 4の出力側には共通ァノード線 9 6 2が形成または配置されている。共通ァノード線 9 6 2からァノード配線 9 5 2が分岐されている。アノード配線 9 5 2は Q C I Fパネルの場合は、 1 7 6 XRGB = 5 2 8本である。ァノード配線 9 5 2を介して、図 1などで図示する V d d電圧（アノード電圧）が供給される。 1本のアノード配線 9 5 2には、 E L素子 1 5が低分子材料の場合は、最大で 2 0 0 μ Α程度の電流が流れる。したがって、共通アノード配線 8 3 3には、 2 0 0 /i AX 5 2 8で約 1 0 0 mAの電流が流れる。

共通接続ァノード線 9 6 1の電圧降下、ァノード配線 9 5 2の電圧降下を抑制するため、図 1 8 3に図示するように、表示画面 5 0の上側に共通接続ァノード線 9 6 1 aを形成し、表示画面 5 0の下側に共通接続アノード線 9 6 1 bを形成して、ァノード配線 9 5 2の上下でショート状態にするとよい。

また、図 1 8 4に図示するように、画面 5 0の上下にソースドライバ回路 1 4を配置することも好ましレ、。また、図 1 8 5に図示するように、表示画面 5 0を表示画面 5 0 aと表示画面 5 0 bに分割し、表示画面 5 0 aをソースドライバ回路 1 4 aで駆動し、表示画面 5 0 bをソースドライパ回路 1 4 bで駆動するようにしてもよい。

図 2 0 1は本発明の電源回路の構成図である。 2 0 1 2は制御回路である。抵抗 2 0 1 5 aと 2 0 1 5 bの中点電位を制御し、トランジスタ 2 0 1 6のグート信号を出力する。トランス 2 0 1 1の 1次側には電源 V p cが印加され、 1次側の電流がトランジスタ 2 0 1 6のオンオフ制御により 2次側に伝達される。 2 0 1 3は整流ダイオードであり、 2 0 1 4は平滑化コンデンサである。

ァノード電圧 V d dは抵抗 2 0 1 5 bに出力電圧が調整される。 V s sはカソード電圧である。カソード電圧 V s sは図 2 0 2に図示するように 2つの電圧を選択して出力できるように構成されている。選択はスイッチ 2 0 2 1で行う。図 2 0 2では、スィツチ 2 0 2 1により一 9 (V) が選択されている。

スィッチ 2 0 2 1の選択は温度センサ 2 0 2 2からの出力結果による _c パネル温度が低いときは、 V s s電圧として、一 9 (V) を選択する。一定以上のパネル温度の時は、一 6 (V) を選択する。これは、 E L素子 1 5に温特があり、低温側で E L素子 1 5の端子電圧が高くなるためである。なお、図 2 0 2では、 2つの電圧から 1つの電圧を選択し、 V s s (力ソード電圧）とするとしたが、これに限定するものではなく、 3つ以上の電圧から V s s電圧を選択できるように構成してもよい。以上の事項は、 V d dについても同様に適用される。

図 20 2のように、複数の電圧をパネル温度により選択できるように構成することで、パネルの消費電力を低減することができる。一定温度以下の時に、 V s s電圧を低下させればよいからである。通常は、電圧が低い V s s =— 6 (V) を使用することができる。なお、スィッチ 2 02 1は図 2 0 2に図示するように構成してもよい。なお、複数の力ソ一ド電圧 V s sを発生させるのは、図 20 2のトランス 20 1 1から中間タップをとりだすことにより容易に実現できる。ァノード電圧 V d d の場合も同様である。

図 20 5は電位設定の説明図である。ソースドライノ I C 14は GN Dを基準にする。ソースドライバ I C 1 4の電源は V c cである。 V c cはアノード電圧（V d d) と一致させてもよい。本発明では消費電力の観点から、 V c cく V d dにしている。

ゲートドライバ回路 1 2のオフ電圧 V g hは、 V d d電圧以上にする。好ましくは、 V d d + 0. 5 (V) <V g h <V d d + 2. 5 (V) の関係を満足させる。オン電圧 V g 1は V s s と一致させてもよいが、好ましくは、 V s s (V) < V g 1 < - 0. 5 (V) の関係を満足させる。

E L表示パネルからの発熱対策は重要である。発熱対策のため、図 2 0 6に図示するように、パネルの裏面（表示画面 50からの光が出ない面）に金属材料からなるシャーシ 206 2を取り付ける。シャーシ 20 6 2には放熱を良好にするため、凹凸 206 3を形成する。また、シャーシ 20 6 1 とパネル（図 206では封止フタ 8 5) 間に接着層を配置する。接着層は熱伝導性のよい材料を用いる。たとえば、シリコン樹脂やシリコン材料からなるペーストが例示される。これらは、レギユレ一タ I Cと放熱板間の接着剤（密着剤）としてよく用いられている。なお、接着層は接着する機能に限定されず、シャーシ 206 1 とパネルとを密着させる機能のみでもよい。

シャーシ 2 0 6 2の裏面には、図 2 0 7の（ a ) に図示するように、穴 2 0 7 1があけられている。穴 2 0 7 1は、シャーシ 2 0 6 2とパネルとを張り合わせた時に余分な樹脂を逃がすために用いる。また、図 2 0 7の（a ) のように、穴の開口形状をパネルの中央部と周辺部で変化させることにより、シャーシ 2 0 6 2の熱抵抗と調整し、パネルの温度が均一になるようにしている。図 2 0 7の（a ) では、パネル周辺部に形成されて穴 2 0 7 1 cの方が、パネル中央部に形成された穴 2 0 7 1 aよりも大きくすることにより、パネル周辺部で熱抵抗を大きくしている。そのため、パネル周辺部では熱が逃げにくレ、。したがって、パネル全面にわたり、均一な温度分布にすることができる。なお、図 2 0 7の ( b ) に図示するように、穴 2 0 7 1は円形などでもよい。

図 2 0 8は、本発明の表示パネルの構成を図示したものである。ァレィ基板 Ί 1の一辺にはフレキ基板 8 4が取り付けられている。フレキ基板には電源回路 8 2、フレキ基板 8 4が配置されている。図 2 0 9は図 2 0 8の八' での断面図である。ただし、図 2 0 9はフレキ基板 8 4 を折り曲げ、シャーシ 2 0 6 2を取り付けた図面である。図 2 0 9でもわかるように、電源回路 8 2のトランス 2 0 1 1が封止フタ 8 5のスぺースに格納されるように配置されている。このように配置することにより、 E L表示パネル（E L表示パネルモジュール）を薄型にすることができる。

つぎに、本発明の駆動方式を実施する本発明の表示機器についての実施例について説明をする。図 5 7は情報端末装置の一例としての携帯電話の平面図である。筐体 5 7 3にアンテナ 5 7 1、テンキー 5 7 2などが取り付けられている。 5 7 2などが表示色切換キーあるいは電源オンオフ、フレームレート切り替えキーである。テンキー 5 7 2を 1度押さえると表示色は 8色モードに、つづいて同一テンキー 5 7 2を押さえると表示色は 4 0 9 6色モード、さらにテンキー 5 7 2を押さえると表示色は 2 6万色モードとなるようにシーケンスを組んでもよい。キーは押さえるごとに表示色モードが変化するトグルスィツチとする。なお、別途表示色に対する変更キーを設けてもよい。この場合、テンキー 5 7 2は 3つ (以上) となる。

テンキー 5 7 2はプッシュスィツチの他、スライドスィツチなどの他のメカニカルなスィッチでもよく、また、音声認識などにより切換るものでもよレ、。たとえば、 4 0 9 6色を受話器に音声入力すること、たとえば、「高品位表示」、「4 0 9 6色モード」あるいは「低表示色モード」と受話器に音声入力することにより表示パネルの表示画面 5 0に表示される表示色が変化するように構成する。これは現行の音声認識技術を採用することにより容易に実現することができる。

また、表示色の切り替えは電気的に切換るスィッチでもよく、表示パネルの表示部 2 1に表示させたメニューを触れることにより選択するタツチパネルでも良い。また、スィッチを押さえる回数で切換る、あるいはクリックボールのように回転あるいは方向により切換るように構成してもよい。

5 7 2は表示色切換キーとしたが、フレームレートを切換るキーなどとしてもよい。また、動画と静止画とを切換るキーなどとしてもよい。また、動画と静止画とフレームレートなどの複数の要件を同時に切り替えてもよレ、。また、押さえ続けると徐々に（連続的に）フレームレートが変化するように構成してもよい。この場合は発振器を構成するコンデンサ C、抵抗 Rのうち、抵抗 Rを可変抵抗にしたり、電子ポリゥムにしたりすることにより実現できる。また、コンデンサはトリマコンデンサとすることにより実現できる。また、半導体チップに複数のコンデンサを形成しておき、 1つ以上のコンデンサを選択し、これらを回路的に並列に接続することにより実現してもよい。

さらに、本発明の E L表示パネルあるいは E L表示装置もしくは駆動方法を採用した実施の形態について、図面を参照しながら説明する。図 5 8は本発明の実施の形態におけるビューファインダの断面図である。但し、説明を容易にするため模式的に描いている。また一部拡大あるいは縮小した箇所が存在し、また、省略した箇所もある。たとえば、図 5 8において、接眼力バーを省略している。以上のことは他の図面においても該当する。

筐体 5 7 3の裏面は暗色あるいは黒色にされている。これは、 E L表示パネル（表示装置） 5 7 4から出射した迷光が筐体 5 7 3の内面で乱反射し表示コントラストの低下を防止するためである。また、表示パネルの光出射側には位相板（ / 4板など） 1 0 8、偏光板 1 0 9などが配置されている。このことは図 1 0、図 1 1でも説明している。

接眼リング 5 8 1には拡大レンズ 5 8 2が取り付けられている。観察者は接眼リング 5 8 1を筐体 5 7 3内での挿入位置を可変して、表示パネル 5 7 4の表示画像 5 0にピントがあうように調整する。

また、必要に応じて表示パネル 5 7 4の光出射側に正レンズ 5 8 3を配置すれば、拡大レンズ 5 8 2に入射する主光線を収束させることができる。そのため、拡大レンズ 5 8 2のレンズ径を小さくすることができ、ビューフアインダを小型化することができる。

図 5 9はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部 5 9 2とビデオカメラ筐体 5 7 3とを具備し、撮影レンズ部 5 9 2と筐体（ビューフアインダ部） 5 7 3とは背中合わせとなっている。また、筐体（図 5 8も参照） 5 7 3には接眼力バーが取り付けられている。観察者（ユーザー）はこの接眼力バー部から表示パネル 5 7 4の画像 5 0を観察する。

一方、本発明の E L表示パネルは表示モニターとしても使用されている。表示画面 5 0は支点 5 9 1で角度を自由に調整できる。表示画面 5 0を使用しない時は、格納部 5 9 3に格納される。

スィッチ 5 9 4は以下の機能を実施する切り替えあるいは制御スィッチである。スィッチ 5 9 4は表示モード切り替えスィッチである。スィツチ 5 9 4は、携帯電話などにも取り付けることが好ましい。この表示モード切り替えスィッチ 5 9 4について説明をする。

本発明の駆動方法の 1つに N倍の電流を E L素子 1 5に流し、 1 Fの 1 /Mの期間だけ点灯させる方法がある。この点灯させる期間を変化させることにより、明るさをデジタル的に変更することができる。たとえば、 N = 4として、 E L素子 1 5には 4倍の電流を流す。点灯期間を 1 /Mとし、 M = 1、 2、 3、 4と切り替えれば、 1倍から 4倍までの明るさ切り替えが可能となる。なお、 M = l、 1 . 5、 2、 3、 4、 5、 6などと変更できるように構成してもよい。

以上の切り替え動作は、携帯電話の電源をオンしたときに、表示画面 5 0を非常に明るく表示し、一定の時間を経過した後は、電力セーブするために、表示輝度を低下させる構成に用いる。また、ユーザーが希望する明るさに設定する機能としても用いることができる。たとえば、屋外などでは、画面を非常に明るくする。屋外では周辺が明るく、画面が全く見えなくなるからである。しかし、高い輝度で表示し続けると E L 素子 1 5は急激に劣化する。そのため、非常に明るくする場合は、短時間で通常の輝度に復帰させるように構成しておく。さらに、高輝度で表示させる場合は、ユーザーがポタンを押すことにより表示輝度を高くできるように構成しておく。

したがって、ユーザーがスィツチ 5 9 4で切り替えできるようにしておく力設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、表示輝度を 5 0 %、 6 0 %、 8 0 %とユーザーなどが設定できるように構成しておくことが好ましい。

なお、表示画面 5 0はガウス分布表示にすることが好ましい。ガウス分布表示とは、中央部の輝度が明るく、周辺部を比較的暗くする方式である。視覚的には、中央部が明るければ周辺部が暗くとも明るいと感じられる。主観評価によれば、周辺部が中央部に比較して 7 0 %の輝度を保っておれば、視覚的に遜色ない。さらに低減させて、 5 0 %輝度としてもほぼ、問題がない。本発明の自己発光型表示パネルでは、以前に説明した N倍パルス駆動（N倍の電流を E L素子 1 5に流し、 1 の 1 / Mの期間だけ点灯させる方法）を用いて画面の上から下方向に、ガウス分布を発生させている。

具体的には、画面の上部と下部では Mの値と大きくし、中央部で Mの値を小さくする。これは、ゲートドライバ回路 1 2のシフトレジスタの動作速度を変調することなどにより実現する。画面の左右の明るさ変調は、テーブルのデータと映像データとを乗算することにより発生させている。以上の動作により、周辺輝度（画角 0 . 9 ) を 5 0 %にした時、 1 0 0 %輝度の場合に比較して約 2 0 %の低消費電力化が可能である。周辺輝度（画角 0 . 9 ) を 7 0 %にした時、 1 0 0 ° /。輝度の場合に比較して約 1 5 %の低消費電力化が可能である。

なお、ガウス分布表示はオンオフできるように切り替えスィツチなどを設けることが好ましい。たとえば、屋外などで、ガウス表示させると画面周辺部が全く見えなくなるからである。したがって、ユーザーがボタンで切り替えできるようにしておくカ設定モードで自動的に変更できる力、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、周辺輝度を 5 0 %、 6 0 %、 8 0 %とュ一ザ一などが設定できるように構成しておくことがこのましい。

液晶表示パネルではパッ.クライトで固定のガウス分布を発生させている。したがって、ガウス分布のオンオフを行うことはできない。ガウス分布をオンオフできるのは自己発光型の表示デバイス特有の効果である _c また、フレームレートが所定の時、室内の蛍光灯などの点灯状態と干渉してフリツ力が発生する場合がある。つまり、蛍光灯が 6 0 H zの交流で点灯しているとき、 E L素子 1 5がフレームレート 6 0 H zで動作していると、微妙な干渉が発生し、画面がゆつくりと点滅しているように感じられる場合がある。これをさけるにはフレームレートを変更すればよい。本発明はフレームレートの変更機能を付加している。また、 N 倍パルス駆動（N倍の電流を E L素子 1 5に流し、 1 の 1 / の期間だけ点灯させる方法）において、 Nまたは Mの値を変更できるように構成している。

以上の機能をスィツチ 5 9 4で実現できるようにする。スィッチ 5 9 4は表示画面 5 0のメニューにしたがって、複数回おさえることにより、以上に説明した機能を切り替え実現する。

なお、以上の事項は、携帯電話だけに限定されるものではなく、テレビ、モニターなどに用いることができることはいうまでもない。また、どのような表示状態にあるかをユーザーがすぐに認識できるように、表示画面にアイコン表示をしておくことが好ましい。以上の事項は以下の事項に対しても同様である。

本実施の形態の E L表示装置などはビデオカメラだけでなく、図 6 0 に示すような電子カメラにも適用することができる。表示装置はカメラ本体 6 0 1に付属された表示画面 5 0として用いる。カメラ本体 6 0 1 にはシャッタ 6 0 3の他、スィッチ 5 9 4が取り付けられている。以上は表示パネルの表示領域が比較的小型の場合であるが、 3 0インチ以上と大型になると表示画面 5 0がたわみやすい。その対策のため、本発明では図 6 1に示すように表示パネルに外枠 6 1 1をつけ、外枠 6 1 1をつりさげられるように固定部材 6 1 4で取り付けている。この固定部材 6 1 4を用いて、壁などに取り付ける。

しかし、表示パネルの画面サイズが大きくなると重量も重たくなる。そのため、表示パネルの下側に脚取り付け部 6 1 3を配置し、複数の脚 6 1 2で表示パネルの重量を保持できるようにしている。

脚 6 1 2は Aに示すように左右に移動でき、また、脚 6 1 2は Bに示すように収縮できるように構成されている。そのため、狭い場所であつても表示装置を容易に設置することができる。

図 6 1のテレビでは、画面の表面を保護フィルム（保護板でもよい）で被覆している。これは、表示パネルの表面に物体があたって破損することを防止することが 1つの目的である。保護フィルムの表面には A I Rコートが形成されており、また、表面をエンボス加工することにより表示パネルに外の状況 (外光) が写り込むことを抑制している。

保護フィルムと表示パネル間にビーズなどを散布することにより、一定の空間が配置されるように構成されている。また、保護フィルムの裏面に微細な凸部を形成し、この凸部で表示パネルと保護フィルム間に空間を保持させる。このように空間を保持することにより保護フィルムからの衝撃が表示パネルに伝達することを抑制する。

また、保護フィルムと表示パネル間にアルコール、エチレングリコールなど液体あるいはゲノレ状のァクリル樹脂あるいはエポキシなどの固体樹脂などの光結合剤を配置または注入することも効果がある。界面反射を防止できるとともに、前記光結合剤が緩衝材として機能するからである。保護フィルムをしては、ポリカーボネートフィルム（板）、ポリプロピレンフィルム (板) 、ァクリノレフィルム (板) 、ポリエステルフィノレム（板）、 P V Aフィルム（板）などが例示される。その他エンジニアリング樹脂フィルム（A B Sなど）を用いることができることは言うまでもない。また、強化ガラスなど無機材料からなるものでもよい。保護フィルムを配置するかわりに、表示パネルの表面をエポキシ樹脂、フエノール樹脂、アクリル樹脂で 0 . 5 ηι ηι以上 2 . 0 m m以下の厚みでコ一ティングすることも同様の効果がある。また、これらの樹脂表面にェンポス加工などをすることも有効である。

また、保護フィルムあるいはコーティング材料の表面をフッ素コートすることも効果がある。表面についた汚れを洗剤などで容易にふき落とすことができるからである。また、保護フィルムを厚く形成し、フロントライトと兼用してもよい。

本発明の実施例における表示パネルは、 3辺フリーの構成と組み合わせることも有効であることはいうまでもない。特に 3辺フリ一の構成は画素がアモルファスシリコン技術を用いて作製されているときに有効である。また、アモルファスシリコン技術で形成されたパネルでは、トランジスタ素子の特性パラツキのプロセス制御が不可能のため、本発明の

N倍パルス駆動、リセット駆動、ダミー画素駆動などを実施することが好ましい。つまり、本発明におけるトランジスタなどは、ポリシリコン技術によるものに限定するものではなく、アモルファスシリコンによるものであってもよレ、。

なお、本発明の N倍パルス駆動（図 1 3、図 1 6、図 1 9、図 2 0、図 2 2、図 2 4、図 3 0など）などは、低温ポリシリコン技術でトランジスタ 1 1を形成して表示パネルよりも、アモルファスシリコン技術でトランジスタ 1 1を形成した表示パネルに有効である。アモルファスシリコンのトランジスタ 1 1では、隣接したトランジスタの特性がほぼ一致しているからである。したがって、加算した電流で駆動しても個々のトランジスタの駆動電流はほぼ目標値となっている（特に、図 2 2、図 2 4、図 3 0の N倍パルス駆動はァモルファスシリコンで形成したトランジスタの画素構成において有効である）。

d u t y比制御駆動、基準電流制御、 N倍パルス駆動など本明細書で記載した本発明の駆動方法および駆動回路などは、有機 E L表示パネルの駆動方法および駆動回路などに限定されるものではない。図 2 2 1に図示するようにフィールドエミッションディスプレイ ( F E D ) などの他のディスプレイにも適用できることは言うまでもない。

図 2 2 1の F E Dでは基板 7 1上にマトリツタス状に電子を放出する電子放出突起 2 2 1 3 (図 1 0では画素電極 1 0 5が該当する）が形成されている。画素には映像信号回路 2 2 1 2 (図 1ではソースドライバ回路 1 4が該当する）からの画像データを保持する保持回路 2 2 1 4が形成されている（図 1ではコンデンサが該当する）。また、電子放出突起 2 2 1 3の前面には制御電極 2 2 1 1が配置されている。制御電極 2 2 1 1にはオンオフ制御回路 2 2 1 5 (図 1ではグートドライバ回路 1 2が該当する）により電圧信号が印加される。

図 2 2 1の画素構成で、図 2 2 2に図示するように周辺回路を構成すれば、 d u t y比制御駆動あるいは N倍パルス駆動などを実施できる。映像信号回路 2 2 1 2からソース信号線 1 8に画像データ信号が印加される。オンオフ制御回路 2 2 1 5 aから選択信号線 2 2 2 1に画素 1 6 選択信号が印加され順次画素 1 6が選択され、画像データが書き込まれる。また、オンオフ制御回路 2 2 1 5 bからオンオフ信号線 2 2 2 2にオンオフ信号が印加され、画素の F E Dがオンオフ制御（ d u t y比制御）される。本発明の実施例で説明した技術的思想はビデオカメラ、プロジェクタ一、立体テレビ、プロジェクシヨンテレビなどに適用できる。また、ビユーファインダ、携帯電話のモニター、 P H S、携帯情報端末およびそのモニター、デジタルカメラおよびそのモニターにも適用できる。

また、電子写真システム、ヘッドマウントディスプレイ、直視モニタ一ディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、電子スチルカメラにも適用できる。また、現金自動引き出し機のモニター、公衆電話、テレビ電話、パーソナルコンピュータ、腕時計およびその表示装置にも適用できる。

さらに、家庭電器機器の表示モニター、ポケットゲーム機器およびそのモニター、表示パネル用パックライトあるいは家庭用もしくは業務用の照明装置などにも適用あるいは応用展開できることは言うまでもない照明装置は色温度を可変できるように構成することが好ましい。これは、

R G Bの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更できる。また、広告あるいはポスターなどの表示装置、 R G Bの信号器、警報表示灯などにも応用できる。

また、スキャナの光源としても有機 E L表示パネルは有効である。 R G Bのドットマトリックスを光源として、対象物に光を照射し、画像を読み取る。もちろん、単色でもよいことは言うまでもない。また、ァクティブマトリックスに限定するものではなく、単純マトリックスでもよい。色温度を調整できるようにすれば画像読み取り精度も向上する。また、液晶表示装置のバックライトにも有機 E L表示装置は有効である。 E L表示装置（バックライト）の R G Bの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更でき、また、明るさの調整も容易である。その上、面光源であるから、画面の中央部を明るく、周辺部を暗くするガウス分布を容易に構成できる。また、 R、 G、 B光を交互に走查する、フィールドシーケンシャル方式の液晶表示パネルのパックライトとしても有効である。また、バックラトを点滅しても黒挿入することにより動画表示用などの液晶表示パネルのバックライトとしても用いることができる _c 産業上の利用可能性

本発明のソースドライバ回路は、カントミラー回路を構成するトランジスタが隣接するように形成しているので、しきい値のずれによる出力電流のばらつきが小さい。したがって、 E L表示パネルの輝度むらの発生を抑制することが可能となり、その実用的効果は大きい。

また、本発明の表示パネル、表示装置等は、高画質、良好な動画表示性能、低消費電力、低コスト化、高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮する。

なお、本発明を用いれば、 ί氏消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費しない。また、高精細の表示パネルであっても十分に対応できる。したがって、地球環境、宇宙環境に優しいこととなる。

Claims

求の

1 . 基準電流を発生する基準電流発生手段と、

前記第 1 の電流源から出力される第 1 の電流が入力され、かつ前記第 1の電流に対応する第 2の電流を、複数の第 3の電流源に出力する第 2 の電流源と、

前記第 4の電流源は、入力画像データに対応した個数の単位電流源が選択される E L表示パネルのドライバ回路。