WO2004025493A1 - Integrierter schaltkreis mit umschaltung durch multiplexer zwischen normalbetrieb und testbetrieb - Google Patents

Integrierter schaltkreis mit umschaltung durch multiplexer zwischen normalbetrieb und testbetrieb Download PDF

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WO2004025493A1
WO2004025493A1 PCT/DE2003/002772 DE0302772W WO2004025493A1 WO 2004025493 A1 WO2004025493 A1 WO 2004025493A1 DE 0302772 W DE0302772 W DE 0302772W WO 2004025493 A1 WO2004025493 A1 WO 2004025493A1
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test
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multiplexer
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PCT/DE2003/002772
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Inventor
Timo Gossmann
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Infineon Technologies Ag
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)

Definitions

  • the present invention relates to an integrated circuit.
  • More and more different functional units are integrated in integrated circuits, whereby the integration density is constantly increasing.
  • the different transmitter and receiver assemblies which are to be integrated in mobile radio devices are arranged in only one, fully integrated transceiver chip.
  • One or more phase locked loops (PLL), voltage controlled oscillators (VCO), mixer cells and sometimes even filter units are integrated in this integrated circuit.
  • Each of these numerous assemblies present on a chip is usually supplied with control signals from outside, for example from a baseband chip, when the chip is switched on or during operation in order to select specific operating modes, to set frequencies, to carry out calibrations, etc. It is obvious that all these control lines cannot be led outside. Rather, a programming interface is normally provided, through which the internal functions can be addressed. Since the individual modules in the chip are to be controlled, but no information has to be read from the chip, this interface is normally designed as a serial, unidirectional interface.
  • the three lines of the three-wire bus usually include a clock line, a data line and an enable line.
  • FIG. 3 An integrated circuit with a plurality of function groups, as described via a three-wire bus, is shown in FIG. 3.
  • a three-wire bus 1, 2, 3 comprising a data line 1, a clock line 2 and an enable line 3 for programming a number of different modules.
  • a three-wire bus 1, 2, 3 comprising a data line 1, a clock line 2 and an enable line 3 for programming a number of different modules.
  • Only two assemblies are shown here. Each assembly is a shift register
  • a transfer register 6, 7 is connected to the parallel output of each of the 21 data bits for reading out the data from the shift registers 4, 5 as a function of a transfer signal which is provided by a decoder 8, 9 each.
  • the decoders each have four inputs, one of which is connected to the enable line 3 of the three-wire bus and the other to the three address bits of the associated shift register 4, 5.
  • the decoders 8, 9 each provide a takeover signal and feed them to the control input of the takeover register 6, 7 connected to the output. This takeover signal is provided just when the enable signal of the three-wire bus is present and the address matches the address of the respective shift register 4, 5.
  • Programming word The actual transfer of the data to the internal registers of the modules takes place when the enable line becomes inactive.
  • the shift registers 4, 5 all adopt the same and each programming word.
  • a programming word is assigned to the respective module depending on the address, whereby only one selected one at a time Transfer register transfers the data to the respective assembly.
  • the maximum number of bits that a programming word can comprise is normally limited, for example to 24 bits in the present case.
  • a further restriction of the maximum amount of information that can be transmitted for the chip to be programmed results from the time sequence conditions specified in the respective specifications, which only allow the transmission of a relatively small number of programming words in succession within a defined time frame.
  • an integrated circuit must normally be able to be tested in all its functions during manufacture. For this it is necessary to put certain functional units into suitable operating states in order to allow measurements. Furthermore, it is often necessary to measure functional units of a signal chain individually and independently of one another. For this purpose, these functional units must be able to be activated in special test operating modes. For test purposes, it is still desirable to be able to switch on numerous special operating states.
  • a solution to this problem could be achieved in that, in the manufacture of the integrated circuit, corresponding settings are achieved by changing the metallization layers in such a way that certain functions are switched on or off by adding or omitting conductor track pieces. However, this requires an additional, undesirable effort in production and a further disadvantage in that the test options are significantly restricted in terms of flexibility.
  • the object of the present invention is to provide an integrated circuit, the function blocks of which can be put into test mode independently of one another and which can be programmed with a serial bus, the circuit being able to be produced with little effort.
  • a first function block with a control input a second function block with a control input
  • a first multiplexer with an output which is connected to the control input of the first function block, with a data input, with a test input and with a switching input for switching between a normal operating mode and a test operating mode
  • a second multiplexer with an output, which is connected to the control input of the second function block, with a data input, with a test input and with a switching input for switching between a normal operating mode and a test operating mode
  • a first test register with a serial data input which is connected to a serial bus and which is coupled to the test input of the first multiplexer
  • a second test register with a serial data input which is connected to the serial bus and which with the
  • Test input of the second multiplexer is coupled, and - A control unit that couples the first test register and the second test register to the switch inputs of the first and second multiplexers to take over the data from the first test register to the control input of the first function block and to take over the data from the second test register to the control input of the second Function blocks depending on the state of an operating mode memory cell in the respective test register.
  • the function blocks can either be operated in a normal mode or in a test mode. In normal operation, assigned control outputs in the respective function blocks or external control inputs are routed via the assigned multiplexer into corresponding control inputs of the function block. However, if the function block is in test mode, test data can be routed from the test register into the control input of the function block using the multiplexer.
  • the data transfer from the respective test register into the assigned function block is triggered by a control unit.
  • a dedicated memory location is provided in each test register, the status of which indicates whether test operation is present in the respective function block or not and accordingly effects test data.
  • the integrated circuit according to the present principle enables individual function blocks to be put into test operation with little effort and the programming of these selected function blocks with the desired test data. This means that any combination of test operation and normal operation of a wide range of function blocks is possible, for example during development during production.
  • first and second test registers are formed with one another in a series connection to form a shift register chain. coupled.
  • Forming a shift register chain has the advantage that only one address is required to address all test registers. This saves scarce address space.
  • Based on the operating mode memory cell assigned to each test register it is nevertheless possible according to the present principle to put individual function blocks into a test mode, while the other function blocks can work in normal mode. This ensures a further significant improvement in flexibility in testing and the testing phase.
  • one transfer register each is provided for coupling test registers with an assigned multiplexer.
  • the takeover register is controlled as a function of a takeover signal.
  • the takeover signal is preferably generated by an address decoder as a function of address bits of a respective programming word.
  • the serial bus is designed as a three-wire bus, comprising a data line, a clock line and an enable line.
  • Release line is also referred to as a so-called strobe line.
  • the address decoder generates the takeover signal as a function of the enable signal and is suitably coupled to the three-wire bus, namely its enable line, at one input.
  • control unit comprises a test mode decoder which is connected to a
  • Test register or another register, which is connected to the serial bus, is coupled.
  • the decoder is designed in such a way that the state of a memory cell specially provided for this purpose, which indicates a global test operation, is evaluated and controls an AND element provided at each multiplexer at an input.
  • the output of the AND gate is connected to the switch input of the assigned multiplexer.
  • FIG. 1 shows a circuit diagram of a first exemplary embodiment of the present principle
  • Figure 2 shows a second embodiment of the present principle using a circuit diagram
  • Figure 3 shows a programmable chip using a three-wire bus according to the prior art.
  • FIG. 1 shows an integrated circuit which, by way of example, comprises two function groups, namely a first function block 10 and a second function block 11.
  • the first and the second function block 10, 11 each have a control input with a multiplicity of input connections to which control commands, function parameters etc. can be supplied.
  • a multiplexer 12, 13 is connected with its output to the control inputs of the function blocks 10, 11, whereby each input connection of the function blocks is assigned an output connection of the multiplexers 12, 13, in the present case 20 connections for 20 parallel data bits.
  • the first multiplexer 12 and the second multiplexer 13 each have a data input and a test input, between which it is possible to switch.
  • the data input and test input each comprise a number of input connections corresponding to the output connections, each in the present case 20.
  • the test inputs of the multiplexers 12, 13 are each connected to an assigned transfer register 14, 15, while the data inputs of the multiplexers 12, 13 are the inputs for the normal ones represent digital control signals of the function blocks 10, 11. These are provided with reference symbols 16,
  • a test register 18, 19 is connected on the input side to the transfer registers 14, 15, which have a width of 21 bits.
  • the test registers 18, 19 are connected to one another in a series circuit to form a shift register and consequently have a common address part 20.
  • An address decoder 21 is connected to the address part 20 of the first test register 18 and has a further input to the enable connection 3 of the Three-wire bus 1, 2, 3 is coupled.
  • the output of the decoder 21, at which a takeover signal is provided, is on the one hand with a control input of the first takeover register 14 and on the other hand with the
  • Control input of the takeover register 15 connected. Takeover registers 14 and takeover registers 15 and test registers 18, 19 each have, apart from address field 20, one memory location more than function blocks 10, 11 have input connections. This additional memory cell serves to display a local test operation, that is to say limited to the assigned function block 10, 11, and is referred to as the operating mode memory cell 22.
  • the parallel output connection of this operating mode memory cell 22 in the test register 18, 19 is in each case connected to an input of an AND gate 23, 24 via the takeover register 14, 15.
  • the further inputs of the AND gates 23, 24 are connected to one another and are designed to supply a global test operating signal.
  • Another shift register 25, like the shift register chain 18, 19, is connected to the serial bus 1, 2, 3.
  • the address field 26 of the shift register 25 is assigned an address decoder 27 which is connected with three of its inputs to three address bit outputs of the address field 26 and with a further input to the enable line 3 of the serial bus 1 to 3.
  • the output of the address decoder 27 is connected to the takeover input of a takeover register 28, the 21 input connections of which are connected to 21 parallel output connections of the register 25.
  • the parallel data output of the takeover register 29 is connected to an assigned one or more assigned function blocks of the integrated circuit, which are not shown here.
  • An output terminal of the takeover register 28 provides the global test operating signal and is connected to one input of the AND gates 23, 24. To provide the global test operating signal, a fixed memory location 30 is provided in the register 25, which provides a global test bit.
  • the address of the shift register 18 is disjunct to the addresses of all other functional words of the integrated circuit, for example the register 25.
  • bit 30 is global Test bit designed that controls the effectiveness or activation of test data from the test registers 18, 19.
  • the test register 18, 19 is of any length due to its unique address.
  • a correspondingly wide takeover register is assigned to the shift register, which in turn is followed by a 2: 1 multiplexer for each user data bit. is switched.
  • the multiplexer 12, 13 either forwards the normal digital control signals to the on-chip circuit blocks 10, 11 or else the test bits from the respectively activated transfer register 14, 15. Which data source is selected determines the linkage of the global test operating signal, that is State of the memory cell 30, with the state of the respective operating mode memory cell 22 of the associated test register 18, 19, which are accommodated on the respective circuit blocks 10, 11 distributed over the chip.
  • circuit parts 10, 11 can get their regular control signals in the chip, while other circuit parts can be kept in defined test operating modes by test bits. Overall, this opens up particularly great flexibility in the test and in the evaluation phase.
  • the individual function blocks are initially initialized.
  • the shift register 25 designed as an initialization register is provided, which deactivates the test mode globally for the entire chip by resetting the global test bit.
  • a test mode could have been switched on accidentally, but without consequences, since the chip cannot be operated before the initialization.
  • only a single bit, namely that of the memory cell 30, is prescribed to be zero for the disclosed address fields of the chip in order for the chip to operate in normal operation.
  • the other programming words such as PLL word for frequency programming, transmitter word, receiver word et cetera, which are common in a transceiver, only transport user data and can be completely free of test bits.
  • FIG. 2 shows an alternative embodiment to the circuit of FIG. 1, in the event that All addresses have already been assigned to the chip and no separate address can be provided for testing.
  • the circuit of FIG. 2 does not differ in essential features, its circuitry, its function and the associated advantages from FIG. 1, so the description in this regard is not repeated again.
  • the test data have the same address as the initialization word in the shift register 25, which is present anyway.
  • the global test operating signal cannot consequently be derived directly from the shift register 25, more precisely from the memory cell 30, and the AND gates 23, 24 are supplied, but is first processed in a processing circuit 31.
  • the processing circuit 31 comprises an RS flip-flop 32, an inverter 33 and three AND gates 34, 35, 36.
  • An inverter 33 is connected to the memory cell 30 for storing the global test bit in the register 25, which Control element 36. This combines the output signal of the decoder 27 with the global test bit, which is inverted, and controls the takeover connection of the takeover register 28 accordingly. Consequently, a takeover in register 28 only takes place if the register address matches the address of the initialization word and no global test mode is activated.
  • the global test operating signal is stored in the RS flip-flop 32, which has a set input and a reset input.
  • An AND gate 34, 35 is connected with its output to the set ends and the reset input. The.
  • Inputs of the AND gate 34 are connected to the output of the decoder 27 and to the memory cell 30 in the register 25, while the inputs of the AND gate 35 are connected to the output of the decoder 27 and the output of the inverter 33.
  • the memory location in the register 18 which corresponds to the memory cell 30 in the register 25 with respect to its position in the register and has reference number 37 can of course not be used in the register 18 for transmitting test data, since the addresses of the test registers 18, 19 and initialization register 25 match.
  • the storage location 37 only serves as a placeholder here.
  • the global test bit 30 in the initialization register 25 and the placeholder bit 37 are in the same bit position.
  • the takeover condition for the transfer of data from the shift register to the takeover register 12, 13 is not made dependent on the state of the global test bit, since either the global test bit was set beforehand and then, of course, the data during programming to common address should be transferred to the test register and should also have an effect, or the global test bit was / will be deleted beforehand or at the same time as the programming and the contents of the transfer registers of the test bus chain cannot therefore have any effect anyway.
  • the circuit of FIG. 2 can be further developed within the scope of the invention in such a way that the evaluation logic 31 can also be connected directly to the corresponding locations of the test register 18, that is to say to the address decoder 21 and to the memory cell corresponding to the memory cell 30 37 in test register 18.
  • any number of further function blocks can be provided instead of two function blocks 10, 11, to which a multiplexer, a takeover register and a test register can also be assigned, which can be associated with the other test registers are linked in a shift register chain with a common address field.

Abstract

Es ist ein integrierter Schaltkreis angegeben, der mehrere Funktionsblöcke (10, 11) umfaßt. Mit jeweils zugeordneten Multiplexern (12, 13) kann zwischen einem Normalbetrieb und einem Testbetrieb umgeschaltet werden. Eingangsseitig an die Multiplexer (12, 13) ist je ein Testregister (18, 19) angeschlossen, welches an einen seriellen Bus (1, 2, 3) angekoppelt ist. Eine Steuereinheit (21, 23, 24) steuert die Übernahme von Testdaten in einen ausgewählten Funktionsblock (10, 11) in Abhängigkeit vom Zustand einer Betriebsart-Speicherzelle (22) im jeweiligen Testregister (18, 19). Damit können mit geringem Aufwand einzelne Funktionsblöcke eines Chips gezielt in einen Testbetrieb versetzt und entsprechend programmiert werden, während andere Funktionsblöcke im Normalbetrieb arbeiten. Das beschriebene Prinzip ermöglicht eine große Flexibilität bezüglich des Testens integrierter Schaltkreise mit einer Vielzahl funktionaler Baugruppen.

Description

Beschreibung
INTEGRIERTER SCHALTKREIS MIT UMSCHALTUNG DURCH MULTIPLEXER ZWISCHEN NORMALBETRIEB UND TESTBETRIEB Die vorliegende Erfindung betrifft einen integrierten Schaltkreis .
In integrierten Schaltkreisen werden mehr und mehr unterschiedliche Funktionseinheiten integriert, wobei die Integra- tionsdichte ständig zunimmt. Das bedeutet, daß beispielsweise die unterschiedlichen Sende- und Empfängerbaugruppen, welche in Mobilfunkgeräten zu integrieren sind, in lediglich einem, voll integrierten Transceiver-Chip angeordnet sind. In diesem integrierten Schaltkreis sind ein oder mehrere Phasenregel- kreise (PLL) , spannungsgesteuerte Oszillatoren (VCO) , Mischerzellen, teilweise sogar Filtereinheiten integriert.
Jede dieser zahlreich auf einem Chip vorhandenen Baugruppen wird üblicherweise beim Einschalten des Chips oder auch im Betrieb mit Steuersignalen von außen, beispielsweise von einem Basisband-Chip, beaufschlagt, um bestimmte Betriebsarten zu wählen, Frequenzen einzustellen, Kalibrierungen vorzunehmen et cetera. Es ist offensichtlich, daß all diese Steuerleitungen nicht nach außen geführt werden können. Vielmehr ist normalerweise eine Programmierschnittstelle vorgesehen, über die die internen Funktionen angesprochen werden können. Da die einzelnen Baugruppen im Chip zwar gesteuert werden sollen, jedoch keine Informationen aus dem Chip herausgelesen werden müssen, ist diese Schnittstelle normalerweise als se- rielle, unidirektionelle Schnittstelle ausgebildet.
Eine Möglichkeit, einen derartigen Steuerbus mit geringem Aufwand zu realisieren, ist der sogenannte Drei-Leiter-Bus. Dieser bietet ausreichende Geschwindigkeit, geringen Proto- kollaufwand in der Bedienung und verhältnismäßig einfache Implementierung. Die drei Leitungen des Drei-Leiter-Busses um- fassen normalerweise eine Taktleitung, eine Datenleitung sowie eine Freigabeleitung.
Ein integrierter Schaltkreis mit mehreren, wie beschrieben über einen Drei-Leiter-Bus programmierbaren Funktionsgruppen ist in Figur 3 gezeigt. Dort ist ein Drei-Leiter-Bus 1, 2, 3 umfassend eine Datenleitung 1, eine Taktleitung 2 und eine Freigabeleitung 3 zur Programmierung mehrerer, verschiedener Baugruppen vorgesehen. Beispielhaft sind hier lediglich zwei Baugruppen gezeigt. Jeder Baugruppe ist ein Schieberegister
4, 5 zugeordnet zur Programmierung der Baugruppe, welches einen Adreßteil und einen Datenteil umfaßt . Beispielhaft umfaßt der Adreßteil 3 Bit und der Datenteil 21 Bit. An den parallelen Ausgang der 21 Datenbits ist jeweils ein Übernahmeregi- ster 6, 7 angeschlossen zum Auslesen der Daten aus den Schieberegistern 4, 5 in Abhängigkeit von einem Übernahmesignal, welches von je einem Decoder 8, 9 bereitgestellt wird. Die Decoder haben jeweils vier Eingänge, die zum einen mit der Freigabeleitung 3 des Drei-Leiter-Busses und zum anderen mit den drei Adreßbits des zugeordneten Schieberegisters 4, 5 verbunden ist. Ausgangsseitig wird von den Decodern 8, 9 je ein Übernahmesignal bereitgestellt und dem an den Ausgang angeschlossenen Steuereingang des Übernahmeregisters 6, 7 zugeführt. Dieses Übernahmesignal wird gerade dann bereitge- stellt, wenn das Freigabesignal des Drei-Leiter-Busses vorliegt und die Adresse mit der Adresse des jeweiligen Schieberegisters 4, 5 übereinstimmt.
Die Zuordnung von Programmierdaten zu einer bestimmten Bau- gruppe erfolgt demnach mittels Adreßbits in einem sogenannten
Programmierwort. Die eigentliche Übernahme der Daten in die internen Register der Baugruppen erfolgt durch das inaktiv werden der Freigabeleitung. Die Schieberegister 4, 5 übernehmen bei der vorliegenden Ausführung jeweils alle das gleiche und jedes Programmierwort. Die Zuordnung eines Programmierwortes zu der jeweiligen Baugruppe erfolgt in Abhängigkeit von der Adresse, wobei jeweils immer nur ein ausgewähltes Übernahmeregister die Daten in die jeweilige Baugruppe übernimmt .
Aufgrund der Chip-Architektur ist normalerweise die maximale Anzahl der Bits, die ein Programmierwort umfassen kann, begrenzt, beispielsweise vorliegend auf 24 Bit. Eine weitere Einschränkung der maximal übertragbaren Informationsmenge für den zu programmierenden Chip ergibt sich aufgrund der in den jeweiligen Spezifikationen festgelegten Zeitabfolgebedingun- gen, die die Übertragung lediglich einer verhältnismäßig geringen Zahl von Programmierworten nacheinander in einem definierten zeitlichen Rahmen zulassen.
Andererseits ist wie bereits erläutert die Zahl der verschie- denen, auf einem Chip integrierten Funktionseinheiten groß und zunehmend, und zudem ist es gewünscht, diese Funktionseinheiten unabhängig voneinander programmieren zu können.
Durch die zunehmende Komplexität der auf einem Chip inte- grierten Funktionen einerseits, mit dem Ziel, viele betriebsabhängige Parameter einzustellen, und der begrenzten Anzahl von Adreß- und Datenbits andererseits werden die für Test-Betriebsarten des integrierten Schaltkreises zur Verfügung stehenden Bits immer geringer.
Andererseits muß aber ein integrierter Schaltkreis normalerweise während der Fertigung in all seinen Funktionen getestet werden können. Hierfür ist es erforderlich, bestimmte Funktionseinheiten in geeignete Betriebszustände zu versetzen, um Messungen zu erlauben. Weiterhin ist es oftmals nötig, Funktionseinheiten einer Signalkette einzeln und unabhängig voneinander auszumessen. Hierfür müssen diese Funktionseinheiten in speziellen Testbetriebsarten aktivierbar sein. Zu Testzwecken ist es weiterhin gewünscht, zahlreiche Sonderbe- triebszustände einschalten zu können. Eine Lösung dieses Problems könnte dadurch erzielt werden, daß bei der Fertigung des integrierten Schaltkreises entsprechende Einstellungen durch Verändern der Metallisierungsschichten erzielt werden dahingehend, daß durch Hinzufügen oder Weglassen von Leiterbahnstücken bestimmte Funktionen zu- oder weggeschaltet werden. Dies erfordert jedoch einen zusätzlichen, unerwünschten Aufwand in der Fertigung und einen weiteren Nachteil dadurch, daß die Testmöglichkeiten hinsichtlich der Flexibilität deutlich eingeschränkt werden.
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Schaltkreis anzugeben, dessen Funktionsblöcke unabhängig voneinander in einen Testbetrieb versetzbar sind und die mit einem seriellen Bus programmierbar sind, wobei der Schaltkreis dabei mit geringem Aufwand hergestellt werden können soll.
Erfindungsgemäß wird die Aufgabe gelöst durch einen integrierten Schaltkreis, aufweisend
- einen ersten Funktionsblock mit einem Steuereingang, - einen zweiten Funktionsblock mit einem Steuereingang,
- einen ersten Multiplexer mit einem Ausgang, der an den Steuereingang des ersten Funktionsblocks angeschlossen ist, mit einem Dateneingang, mit einem Testeingang und mit einem Um ehalteingang zum Umschalten zwischen einer Normalbe- triebsart und einer Testbetriebsart,
- einen zweiten Multiplexer mit einem Ausgang, der an den Steuereingang des zweiten Funktionsblocks angeschlossen ist, mit einem Dateneingang, mit einem Testeingang und mit einem Umsehalteingang zum Umschalten zwischen einer Normal- betriebsart und einer Testbetriebsart,
- ein erstes Testregister mit einem seriellen Dateneingang, der an einen seriellen Bus angeschlossen ist und der mit dem Testeingang des ersten Multiplexers gekoppelt ist,
- ein zweites Testregister mit einem seriellen Dateneingang, der an den seriellen Bus angeschlossen ist und der mit dem
Testeingang des zweiten Multiplexers gekoppelt ist, und - eine Steuereinheit, die das erste Testregister und das zweite Testregister mit den Umschalteingängen des ersten und des zweiten Multiplexers koppelt zur Übernahme der Daten des ersten Testregisters zu dem Steuereingang des er- sten Funktionsblocks und zur Übernahme der Daten des zweiten Testregisters zu dem Steuereingang des zweiten Funktionsblocks in Abhängigkeit von dem Zustand einer Betriebsart-Speicherzelle im jeweiligen Testregister.
Die Funktionsblöcke können entweder in einem Normalbetrieb oder in einer Testbetriebsart betrieben werden. Im Normalbetrieb werden zugeordnete Steuerausgänge in den jeweiligen Funktionsblocks oder externe Steuereingänge über den zugeordneten Multiplexer in entsprechende Steuereingänge des Funkti- onsblocks geleitet. Befindet sich der Funktionsblock jedoch in dem Testbetrieb, so können mit dem Multiplexer Testdaten aus dem Testregister in den Steuereingang des Funktionsblocks geleitet werden.
Die Datenübernahme von dem jeweiligen Testregister in den zugeordneten Funktionsblock wird dabei durch eine Steuereinheit angestoßen. Hierfür ist in jedem Testregister eine dedizierte Speicherstelle vorgesehen, deren Zustand anzeigt, ob in dem jeweiligen Funktionsblock ein Testbetrieb vorliegt oder nicht und entsprechend die Übernahme von Testdaten bewirkt.
Der integrierte Schaltkreis gemäß vorliegendem Prinzip ermöglicht mit geringem Aufwand das Versetzen einzelner Funktionsblöcke in einen Testbetrieb und das Programmieren dieser aus- gewählten Funktionsblöcke mit gewünschten Testdaten. Somit ist, beispielsweise bei der fertigungsbegleitenden Entwicklung, eine beliebige Kombination von Testbetrieb und Normal- betrieb unterschiedlichster Funktionsblöcke möglich.
In einer bevorzugten Ausfuhrungsform des vorliegenden Prinzips sind erstes und zweites Testregister zur Bildung einer Schieberegisterkette miteinander in einer Serienschaltung ge- koppelt. Das Bilden einer Schieberegisterkette bringt zum einen den Vorteil, daß lediglich eine Adresse zur Adressierung aller Testregister benötigt wird. Somit wird knapper Adreß- raum eingespart. Aufgrund der jedem Testregister zugeordneten Betriebsart-Speicherzelle ist gemäß vorliegendem Prinzip dennoch ein gezieltes Versetzen einzelner Funktionsblöcke in einen Testbetrieb möglich, während die übrigen Funktionsblöcke im Normalbetrieb arbeiten können. Somit ist eine weitere deutliche Verbesserung der Flexibilität im Testen und der Er- probungsphase sichergestellt.
Gemäß einer weiteren, bevorzugten Ausfuhrungsform des vorliegenden Prinzips ist zur Kopplung von Testregister mit zugeordnetem Multiplexer je ein Übernahmeregister vorgesehen. Die Steuerung des Übernahmeregisters erfolgt dabei in Abhängigkeit von einem Übernahmesignal .
Das Übernähmesignal wird bevorzugt von einem Adreßdecoder in Abhängigkeit von Adreßbits eines jeweiligen Programmierwortes erzeugt.
In einer mit besonders geringem Aufwand implementierbaren Ausfuhrungsform des integrierten Schaltkreises ist der serielle Bus als Drei-Leiter-Bus ausgebildet, umfassend eine Da- tenleitung, eine Taktleitung und eine Freigabeleitung. Die
Freigabeleitung wird dabei auch als sogenannte Strobe-Leitung bezeichnet .
Bevorzugt ist vorgesehen, daß der Adreßdecoder das Übernahme- signal in Abhängigkeit von dem Freigabesignal erzeugt und hierfür geeignet mit dem Drei-Leiter-Bus, nämlich dessen Freigabeleitung, an einem Eingang verkoppelt ist.
Gemäß einer weiteren, bevorzugten Ausfuhrungsform umfaßt die Steuereinheit einen Testbetriebsart-Decoder, der mit einem
Testregister oder einem weiteren Register, welches an den seriellen Bus angeschlossen ist, gekoppelt ist. Der Decoder ist dabei so ausgelegt, daß der Zustand einer speziell hierfür vorgesehenen Speicherzelle, die einen globalen Testbetrieb anzeigt, ausgewertet wird und ein an jedem Multiplexer vorgesehenes UND-Glied an einem Eingang ansteuert. Der Ausgang des UND-Gliedes ist dabei mit dem Umschalteingang des zugeordneten Multiplexers verbunden. Durch das Definieren eines derartigen, globalen Testbetriebs, der einen Testbetrieb einzelner Funktionsblöcke erst ermöglicht, ist die Wahrscheinlichkeit, daß ein Testbetrieb zufällig oder versehentlich aktiviert wird, deutlich verringert.
Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Zeichnungen näher erläutert.
Es zeigen:
Figur 1 ein Schaltbild eines ersten Ausführungsbeispiels des vorliegenden Prinzips,
Figur 2 ein zweites Ausführungsbeispiel des vorliegenden Prinzips anhand eines Schaltplans und
Figur 3 einen mittels Drei-Leiter-Bus programmierbaren Chip gemäß Stand der Technik.
Figur 1 zeigt einen integrierten Schaltkreis, der beispielhaft zwei Funktionsgruppen umfaßt, nämlich einen ersten Funktionsblock 10 und einen zweiten Funktionsblock 11. Der erste und der zweite Funktionsblock 10, 11 haben je einen Steuereingang mit einer Vielzahl von Eingangsanschlüssen, an denen Steuerbefehle, Funktionsparameter et cetera zugeführt werden können. An die Steuereingänge der Funktionsblöcke 10, 11 ist je ein Multiplexer 12, 13 mit seinem Ausgang angeschlossen, wobei jedem Eingangsanschluß der Funktionsblöcke je ein Aus- - gangsanschluß der Multiplexer 12, 13 zugeordnet ist, vorliegend 20 Anschlüsse für 20 parallele Datenbits. Der erste Multiplexer 12 und der zweite Multiplexer 13 haben je einen Da- teneingang und einen Testeingang, zwischen denen umgeschaltet werden kann. Dateneingang und Testeingang umfassen jeweils eine den Ausganganschlüssen entsprechende Anzahl von Eingangsanschlüssen, vorliegend je 20. Die Testeingänge der Multiplexer 12, 13 sind mit je einem zugeordneten Übernahmeregi- ster 14, 15 verbunden, während die Dateneingänge der Multiplexer 12, 13 die Eingänge für die normalen digitalen Steuersignale der Funktionsblöcke 10, 11 repräsentieren. Diese sind mit Bezugszeichen 16, 17 versehen.
Eingangsseitig an den Übernahmeregistern 14, 15, die 21 Bit Breite aufweisen, ist je ein Testregister 18, 19 angeschlossen. Die Testregister 18, 19 sind dabei miteinander in einer Serienschaltung zur Bildung eines Schieberegisters verbunden und haben folglich einen gemeinsamen Adreßteil 20. An den Adreßteil 20 des ersten Testregisters 18 ist ein Adreßdecoder 21 angeschlossen, der mit einem weiteren Eingang an den Frei- gabeanschluß 3 des Drei-Leiter-Busses 1, 2, 3 angekoppelt ist. Der Ausgang des Decoders 21, an dem ein Übernahmesignal bereitgestellt wird, ist zum einen mit einem Steuereingang des ersten Übernahmeregisters 14 und zum anderen mit dem
Steuereingang des Übernahmeregisters 15 verbunden. Übernahmeregister 14 und Übernahmeregister 15 sowie die Testregister 18, 19 weisen, abgesehen vom Adreßfeld 20, je eine Speicherstelle mehr auf als die Funktionsblöcke 10, 11 Eingangsan- Schlüsse haben. Diese zusätzliche Speicherzelle dient zum Anzeigen eines lokalen, das heißt auf den zugeordneten Funktionsblock 10, 11 beschränkten Testbetriebs und ist als Betriebsart-Speicherzelle 22 bezeichnet. Der parallele Ausgangsanschluß dieser Betriebsart-Speicherzelle 22 im Testre- gister 18, 19 ist jeweils über das Übernahmeregister 14, 15, mit einem Eingang eines UND-Gliedes 23, 24 verbunden. Die weiteren Eingänge der UND-Glieder 23, 24 sind miteinander verbunden und ausgelegt zur Zuführung eines globalen Testbetriebsignals.
Ein weiteres Schieberegister 25 ist, ebenso wie die Schieberegisterkette 18, 19, an den seriellen Bus 1, 2, 3 angeschlossen. Dem Adreßfeld 26 des Schieberegisters 25 ist ein Adreßdecoder 27 zugeordnet, der mit drei seiner Eingänge an drei Adreßbit-Ausgänge des Adreßfelds 26 und mit einem weite- ren Eingang an die Freigabeleitung 3 des seriellen Busses 1 bis 3 angeschlossen ist. Der Ausgang des Adreßdecoders 27 ist mit dem Übernahmeeingang eines Übernahmeregisters 28 verbunden, dessen 21 Eingangsanschlüsse mit 21 parallelen Ausgangsanschlüssen des Registers 25 verbunden sind. Der parallele Datenausgang des Übernahmeregisters 29 ist mit einem zugeordneten oder mehreren zugeordneten Funktionsblöcken des integrierten Schaltkreises, die hier nicht eingezeichnet sind, verbunden. Ein Ausgangsanschluß des Übernahmeregisters 28 stellt das globale Testbetriebssignal bereit und ist mit je einem Eingang der UND-Gatter 23, 24 verbunden. Zur Bereitstellung des globalen Testbetriebssignals ist eine festgelegte Speicherstelle 30 im Register 25 vorgesehen, die ein globales Testbit bereitstellt.
Die Adresse des Schieberegisters 18 ist vorliegend disjunkt zu den Adressen aller anderen funktionalen Wörter des integrierten Schaltkreises, beispielsweise des Registers 25. Um die Wahrscheinlichkeit einer unabsichtlichen Adressierung der Testregisterkette 18, 19 mit Testregistern 18, 19 weiter zu verringern, ist das Bit 30 als globales Testbit ausgelegt, das die die Wirksamkeit beziehungsweise Aktivierung von Test- daten aus den Testregistern 18, 19 steuert.
Das Testregister 18, 19 ist aufgrund seiner einzigartigen Adresse von beliebiger Länge. Dem Schieberegister ist dabei ein entsprechend weites Übernahmeregister zugeordnet, dem wiederum ein 2 : 1-Multiplexer für jedes Nutzdatenbit nachge- schaltet ist. Der Multiplexer 12, 13 leitet entweder die normalen digitalen Steuersignale an die chipinternen Schaltungsblöcke 10, 11 weiter oder aber die Testbits aus dem jeweils aktivierten Übernahmeregister 14, 15. Welche Datenquelle je- weils ausgewählt ist, bestimmt die Verknüpfung des globalen Testbetriebssignals, das heißt der Zustand der Speicherzelle 30, mit dem Zustand der jeweiligen Betriebsart-Speicherzelle 22 des zugeordneten Testregisters 18, 19, die über den Chip verteilt an den jeweiligen Schaltungsblöcken 10, 11 unterge- bracht sind.
Gemäß dem vorgestellten Prinzip können verschiedene Schaltungsteile 10, 11 im Chip ihre regulären Steuersignale bekommen, während andere Schaltungsteile durch Testbits in defi- nierten Testbetriebsarten gehalten werden können. Insgesamt eröffnet dies eine besonders große Flexibilität im Test und in der Evaluierungsphase .
Nach einem Einschalten der VersorgungsSpannung der integrier- ten Schaltung gemäß Figur 1 werden die einzelnen Funktions- blöcke zunächst initialisiert. Hierfür ist das als Initialisierungsregister ausgelegte Schieberegister 25 vorgesehen, welches den Testbetrieb global für den gesamten Chip durch Rücksetzen des globalen Testbits deaktiviert. Bis zu diesem Zeitpunkt könnte zufällig ein Testbetrieb eingeschaltet sein, allerdings ohne Folgen, da der Chip vor der Initialisierung sowieso nicht betrieben werden kann. Demnach wird für die offengelegten Adreßfelder des Chips lediglich die Programmierung eines einzigen Bits, nämlich das der Speicherzelle 30, auf Null vorgeschrieben, um den Chip im Normalbetrieb arbeiten zu lassen. Die weiteren Programmierworte wie PLL-Wort zur Frequenzprogrammierung, Sender-Wort, Empfänger-Wort et cetera, die in einem Sendeempfänger üblich sind, transportieren dabei nur Nutzdaten und können völlig frei von Testbits sein.
Figur 2 zeigt eine alternative Ausfuhrungsform zu der Schaltung von Figur 1, für den Fall, daß zur Funktionsprogrammie- rung des Chips bereits alle Adressen vergeben sind und für das Testen keine eigene Adresse zur Verfügung gestellt werden kann. Die Schaltung von Figur 2 unterscheidet sich in wesentlichen Merkmalen, deren Verschaltung sowie ihrer Funktion und den damit verbundenen Vorteilen, nicht von der Figur 1, insofern wird die diesbezügliche Beschreibung nicht noch einmal wiederholt .
Bei der Darstellung von Figur 2 haben die Testdaten die glei- ehe Adresse wie das sowieso vorhandene Initialisierungswort im Schieberegister 25. Das globale Testbetriebssignal kann folglich nicht unmittelbar aus dem Schieberegister 25, genauer aus der Speicherzelle 30, abgeleitet und den UND-Gliedern 23, 24 zugeführt werden, sondern wird zunächst in einer Auf- bereitungsschaltung 31 aufbereitet.
Die Aufbereitungsschaltung 31 umfaßt ein RS-Flip-Flop 32, einen Inverter 33 sowie drei UND-Gatter 34, 35, 36. An die Speicherzelle 30 zum Ablegen des globalen Testbits im Regi- ster 25 ist ein Inverter 33 angeschlossen, der das UND-Glied 36 ansteuert. Dieses verknüpft das Ausgangssignal des Decoders 27 mit dem globalen Testbit, welches invertiert ist, und steuert entsprechend den Übernahmeanschluß des Übernahmeregisters 28 an. Folglich findet eine Übernahme im Register 28 nur dann statt, wenn die Registeradresse mit der Adresse des Initialisierungswortes übereinstimmt und kein globaler Testbetrieb aktiviert ist. Das globale Testbetriebssignal wird im RS-Flip-Flop 32 gespeichert, welches einen Setz- Eingang und einen Rücksetz-Eingang hat. An den Setz- den und Rücksetz-Eingang ist je ein UND-Gatter 34, 35 mit seinem Ausgang angeschlossen. Die. Eingänge des UND-Gatters 34 sind mit dem Ausgang des Decoders 27 und mit der Speicherzelle 30 im Register 25 verbunden, während die Eingänge des UND-Gliedes 35 mit dem Ausgang des Decoders 27 und dem Ausgang des Inver- ters 33 verbunden sind. Diejenige Speicherstelle im Register 18, die der Speicherzelle 30 im Register 25 bezüglich ihrer Position im Register entspricht und Bezugszeichen 37 trägt, kann im Register 18 selbstverständlich nicht zur Übermittlung von Testdaten verwendet werden, da die Adressen von Testregister 18, 19 und Initialisierungsregister 25 übereinstimmen. Die Speicherstelle 37 dient hier nur als Platzhalter. Das globale Testbit 30 im Initialisierungsregister 25 und das Platzhalterbit 37 stehen auf der gleichen Bitposition.
Im Testregister 18, 19 wird die Übernahmebedingung für den Transfer von Daten aus dem Schieberegister in das Übernahmeregister 12, 13 nicht vom Zustand des globalen Testbits abhängig gemacht, da entweder vorher das globale Testbit ge- setzt wurde und dann natürlich die Daten bei Programmierung auf die gemeinsame Adresse in das Testregister übernommen werden sollen und sich auch auswirken sollen oder vorher oder gleichzeitig mit der Programmierung das globale Testbit gelöscht wurde/wird und sich somit die Inhalte der Übernahmere- gister der Testbuskette sowieso nicht auswirken können.
In einer weiteren Vereinfachung kann die Schaltung von Figur 2 im Rahmen der Erfindung dahingehend weitergebildet werden, daß die Auswertelogik 31 auch direkt an den entsprechen- den Stellen des Testregisters 18 angeschlossen sein kann, das heißt am Adreßdecoder 21 und an der der Speicherzelle 30 entsprechenden Speicherzelle 37 im Testregister 18.
Für die Ausführungsbeispiele von Figur 1 und 2 gilt gemein- sam, daß anstelle von zwei Funktionsblöcken 10, 11 eine beliebige Anzahl weiterer Funktionsblöcke vorgesehen sein kann, denen ebenfalls je ein Multiplexer, ein Übernahmeregister und ein Testregister zugeordnet sein können, die mit den übrigen Testregistern in einer Schieberegisterkette mit gemeinsamem Adreßfeld verknüpft sind. Bezugszeichenliste
1 Datenleitung
2 Taktleitung 3 Freigabeleitung
4 Register
5 Register
6 Übernahmeregister
7 Übernahmeregister 8 Adreßdecoder
9 Adreßdecoder
10 Funktionsblock
11 Funktionsblock
12 Multiplexer 13 Multiplexer
14 Übernahmeregister
15 Übernahmeregister
16 Dateneingang
17 Dateneingang 18 Testregister
19 Testregister
20 Adreßfeld
21 Decoder
22 Betriebsart-Speicherzelle 23 UND-Gatter
24 UND-Gatter
25 Initialisierungsregister
26 Adreßfeld 27 Decoder 28 Übernahmeregister
29 Initialisierungsdatenausgang
30 Speicherzelle für globalen Testbetrieb
31 Aufbereitungsschaltung
32 RS-Flip-Flop 33 Inverter
34 UND-Glied
35 UND-Glied UND-Glied

Claims

Patentansprüche
1. Integrierter Schaltkreis, aufweisend
- einen ersten Funktionsblock (10) mit einem Steuereingang, - einen zweiten Funktionsblock (11) mit einem Steuereingang,
- einen ersten Multiplexer (12) mit einem Ausgang, der an den Steuereingang des ersten Funktionsblocks (10) angeschlossen ist, mit einem Dateneingang, mit einem Testeingang und mit einem Umschalteingang zum Umschalten zwischen einer Normal- betriebsart und einer Testbetriebsart des ersten Funktionsblocks (10) ,
- einen zweiten Multiplexer (13) mit einem Ausgang, der an den Steuereingang des zweiten Funktionsblocks (11) angeschlossen ist, mit einem Dateneingang, mit einem Testein- gang und mit einem Umschalteingang zum Umschalten zwischen einer Normalbetriebsart und einer Testbetriebsart des zweiten Funktionsblocks,
- ein erstes Testregister (18) mit einem seriellen Dateneingang, der an einen seriellen Bus (1, 2, 3) angeschlossen ist und der mit dem Testeingang des ersten Multiplexers (12) gekoppelt ist,
- ein zweites Testregister (19) mit einem seriellen Dateneingang, der an den seriellen Bus (1, 2, 3) angeschlossen ist und der mit dem Testeingang des zweiten Multiplexers (13) gekoppelt ist, und
- eine Steuereinheit (23, 24), die das erste Testregister (18) und das zweite Testregister (19) mit den Umschalteingängen des ersten und des zweiten Multiplexers (12, 13) koppelt zur Übernahme der Daten des ersten Testregisters (18) zu dem Steuereingang des ersten Funktionsblocks (10) und zur Übernahme der Daten des zweiten Testregisters (19) zu dem Steuereingang des zweiten Funktionsblocks (11) in Abhängigkeit von dem Zustand einer Betriebsart- Speicherzelle (22) im jeweiligen Testregister (18, 19).
2 . Schaltkreis nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß das erste und das zweite Testregister (18, 19) zur Bildung einer Schieberegisterkette miteinander in einer Serienschaltung gekoppelt sind.
3. Schaltkreis nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß ein erstes Übernahmeregister (14) vorgesehen ist, welches das erste Testregister (18) mit dem ersten Multiplexer (12) koppelt zur Datenübernahme in Abhängigkeit von einem Übernahme- signal, und daß ein zweites Übernahmeregister (15) vorgesehen ist, welches das zweite Testregister (19) mit dem zweiten Multiplexer (13) koppelt zur Datenübernahme in Abhängigkeit von dem Übernahmesignal .
4. Schaltkreis nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß an parallele Ausgänge des ersten Testregisters (18) ein Adressdecoder (21) zur Bereitstellung des Übernahmesignals mit zugeordneten Eingängen angeschlossen ist, der mit dem er- sten und dem zweiten Übernahmeregister (14, 15) gekoppelt ist .
5. Schaltkreis nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß der serielle Bus (1, 2, 3) als Drei-Leiter-Bus ausgebildet ist, umfassend eine Datenleitung (1), eine Taktleitung (2) und eine Freigabeleitung (3) .
6. Schaltkreis nach Anspruch 4 und 5, d a d u r c h g e k e n n z e i c h n e t, daß der Adressdecoder (21) einen weiteren Eingang aufweist, der an die Freigabeleitung (3) angeschlossen ist.
7. Schaltkreis nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß an den Umschalteingängen des ersten und zweiten Multiplexers (12, 13) je ein UND-Glied (23, 24) angekoppelt ist, umfassend je einen ersten Eingang, der mit der Betriebsart-Speicherzelle (22) des jeweiligen Testregisters (18, 19) verbunden ist und je einen zweiten Eingang, die miteinander verbunden sind zum Zuführen eines globalen Testbetriebssignals.
8. Schaltkreis nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Steuereinheit einen Testbetriebsart-Decoder umfaßt, mit einem Testregister oder einem weiteren Register (25) , welches an den seriellen Bus (1, 2, 3) angeschlossen ist und eine
Speicherzelle (30) aufweist, die einen globalen Testbetrieb anzeigt und ein an jedem Multiplexer (12, 13) vorgesehenes UND-Glied (23, 24) an seinem zweiten Eingang ansteuert.
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