WO2004029985A1 - 半導体記憶装置および携帯電子機器 - Google Patents

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WO2004029985A1
WO2004029985A1 PCT/JP2003/011559 JP0311559W WO2004029985A1 WO 2004029985 A1 WO2004029985 A1 WO 2004029985A1 JP 0311559 W JP0311559 W JP 0311559W WO 2004029985 A1 WO2004029985 A1 WO 2004029985A1
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WO
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voltage
switch
input voltage
input
memory cell
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Application number
PCT/JP2003/011559
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French (fr)
Inventor
Yoshifumi Yaoi
Hiroshi Iwata
Akihide Shibata
Masaru Nawaki
Kei Tokui
Original Assignee
Sharp Kabushiki Kaisha
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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    • H01L29/401—Multistep manufacturing processes
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation

Definitions

  • the present invention relates to a semiconductor memory device and a portable electronic device, and more particularly, to a semiconductor memory device having a memory cell array using a field effect transistor having a memory function as a memory cell, and a portable electronic device using the semiconductor memory device.
  • a flash memory is typically used as a nonvolatile semiconductor memory device.
  • a floating gate 902 an insulating film 907, and a word line (control gate) are formed on a semiconductor substrate 901 via a gate insulating film 908.
  • 903 are formed in this order, and a source line 904 and a bit line 905 are formed on both sides of the floating gate 902 by a diffusion region to constitute a memory cell.
  • An element isolation region 906 is formed around the memory cell (refer to Japanese Patent Application Laid-Open No. 5-304277).
  • the memory cell holds the memory as the amount of charge in the floating gate 902.
  • a memory cell array configured by arranging the above memory cells can perform a desired memory cell rewrite and read operation by selecting a specific read line and bit line and applying a predetermined voltage.
  • a semiconductor memory device is a semiconductor memory device comprising: a gut electrode formed on a semiconductor layer via a gate insulating film; a channel region disposed under thecollect electrode; A memory element comprising a diffusion region arranged on both sides of the region and having a conductivity type opposite to that of the channel region and a memory function body formed on both sides of the gate electrode and having a function of retaining charges is used as a memory cell.
  • a first switch in which an input voltage supplied from outside to the memory cell array is applied to an input terminal, and an output terminal is connected to an input terminal of the memory cell array.
  • a second switch in which the input voltage is applied to the input terminal; a charge pump in which a pump input terminal is connected to the output terminal of the second switch; and a second switch in which the pump input terminal is connected to the pump output terminal of the charge pump.
  • a third switch having a terminal connected thereto and an output terminal connected to an input terminal of the memory cell array; an input voltage determining circuit for determining whether the input voltage is equal to or lower than a predetermined voltage; And a control circuit for controlling on / off of the first, second, and third switches based on the determination result.
  • the control circuit turns on the first switch and turns off the second and third switches. If it is determined that the voltage is equal to or lower than the predetermined voltage, the first switch is turned off and the second and third switches are turned on.
  • the memory function body has a function capable of injecting and extracting electrons or holes.
  • the field effect transistor is operated as a memory element by converting the difference in the amount of charge stored in the memory function body into the difference in the amount of current.
  • the control circuit determines that the input voltage has exceeded a predetermined voltage
  • the control circuit turns on the first switch and turns off the second and third switches, thereby reducing the input voltage.
  • the data is supplied to the memory cell array via the first switch.
  • the control circuit turns off the first switch and turns on the second and third switches.
  • the voltage from the charge pump is supplied to the memory cell array via the third switch. Therefore, by using the above-described memory element, it is possible to realize a semiconductor memory device that can hold two bits of data even when miniaturized, can supply a sufficient current to the memory cell array, and can prevent a circuit malfunction.
  • each of the first, second, and third switches includes: a first P-channel field-effect transistor whose source forms an input terminal; and a first P-channel field-effect transistor.
  • the second P-channel field-effect transistor in which the drain is connected to the drain of the transistor and the source forms the output terminal, and the first P-channel field-effect transistor in response to a control signal from the control circuit are connected.
  • First voltage level shifter selectively connected to either the source or ground
  • a second voltage level shifter for selectively connecting the gate of the second P-channel field effect transistor to either the source or the ground or to a shift according to a control signal from the control circuit. It is characterized by having.
  • the first, second, and third switches can be realized with a small circuit area, and perform an accurate circuit operation.
  • the predetermined voltage is a voltage within a range of +3 V to +12 V.
  • an appropriate voltage and a sufficient current can be supplied to a memory element as a memory cell constituting the memory cell array.
  • an input terminal is connected to an output terminal of the first switch, and a voltage polarity inversion circuit that inverts the polarity of a voltage input to the input terminal and outputs the inverted voltage to the memory cell array. It is characterized by having.
  • the semiconductor memory device of the above embodiment when a negative voltage is supplied to the good electrode at the time of erasing operation of the memory element as the memory cell, when a large current supply is not necessary, the positive polarity Is converted into a negative voltage, and a positive voltage is applied to the drain electrode and a negative electrode is applied to the good electrode, thereby enabling an efficient and reliable erasing operation with a small circuit area.
  • the semiconductor memory device of the second invention includes a gate electrode formed on a semiconductor layer via a gate insulating film, a shell region arranged below the gate electrode, and both sides of the channel page region.
  • a diffusion region having a conductivity type opposite to that of the channel region; and a memory function body formed on both sides of the good electrode and having a function of retaining charges.
  • a first switch having a negative input voltage supplied from the outside to the memory cell array applied to an input terminal, an output terminal connected to the input terminal of the memory cell array, and the negative input voltage applied to the input terminal.
  • a second switch applied to the second switch, a charge pump having a pump input terminal connected to an output terminal of the second switch, and a pump for the charge pump.
  • the input voltage is whether or not a predetermined voltage or higher
  • a control circuit that controls on / off of the first, second, and third switches based on the determination result of the input voltage determination circuit.
  • the control circuit determines that the input voltage is less than the predetermined voltage
  • the control circuit turns on the first switch and turns off the second and third switches.
  • the first switch is turned off and the second and third switches are turned on.
  • the same operation and effect can be obtained by the same circuit configuration as that of the semiconductor memory device of the first invention, and when a negative voltage is supplied to the memory cell array, a sufficient current Supply becomes possible.
  • the first, second, and third switches each include a first N-channel field effect transistor whose source forms an input terminal, and a first N-channel field effect transistor.
  • a second N-channel field-effect transistor having a drain connected to the drain of the transistor and a source forming an output terminal, and a gate of the first N-channel field-effect transistor in response to a control signal from the control circuit.
  • a first voltage level shifter for selectively connecting the gate of the second N-channel field effect transistor to a source or ground according to a control signal from the control circuit.
  • a second voltage level shifter selectively connected to one of the shifts.
  • the first, second, and third switches can be realized with a small circuit area, and can perform an accurate circuit operation.
  • the predetermined voltage is a voltage in a range of 13 V to 112 V.
  • the semiconductor memory device of the above embodiment it is possible to supply an appropriate negative voltage and a sufficient current to a memory element as a memory cell constituting the memory cell array.
  • the semiconductor memory device includes a gate electrode formed on a semiconductor layer with a gate insulating film interposed therebetween, a channel region disposed below the gate electrode, and disposed on both sides of the channel region.
  • a diffusion region having a conductivity type opposite to that of the channel region;
  • a memory element formed as a memory cell composed of a memory function body having a function of retaining charges formed on both sides of the gate electrode, and a positive input voltage supplied to the memory cell array from outside Is applied to the input terminal, the output terminal is connected to the input terminal of the memory cell array, the second switch is applied with the positive input voltage to the input terminal, the second switch,
  • a first input voltage determination circuit that determines whether the positive input voltage is equal to or less than a first predetermined voltage, and a first input voltage determination circuit If it is determined that the positive input voltage has exceeded the first predetermined voltage, the first switch is turned on and the second and third switches are turned off, while the first input voltage determination circuit is turned on by the first input voltage determination circuit.
  • a first control circuit that turns off the first switch and turns on the second and third switches when it is determined that the input voltage is equal to or lower than the first predetermined voltage.
  • a negative input voltage externally supplied to the memory cell array is applied to an input terminal, an output terminal is connected to a fourth switch having an input terminal connected to the memory cell array, and the negative input voltage is input to the fourth switch.
  • a sixth switch having an output terminal connected to the input terminal of the memory cell array; a second input voltage determination circuit for determining whether the negative input voltage is equal to or higher than a second predetermined voltage; If the input voltage determination circuit determines that the negative input voltage is lower than the second predetermined voltage, the second input voltage determination circuit turns on the fourth switch and turns off the fifth and sixth switches, while the second input A second control circuit for turning off the fourth switch and turning on the fifth and sixth switches when the voltage judgment circuit judges that the negative input voltage is equal to or higher than the second predetermined voltage.
  • the same operation and effect can be obtained by the same circuit configuration as that of the semiconductor memory device according to the first aspect of the present invention.
  • Current supply is possible.
  • the semiconductor memory device includes the first, second, and third switches. Each has a first P-channel field-effect transistor whose source forms an input terminal, and a second P-channel field-effect transistor whose drain is connected to the drain of the first P-channel field effect transistor and whose source forms an output terminal. An effect transistor, and a first voltage level shifter that selectively connects a gate of the first P-channel field effect transistor to either the source or the ground according to a control signal from the first control circuit. A second voltage level shifter for selectively connecting the gate of the second P-channel field effect transistor to either the source or the ground in accordance with a control signal from the first control circuit.
  • Each of the fourth, fifth and sixth switches has a drain connected to a first N-channel field-effect transistor whose source forms an input terminal and a drain of the first N-channel field-effect transistor.
  • a second N-channel field effect transistor having a source forming an output terminal, and a gate of the first N-channel field effect transistor connected to a source or ground according to a control signal from the second control circuit.
  • a third voltage level shifter selectively connected to one of the two, and a gate of the second N-channel field effect transistor, which is either a source or a ground, according to a control signal from the second control circuit.
  • a fourth voltage level shifter selectively connected to either of them.
  • the first to sixth switches can be realized with a small circuit area, and can perform an accurate circuit operation.
  • the first predetermined voltage is a voltage within a range of +3 V to +12 V
  • the second predetermined voltage is a voltage of 13 V to 12 V. It is characterized by a voltage within the range.
  • both positive and negative voltages can be supplied at an appropriate voltage and a sufficient current can be supplied.
  • the memory cell array, and a negative input voltage supplied from outside to the memory cell array is applied to the input terminal, and the output terminal is connected to the input terminal of the memory cell array.
  • a third switch connected thereto, an input voltage determination circuit for determining whether or not the input voltage is equal to or higher than a predetermined voltage, and a first, second and third switch based on a determination result of the input voltage determination circuit.
  • a control circuit for turning on and off the switches.
  • the control circuit turns on the first switch and turns off the second and third switches, while the input voltage determining circuit determines that the input voltage is lower than the input voltage.
  • the first switch is turned off and the second and third switches are turned on.
  • the control circuit when the input voltage determination circuit determines that the negative input voltage is lower than the predetermined voltage, the control circuit turns on the first switch and sets the second and the second switches. By turning off the third switch, a negative input voltage is supplied to the memory cell array via the first switch.
  • the control circuit when the input voltage determination circuit determines that the input voltage is equal to or higher than the predetermined voltage, the control circuit turns off the first switch and turns on the second and third switches, thereby providing the charge pump. Is supplied to the memory cell array via the third switch. Therefore, when a negative voltage is supplied to the memory cell array, a sufficient current can be supplied to the memory cell array, and a semiconductor memory device capable of preventing a circuit malfunction can be realized.
  • a memory cell array and a memory cell array, wherein a positive input voltage supplied from outside to the memory cell array is applied to an input terminal, and an output terminal is connected to an input terminal of the memory cell array.
  • a second switch in which the positive input voltage is applied to an input terminal
  • a first charge pump in which a pump input terminal is connected to an output terminal of the second switch
  • a third switch having an input terminal connected to the pump output terminal of the first charge pump, and an output terminal connected to the input terminal of the memory cell array; and the positive input voltage being equal to or lower than the first predetermined voltage.
  • a first input voltage judgment circuit for judging whether or not the first input voltage judgment circuit turns on the first switch when the first input voltage judgment circuit judges that the positive input voltage has exceeded a first predetermined voltage. And While the second and third switches are turned off, when the first input voltage determination circuit determines that the positive input voltage is equal to or lower than the first predetermined voltage, the first switch is turned off and the second switch is turned off. And a first control circuit for turning on a third switch, and Is provided.
  • a negative input voltage externally supplied to the memory cell array is applied to an input terminal, and a fourth switch having an output terminal connected to the input terminal of the memory cell array;
  • a fifth switch applied to the input terminal, a second charge pump having a pump input terminal connected to the output terminal of the fifth switch, and an input terminal connected to a pump output terminal of the second charge pump;
  • a sixth switch having an output terminal connected to the input terminal of the memory cell array, a second input voltage determination circuit for determining whether or not the negative input voltage is equal to or higher than a second predetermined voltage;
  • the second input voltage determination circuit determines that the negative input voltage is lower than the second predetermined voltage
  • the second input voltage determination circuit turns on the fourth switch and turns off the fifth and sixth switches.
  • 2 input voltage A second control circuit that turns off the fourth switch and turns on the fifth and sixth switches when the constant circuit determines that the negative input voltage is equal to or higher than the second predetermined voltage.
  • the first control circuit when the first input voltage determination circuit determines that the positive input voltage has exceeded the first predetermined voltage, the first control circuit turns on the first switch. Then, by turning off the second and third switches, a positive input voltage is supplied to the memory cell array via the first switch. On the other hand, if the first input voltage determination circuit determines that the positive input voltage is equal to or lower than the first predetermined voltage, the first control circuit turns off the first switch and outputs the second and second switches. By turning on the third switch, the positive voltage from the first charge pump is supplied to the memory cell array via the third switch. When the second input voltage determination circuit determines that the negative input voltage is lower than the second predetermined voltage, the second control circuit turns on the fourth switch and causes the fifth and sixth switches to turn on.
  • the negative input voltage is supplied to the memory cell array via the fourth switch.
  • the second control circuit turns off the fourth switch and causes the fifth and sixth switches to turn off.
  • the negative voltage from the second charge pump is supplied to the memory cell array via the sixth switch. Therefore, when a positive voltage and a negative voltage are supplied to the memory cell array, a semiconductor memory device capable of supplying a sufficient current to the memory cell array and preventing a circuit malfunction is realized. Can appear.
  • a semiconductor memory device is the semiconductor memory device according to any one of the first to third aspects, wherein at least a part of the memory function body of the memory element is a part of the diffusion region. Part overlaps.
  • a semiconductor storage device is the semiconductor storage device according to any one of the first to third aspects, wherein a surface substantially parallel to a surface of the gut insulating film of the memory element is provided.
  • An insulating film which separates the channel region or the semiconductor layer from a film having a function of retaining electric charges and having a thickness smaller than the thickness of the gate insulating film and not less than 0.8 nm;
  • the voltage of the write operation and the erase operation of the memory element is reduced, so that the film of the gate insulating film can cope with a high voltage as in the prior art. There is no need to increase the thickness. Therefore, a short channel effect in the memory element and a transistor included in a circuit for operating the memory element is reduced. As a result, the channel length of the memory element and the transistor forming the circuit for operating the memory element can be shorter than in the related art.
  • the area of the capacitor included in the charge pump device can be reduced.
  • the portable electronic device according to the eighth invention is the portable electronic device according to any one of the first to third inventions.
  • It is characterized by having one semiconductor memory device.
  • FIG. 1 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a first embodiment of the present invention.
  • FIGS. 2A and 2B are schematic cross-sectional views of main parts of a modified example of the memory element in the semiconductor memory device of the first embodiment.
  • FIG. 3 is a diagram for explaining a write operation of a memory element in the semiconductor memory device of the first embodiment.
  • FIG. 4 is a diagram for explaining the write operation of the memory element in the semiconductor memory device of the first embodiment.
  • FIG. 5 is a diagram for explaining the erasing operation of the memory element in the semiconductor memory device of the first embodiment.
  • FIG. 6 is a diagram for explaining an erasing operation of the memory element in the semiconductor memory device of the first embodiment.
  • FIG. 7 is a diagram for explaining a read operation of the memory element in the semiconductor memory device of the first embodiment.
  • FIG. 8 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 9 is an enlarged schematic sectional view of a main part of the semiconductor memory device of the second embodiment.
  • FIG. 10 is an enlarged schematic sectional view of a main part of a modification of the semiconductor memory device of the second embodiment.
  • FIG. 11 is a graph showing electric characteristics of a memory element in the semiconductor memory device of the second embodiment.
  • FIG. 12 is a schematic sectional view of a main part of a modification of the memory element in the semiconductor memory device of the second embodiment.
  • FIG. 13 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 14 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 15 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a fifth embodiment of the present invention.
  • FIG. 16 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a sixth embodiment of the present invention.
  • FIG. 17 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to a seventh embodiment of the present invention.
  • FIG. 18 is a schematic sectional view of a main part of a memory element in a semiconductor memory device according to an eighth embodiment of the present invention.
  • FIG. 19 is a graph showing the electrical characteristics of the memory element in the semiconductor memory device according to the ninth embodiment of the present invention.
  • FIG. 20 is a block diagram of the semiconductor memory device according to the tenth embodiment of the present invention.
  • FIG. 21 is a circuit diagram of first, second, and third switches used in the semiconductor memory device.
  • FIG. 22 is a circuit diagram of a charge pump used in the semiconductor memory device.
  • FIG. 23 is a circuit diagram of a voltage polarity inversion circuit used in the semiconductor memory device.
  • FIG. 24 is a flowchart for explaining the operation of the control circuit of the semiconductor memory device.
  • FIG. 25 is a block diagram of the semiconductor memory device according to the eleventh embodiment of the present invention.
  • FIG. 26 is a schematic configuration diagram of a liquid crystal display device incorporating the semiconductor memory device of the 12th embodiment of the present invention.
  • FIG. 27 is a block diagram of a mobile phone as an example of the mobile electronic device according to the thirteenth embodiment of the present invention.
  • FIG. 28 is a schematic sectional view of a main part of a conventional flash memory.
  • FIG. 29 is a graph showing the electrical characteristics of a conventional flash memory. BEST MODE FOR CARRYING OUT THE INVENTION
  • the memory element mainly includes a semiconductor layer, a gate insulating film, a gate electrode, a channel region, a diffusion region, and a memory function body.
  • the channel W page area is usually a region of the same conductivity type as the semiconductor layer, and immediately below the gate electrode.
  • the diffusion region means a region of the opposite conductivity type to the channel region.
  • the memory element of the present invention is configured such that one first conductivity type region that is a diffusion region, a second conductivity type region that is a channel region, and a boundary between the first and second conductivity types are It may be composed of one memory function body arranged over and an electrode provided with a gate insulating film interposed therebetween, but the gate electrode formed on the gate insulating film and both sides of the gate electrode It is appropriate to comprise two formed memory function bodies, two diffusion regions arranged on the opposite side of the memory function body from the Gout electrode, and a channel region arranged under the Gout electrode. is there.
  • the semiconductor device of the present invention is preferably formed as a semiconductor layer on a semiconductor substrate, preferably on a first conductivity type well region formed in the semiconductor substrate.
  • the semiconductor substrate is not particularly limited as long as it is used for a semiconductor device.
  • elemental semiconductors such as silicon and germanium, silicon germanium, GaAs, InGaAs, Zn
  • a bulk substrate made of a compound semiconductor such as Se, GaN or the like can be given.
  • a semiconductor layer having a semiconductor layer on the surface an SOI (Silicon on Insulator) substrate, a SOS (Silicon on Sapphire) substrate or a multilayer S
  • Various substrates such as an OI substrate, or a substrate having a semiconductor layer on a glass or plastic substrate may be used.
  • a silicon substrate or an SOI substrate having a silicon layer formed on the surface is preferable.
  • the semiconductor substrate or the semiconductor layer may have a small amount of current flowing therein, but may be a single crystal (for example, by epitaxial growth), a polycrystal, or an amorphous.
  • An element isolation region is preferably formed on this semiconductor layer, and elements such as a transistor, a capacitor, and a resistor, a circuit including these elements, a semiconductor device, and an interlayer insulating film are combined to form a single or multi-layer structure. It may be formed by.
  • the element isolation region can be formed by various element isolation films such as a LOCOS (Local Oxidation of Silicon) film, a trench oxide film, and a STI (Shallow Trench Isolation) film.
  • the semiconductor layer may have a P-type or N-type conductivity type, and the semiconductor layer has at least one first conductivity type (P-type or N-type) conductive region formed therein. But preferred.
  • the impurity concentration in the semiconductor layer and the wafer region those known in the art can be used.
  • the SOI-based In the case of using a plate the surface semiconductor layer may have a weno region, but may have a body region under a channel.
  • the gate insulating film is not particularly limited as long as it is usually used for a semiconductor device.
  • an insulating film such as a silicon oxide film or a silicon nitride film; an aluminum oxide film, a titanium oxide film, or an acid oxide film.
  • a single-layer film or a laminated film of a high dielectric constant film such as a film or a hafnium oxide film can be used.
  • a silicon oxide film is preferable.
  • the thickness of the gate insulating film is, for example, about l to 20 nm, preferably about l to 6 nm.
  • the gate insulating film may be formed only immediately below the gate electrode, or may be formed larger (wider) than the gate electrode.
  • the gate electrode is formed on the gate insulating film in a shape usually used for a semiconductor device or a shape having a concave portion at a lower end.
  • the gate electrode is preferably formed as an integral shape without being separated by a single-layer or multilayer conductive film; however, the gate electrode may be separated and formed by a single-layer or multilayer conductive film. Good. Further, the gate electrode may have a sidewall insulating film on a sidewall.
  • the gate electrode is not particularly limited as long as it is generally used for a semiconductor device.
  • a conductive film for example, a metal such as polysilicon: copper and aluminum: a high melting point metal such as tungsten, titanium, and tantalum : A single-layer film such as a silicide with a high melting point metal or a laminated film.
  • the gate electrode is preferably formed to a thickness of, for example, about 50 to 400 nm. Note that a channel region is formed below the gate electrode.
  • the gate electrode is formed only on the side wall of the memory function body described later, or does not cover the upper part of the memory function body.
  • the contact plug can be arranged closer to the gut electrode, so that miniaturization of the memory element is facilitated.
  • a memory element having such a simple arrangement is easy to manufacture and can improve the yield.
  • the memory functional unit has at least a function of retaining charges (hereinafter referred to as a “charge retaining function”). In other words, it has the ability to store and retain charge ⁇ the ability to trap charge, and the function to maintain the charge polarization state.
  • This function has, for example, a charge retention function. This is exhibited by the fact that the memory function body includes a film or region to be formed.
  • Materials that fulfill this function include: silicon nitride; silicon; silicate glass containing impurities such as phosphorus and boron; silicon carbide; alumina; high dielectric materials such as hafnium oxide, zirconium oxide, and tantalum oxide; Subguchi; ferroelectric; metal.
  • the memory function body includes, for example, an insulating film containing a silicon nitride film; an insulating film containing a conductive film or a semiconductor layer inside; an insulating film containing one or more conductive materials or semiconductor dots; It can be formed by a single-layer or laminated structure of an insulating film or the like including a ferroelectric film in which the state is maintained.
  • the silicon nitride film has a large number of levels for trapping electric charges, so it can obtain large hysteresis characteristics.
  • the charge retention time is long, and there is no problem of charge leakage due to the occurrence of leak paths. Good properties,
  • an insulating film including a film having a charge retention function such as a silicon nitride film as a memory function body, reliability of storage retention can be improved. This is because, since the silicon nitride film is an insulator, even if a charge leaks in a part of the silicon nitride film, the charge in the entire silicon nitride film is not immediately lost. Also, when a plurality of memory elements are arranged, even if the distance between the memory elements is shortened and the adjacent memory functions come into contact with each other, each memory function body is made of a conductor as in the case where the memory functions are made of a conductor. The information stored in the memory is not lost. Further, the contact plug can be arranged closer to the memory function body, and in some cases, can be arranged so as to overlap with the memory function body, which facilitates miniaturization of the memory element.
  • a charge retention function such as a silicon nitride film
  • the film having the charge holding function does not necessarily have to be in the form of a film in order to increase the reliability of the memory holding, and it is preferable that the film having the charge holding function be discretely present in the insulating film. Specifically, it is preferable that a material having a charge retention function is dispersed in a dot-like material in a material that does not easily retain charge, for example, silicon oxide.
  • the charge holding film should not be in direct contact with the semiconductor layer (semiconductor substrate, cell region, body region or source / drain region or diffusion region) or the gate electrode. It is possible to place it via an insulating film. Is preferred. For example, a laminated structure of a conductive film and an insulating film, a structure in which a conductive film is dispersed in a dot shape or the like in an insulating film, a structure in which the conductive film is disposed in a part of a sidewall insulating film formed on a sidewall of a gut, and the like are given. Can be
  • an insulating film including a conductive film or a semiconductor layer therein as the memory function body, since the amount of electric charge injected into the conductor or the semiconductor can be freely controlled and multivalued can be easily performed.
  • an insulating film including one or more conductors or semiconductor dots as a memory function body, writing and erasing by direct tunneling of charges can be easily performed, and power consumption can be reduced, which is preferable.
  • a ferroelectric film such as PZT (zirconium titanate ⁇
  • polarization generates a substantial electric charge on the surface of the ferroelectric film, and the electric charge is maintained in that state. Therefore, electric charge is supplied from the outside of the film having the memory function, and the same hysteresis characteristic as that of the film that traps the electric charge can be obtained. This is preferable because the hysteresis characteristic can be obtained only by the polarization of the charge in the film without the necessity of writing and erasing at high speed.
  • the insulating film constituting the memory function body is a region that makes it difficult for electric charge to escape or a film that has a function to make it difficult for electric charge to escape. Is a silicon oxide film.
  • the charge retention films included in the memory functional unit are arranged directly or on both sides of the gut electrode via an insulating film, and the semiconductor layers (semiconductor substrate, gel region, body region, or (Source / drain region or diffusion region). It is preferable that the charge holding films on both sides of the gate electrode are formed so as to cover all or a part of the side wall of the gate electrode directly or via an insulating film. As an application example, when the gate electrode has a concave portion at the lower end portion, the concave portion may be formed completely or partially so as to bury the concave portion directly or via an insulating film.
  • the diffusion region can function as a source / drain region and has a conductivity type opposite to that of the semiconductor layer or the anodic region. Junction between diffusion region and semiconductor layer or layer Preferably, the impurity concentration is steep. This is because hot electrons and hot holes are generated efficiently at low voltage, and high-speed operation at lower voltage is possible.
  • the junction depth of the diffusion region is not particularly limited, and can be appropriately adjusted according to the performance of the semiconductor memory device to be obtained. Note that when an SOI substrate is used as the semiconductor substrate, the diffusion region may have a junction depth smaller than the thickness of the surface semiconductor layer, but the junction depth is approximately the same as the thickness of the surface semiconductor layer. It preferably has a depth.
  • the diffusion region may be arranged so as to overlap with the gate electrode end, may be arranged so as to coincide with the good electrode end, or may be arranged offset from the good electrode end.
  • the offset amount that is, the gate amount, is smaller than the thickness of the charge retention film in the direction parallel to the gut length direction.
  • the distance from one end of the gut electrode in the long direction to the closer diffusion region is shorter. It is particularly important that at least a part of the film or the region having the charge retention function in the memory function body overlaps with a part of the diffusion region.
  • the essence of the memory element constituting the semiconductor memory device of the present invention is that the memory is rewritten by an electric field across the memory function body due to the voltage difference between the gate electrode and the diffusion region existing only on the side wall of the memory function body. It is.
  • the diffusion region may partially extend to a position higher than the surface of the channel region, that is, the lower surface of the gate insulating film. In this case, it is appropriate that a conductive film integrated with the diffusion region is laminated on the diffusion region formed in the semiconductor substrate.
  • the conductive film examples include semiconductors such as polysilicon and amorphous silicon, silicide, the above-mentioned metals, and high-melting point metals.
  • semiconductors such as polysilicon and amorphous silicon, silicide, the above-mentioned metals, and high-melting point metals.
  • polysilicon is preferable. This is because polysilicon has an extremely high impurity diffusion rate as compared with the semiconductor layer, so it is easy to reduce the junction depth of the diffusion region in the semiconductor layer, and the short channel effect is suppressed. In this case, It is preferable that a part of the diffusion region is disposed so as to sandwich at least a part of the memory function body together with the gate electrode.
  • the memory element of the present invention can be formed by an ordinary semiconductor process, for example, by a method similar to the method of forming a single-layer or stacked-layer sidewall spacer on the side wall of a gate electrode.
  • a film having a charge holding function hereinafter referred to as “charge holding film”
  • charge holding film Z insulating film a film having a charge holding function
  • insulating film Z insulating film an insulating film / charge holding film
  • an insulating film / charge holding film Z A method of forming a single-layer film or a laminated film including a charge retaining film such as an insulating film, etching back under appropriate conditions and leaving these films in a side-warner spacer shape; Method of forming, etching back under appropriate conditions and leaving it in a sidewall spacer shape, further forming a charge retention film or insulating film, and similarly etching back to leave a sidewall spacer shape; particles
  • a method of forming the single-layer film or the laminated film, and patterning using a mask may be used. Also, before forming the gate electrode, a charge holding film, a charge holding film Z insulating film, an insulating film Z charge holding film, an insulating film Z charge holding film, an insulating film, etc. are formed, and a channel region of these films is formed. An opening is formed in the region, a gate electrode material film is formed over the entire surface, and the gate electrode material film is patterned into a shape including the opening and larger than the opening. An example of a method for forming the memory element will be described.
  • a gate insulating film and a gate electrode are formed on a semiconductor substrate by a known procedure. Subsequently, a silicon oxide film having a thickness of 0.8 to 20 nm, more preferably 3 to 10 nm is formed on the entire surface of the semiconductor substrate by a thermal oxidation method.
  • a silicon oxide film of 20 to 70 nm is deposited on the entire surface of the silicon nitride film by a CVD method.
  • the optimal memory function body A sidewall spacer is formed on the side wall of the contact electrode.
  • a diffusion layer region (source / drain region) is formed by ion-implanting the gate electrode and the sidewall spacer-shaped memory function body as a mask.
  • the silicide process and the upper wiring process may be performed by a known procedure.
  • the gut electrodes of a plurality of memory elements have a function of a lead wire integrally
  • a memory function body is formed on both sides of the above-mentioned lead line
  • the memory function body is composed of an ONO (Oxide Nitride Oxide) film, and the silicon nitride has a surface substantially parallel to the surface of the gate insulating film.
  • ONO Oxide Nitride Oxide
  • the silicon nitride film in the memory function body is separated from the lead line and channel region by a silicon oxide film.
  • the thickness of the insulating film separating the silicon nitride film having a surface substantially parallel to the surface of the gate insulating film from the channel region or the semiconductor layer is different from the thickness of the gate insulating film.
  • Writing and erasing operations of one memory element are performed by a single lead line.
  • Particularly preferred combinations of the above requirements include, for example, (3) an insulator, particularly a silicon nitride film, that retains electric charge in the memory function body, and (6) a diffusion with the insulating film (silicon nitride film) in the memory function body. (9) An electrode (pad) having a function to assist writing and erasing operations is placed on the memory function body. Line).
  • the bit line contact can be arranged closer to the memory function body on the word line side wall, or even if the distance between the memory elements is short, the plurality of memory function bodies do not interfere, and the stored information can be stored. Can be retained. Therefore, miniaturization of the memory element is facilitated.
  • the charge holding region in the memory function body is a conductor, interference occurs between the charge holding regions as the memory elements approach each other due to capacitive coupling, and storage information cannot be held.
  • the charge holding region in the memory function body is an insulator (for example, a silicon nitride film), it is not necessary to make the memory function body independent for each memory cell.
  • the memory function bodies formed on both sides of one memory cell shared by multiple memory cells do not need to be separated for each memory cell, and the memory functions formed on both sides of one memory cell line do not need to be separated.
  • the body can be shared by a plurality of memory cells sharing a lead line. Therefore, a photo and etching process for separating the memory function body is not required, and the manufacturing process is simplified. Furthermore, since the margin for alignment margin and etching is not required as much as the photolithographic process, the margin between memory cells can be reduced.
  • the area occupied by the memory cell can be reduced even when formed at the same fine processing level. If the charge holding area in the memory function body is a conductor, a photo and etching process is required to separate the memory function body for each memory cell, and a photo alignment margin and a film reduction margin for etching are required. Required.
  • the charge holding area and the diffusion area in the memory function By overlapping the area, writing and erasing can be performed at a very low voltage. Specifically, writing and erasing operations can be performed with a low voltage of 5 V or less. This is a very significant effect on circuit design. Since it is not necessary to produce a high voltage in a chip as in a flash memory, it is possible to omit or reduce the size of a charge pumping circuit which requires a huge occupied area.
  • the area occupied by the memory section is dominated by the peripheral circuit that drives the memory cell rather than the memory cell. Omitting or reducing the scale of the voltage boosting circuit for use is most effective for reducing the chip size.
  • the requirement (3) is not satisfied, that is, when the electric charge is held in the memory function body
  • the requirement (6) is not satisfied, that is, the conductor and the diffusion region in the memory function body are not satisfied.
  • the write operation can be performed even when the bits do not overlap. This is because the conductor in the memory function assists writing by capacitive coupling with the gate electrode.
  • the requirement (9) is not satisfied, that is, when there is an electrode having a function of assisting the writing and erasing operations on the memory function body, the requirement (6) is not satisfied.
  • the writing operation can be performed even when the body and the diffusion region do not overlap.
  • one or both of the memory elements may have a transistor connected in series, or may be mounted on the same chip as the logic transistor.
  • a memory element can be formed in a process that is very compatible with the process of forming a normal standard transistor such as a transistor and a logic transistor. Can be formed. Therefore, the process of mounting a memory element and a transistor or a logic transistor is very simple, and an inexpensive hybrid device can be obtained.
  • the memory element can store binary or more information in one memory function body, thereby functioning as a memory element for storing quaternary or more information. Can be done.
  • the memory element is binary May simply be stored.
  • the memory element can also function as a memory cell having both functions of a selection transistor and a memory transistor due to the variable resistance effect of the memory function body.
  • the semiconductor memory device of the present invention can be used in combination with a logic element or a logic circuit to provide a personal computer, a notebook, a laptop, a personal assistant transmitter, a minicomputer, a workstation, a mainframe, a multiprocessor computer, Data processing systems such as computer systems of all other types; electronic components that make up data processing systems such as CPUs, memories, and data storage devices; telephones, PHS (Personal Handiphone System), Communication equipment such as modems and routers; Image display equipment such as display panels and projectors; Office equipment such as printers, scanners, and copiers; Imaging equipment such as video cameras and digital cameras; Entertainment equipment such as game machines and music players ; Mobile information Information devices such as clocks, electronic dictionaries, etc .; on-board devices such as car navigation systems and car audio; AV (Audio Visiial) devices for recording and playing back information such as videos, still images, and music; washing machines, electronic devices Electric appliances such as microwave ovens, refrigerators, rice cookers, dishwashers, vacuum cleaner
  • the semiconductor memory device of the present invention may be built in as at least a part of a control circuit or a data storage circuit of an electronic device, or may be detachably incorporated as necessary.
  • the semiconductor memory device of this embodiment includes a memory element 1001 as an example of a nonvolatile memory element as shown in FIG.
  • the memory element 1001 is formed by a ⁇ ⁇ -shaped area formed on the surface of the semiconductor substrate 1101.
  • a gate electrode 1104 is formed on 1102 with a gate insulating film 1103 interposed therebetween.
  • a silicon nitride film 1109 having a trap level for retaining charges and serving as a charge retention film is disposed.
  • the side wall portions of 104 are memory functional bodies 1 105 a and 1 105 b, respectively, which actually hold electric charges.
  • the memory functional body refers to a portion of the memory functional body or the charge holding film in which charges are actually accumulated by the rewriting operation.
  • N-type diffusion regions 1107a and 1107b each functioning as a source region or a drain region are formed.
  • the diffusion regions 1107a and 1107b have an offset structure. That is, the diffusion regions 1107a and 1107b do not reach the region 111 under the gate electrode, and the offset region 1120 under the charge retaining film (silicon nitride film 109) It forms part of the channel area.
  • the memory functional bodies 1105a and 1105b that substantially hold electric charges are both side wall portions of the gate electrode 1104. Therefore, it is sufficient that the silicon nitride film 1109 is formed only in the region corresponding to this portion (see FIG. 2A). Further, the memory functional bodies 1105a and 1105b have a structure in which fine particles 1 1 and 2 made of a nanometer-sized conductor or semiconductor are distributed in the insulating film 1 1 1 1 in a scattered manner. (See Figure 2B). At this time, if the fine particles 1 1 1 2 are less than 1 nm, the quantum effect is too large and it is difficult for charges to tunnel through the dots, and if it exceeds 10 nm, no significant quantum effect appears at room temperature. . Therefore, particle 1
  • the diameter of 112 is in the range of 1 nm to 10 nm.
  • the silicon nitride film 109 serving as the charge retention film may be formed in a side wall spacer shape on the side surface of the good electrode (see FIG. 3).
  • writing refers to injecting electrons into the memory functional bodies 113a and 113b when the memory element is an N-channel type.
  • the description will be made assuming that the memory element is of the N channel type.
  • the N-type first diffusion region 1107a is used as a source electrode
  • the N-type second diffusion region 1107b is used as a drain electrode.
  • 0 V is applied to the first diffusion region 1107a and P-type p-type region 1102
  • +5 V is applied to the second diffusion region 1107b
  • 0V is applied to the gate electrode 1104.
  • +5 V is applied to the inversion layer 1 2 26 force extends from the first diffusion region 1 107 a (source electrode), but the second diffusion region
  • a pinch-off point occurs without reaching 1 107 b (drain electrode).
  • the electrons are accelerated by a high electric field from the pinch-off point to the second diffusion region 1107b (drain electrode) and become so-called hot electrons (high-energy conduction electrons).
  • the writing is performed by injecting the hot electrons into the second memory function body 113 b. Note that no writing is performed in the vicinity of the first memory function body 1131a because hot electrons do not occur.
  • the second diffusion region 110 7 b is used as a source electrode, and the first The diffusion region 1107a of this is used as a drain electrode.
  • the first The diffusion region 1107a of this is used as a drain electrode.
  • 0 V for the second diffusion region 1107 b and P-type p-type region 1102, +5 V for the first diffusion region 1107a, and +5 V for the gate electrode 1104 Is applied.
  • the case where electrons are injected into the second memory function body 113 1 b is different from the case where electrons are injected into the first memory function body 113 1 a by exchanging the source / drain regions. Can be written.
  • a positive voltage for example, +5 V
  • 0 V is applied to the P-type well region 1102
  • a reverse bias is applied to the PN junction between the first diffusion region 1107a and the P-type well W shell region 1102.
  • a negative voltage eg, 15 V
  • the potential gradient is particularly steep due to the influence of the gate electrode to which the negative voltage is applied. Therefore, hot holes (high-energy holes) are generated on the P-type well region 1102 side of the PN junction by the band-to-band tunnel.
  • This hot hole is drawn in the direction of the gate electrode 1104 having a negative potential, and as a result, holes are injected into the first memory function body 113a. In this way, One memory function body 1 1 3 1a is erased. At this time, 0 V may be applied to the second diffusion region 110 b.
  • the potentials of the first diffusion region and the second diffusion region may be exchanged as described above.
  • a positive voltage for example, +4 V
  • 0 V on the second diffusion region 110 b a negative voltage (for example, 14 V) on the gate electrode 110
  • a positive voltage for example, +0 8 V
  • a forward voltage is applied between the P-type pole region 1102 and the second diffusion region 1107b, and electrons are injected into the P-type Ueno ⁇ I region 1102. Is done.
  • the injected electrons diffuse to the PN junction between the P-type well region 1102 and the first diffusion region 1107a, where they are accelerated by a strong electric field to become hot electrons.
  • This hot electron generates an electron-hole pair at the PN junction. That is, by applying a forward voltage between the P-type well region 1102 and the second diffusion region 1107b, the P-type well 1_B region 1102 was implanted. Electrons trigger and generate hot holes at the opposite PN junction. Hot holes generated at the PN junction are drawn toward the gate electrode 1104 having a negative potential, and as a result, holes are injected into the first memory function body 113a.
  • the second pn junction between the p-type Ueno region and the first diffusion region 1107a can be used even when only a voltage that is insufficient to generate hot holes due to the interband tunnel is applied. Electrons injected from the diffusion region 1107b serve as triggers for generating electron-hole pairs at the PN junction, and can generate hot holes. Therefore, the voltage during the erasing operation can be reduced. In particular, when the offset region 1120 (see Fig. 1) exists, the effect that the PN junction becomes sharp due to the gate electrode to which the negative potential is applied is small. For this reason, it is difficult to generate hot holes due to the band-to-band tunneling. However, the second method can compensate for the drawback and realize the erasing operation at a low voltage.
  • +5 V When erasing information stored in the first memory function body 1 1 3 1 a, in the first erasing method, +5 V must be applied to the first diffusion region 1 107 a. Inside However, +4 V was sufficient for the second erase method. As described above, according to the second method, the voltage at the time of erasing can be reduced, so that the power consumption is reduced and the deterioration of the memory element due to the hot carrier can be suppressed.
  • over-erasure of the memory element is difficult with either erasing method.
  • over-erasing is a phenomenon in which the threshold value decreases without saturation as the amount of holes accumulated in the memory function body increases.
  • EEPROM electrically erasable and writable read-only memory
  • flash memory electrically erasable and writable read-only memory
  • the threshold value becomes negative, making it impossible to select memory cells. Operation failure occurs.
  • the memory element of the semiconductor memory device of the present invention even when a large amount of holes are accumulated in the memory function body, electrons are only induced under the memory function body, and the channel region under the gut insulating film is not affected. Has little effect on the potential of Since the threshold at the time of erasing is determined by the potential under the gate insulating film, over-erasing is less likely to occur.
  • the first diffusion region 1 107 a is used as a source electrode
  • the second diffusion region 1 107 b is used as a drain electrode
  • Activate the transistor For example, 0 V is applied to the first diffusion region 1107a and the P-type p-type region 1102, +1.8 V is applied to the second diffusion region 1107b, and + V is applied to the gate electrode 1104. Apply 2 V. At this time, if no electrons are accumulated in the first memory function body 113a, a drain current is likely to flow.
  • the second diffusion region 1 107 b When reading the information stored in the second memory function body 1 1 3 1 b, the second diffusion region 1 107 b is used as a source electrode, the first diffusion region 1 107 a is used as a drain electrode, Activate the transistor.
  • the first diffusion region 1 107 a is used as a drain electrode, Activate the transistor.
  • +1.8 V is applied to the first diffusion region 1107a
  • +2 V is applied to the gate electrode 1104, Good.
  • the case where the information stored in the first memory function body 1131a is read is the same as the case of reading the information stored in the second memory function body 1131b by replacing the source Z drain region. Reading can be performed.
  • offset region 1120 when a channel region (offset region 1120) not covered by the gate electrode 1104 is left, an excess of the memory function bodies 1131a and 1131b is left in the channel region not covered by the gate electrode 1104. Depending on the presence or absence of charge, the inversion layer disappears or forms, resulting in a large hysteresis (change in threshold). However, if the width of the offset region 1120 is too large, the drain current is greatly reduced, and the reading speed is significantly reduced. Therefore, it is preferable to determine the width of the offset region 1120 so that sufficient hysteresis and reading speed can be obtained.
  • the diffusion regions 1107a and 1107b reach the end of the gate electrode 1104, that is, when the diffusion regions 1107a and 1107b overlap with the gate electrode 1104.
  • the threshold of the transistor did not change much due to the write operation, the parasitic resistance at the source / drain ends changed significantly, and the drain current decreased significantly (by one digit or more). Therefore, reading can be performed by detecting the drain current, and a function as a memory can be obtained.
  • the diffusion regions 1107a and 1107b do not overlap with the gate electrode 1104 (the offset region 1120 exists).
  • the word line WL is connected to the gate electrode 1104 of the memory element
  • the first bit line BL 1 is connected to the first diffusion region 1107a
  • the second bit line BL 2 is connected to the second diffusion region 1107b.
  • the source electrode and the drain electrode are exchanged. Therefore, two bits of writing and erasing are performed per transistor, but the source electrode and the drain electrode may be fixed and operated as a one-bit memory. In this case, one of the source / drain regions can be set to a common fixed voltage, and the number of bit lines connected to the source / drain regions can be reduced by half.
  • the memory function body is formed independently of the gate insulating film and formed on both sides of the gate electrode, so that the two-bit operation can be performed. It is possible. Further, since each memory function body is separated by the gate electrode, interference at the time of rewriting is effectively suppressed. Further, since the gate insulating film is separated from the memory function body, the gate insulating film can be thinned to suppress the short channel effect. Therefore, miniaturization of the memory element, and eventually the semiconductor memory device, is facilitated.
  • drawings are schematic, and the relationship between thickness and plane dimensions, the ratio of the thickness and size of each layer and each part, and the like are different from actual ones. Therefore, specific dimensions of thickness and size should be determined in consideration of the following explanation. It goes without saying that the drawings also include portions having different dimensional relationships and ratios.
  • each layer and each portion described in this patent are dimensions of a final shape at the stage when the formation of the semiconductor device is completed. Therefore, it should be noted that the size of the final shape is slightly changed due to the heat history of the subsequent process as compared with the size immediately after the formation of the film or the impurity region.
  • the memory element in the semiconductor memory device of this embodiment has a region in which the memory functional bodies 1261 and 1262 hold charge (a region that stores charge and holds charge).
  • the memory shown in FIG. 1 except that the memory shown in FIG. 1 is composed of a film having a function to make the charge escape, and a region which makes it difficult for the charge to escape (the film may have a function to make the charge difficult to escape). It has a configuration substantially similar to that of the element 1001.
  • the memory functional unit is a device that retains electric charge from the viewpoint of improving the retention characteristics of memory. It is preferable to include a charge holding film having a function and an insulating film.
  • a silicon nitride film 1242 having a level for trapping charges is used as a charge holding film, and silicon oxide films 1241 and 1243 having a function of preventing dissipation of charges accumulated in the charge holding film are used as an insulating film. ing. Since the memory function body includes the charge holding film and the insulating film, the dissipation of charges can be prevented and the holding characteristics can be improved. In addition, the volume of the charge retaining film can be reduced appropriately compared to the case where the memory function body is formed only of the charge retaining film.
  • the silicon nitride film 1242 may be replaced with a ferroelectric.
  • the regions (silicon nitride film 1242) for retaining charges in the memory functional bodies 1261 and 1262 overlap with the diffusion regions 1212 and 1213, respectively.
  • overlap means that at least a part of the charge retaining region (silicon nitride film 1242) exists on at least a part of the diffusion regions 1212 and 1213.
  • 121 1 is a semiconductor substrate
  • 121 4 is a gate insulating film
  • 1271 is an offset region between the gate electrode 1217 and the diffusion regions 1212 and 1213.
  • the outermost surface of the semiconductor substrate 1211 under the gate insulating film 1214 is a channel region.
  • the offset amount between the gate electrode 1217 and the diffusion region 1213 in the peripheral portion of the memory function body 1262 is represented by W1
  • the width of the memory function body 1262 in the section of the gate electrode 1217 in the channel length direction is defined.
  • W 2 be the amount of overlap between the memory function body 1262 and the diffusion area 1213 is represented by W 2 ⁇ W 1.
  • the memory function body 1262 of the memory function body 1262 which is composed of the silicon nitride film 1242, overlaps with the diffusion region 1213. That is, it satisfies the relationship of W 2> W1.
  • the end of the silicon nitride film 1242 of the memory function body 1262 that is remote from the gate electrode 1217 matches the end of the memory function body 1262 that is remote from the gate electrode 1217.
  • the width of the memory function body 1262 is defined as W2.
  • the end of the memory function body 1262a on the side of the silicon nitride film 1242a remote from the gate electrode 1217a is connected to the memory function body 1262a on the side remote from the gate electrode 1217a. If it does not coincide with the end of the gate electrode, W 2 may be defined as from the end of the gate electrode to the end of the silicon nitride film 1242 a on the far side from the gut electrode 1217 a.
  • FIG. 11 shows the drain current I d when the width W2 of the memory function body 1262 is fixed to 100 nm and the offset amount W1 is changed in the structure of the memory element in FIG.
  • the drain current was obtained by device simulation using the memory function body 1262 in an erased state (having holes) and the diffusion regions 1212 and 1213 as a source electrode and a drain electrode, respectively.
  • W1 is 100 nm or more (that is, the silicon nitride film 1242 and the diffusion region 1213 do not overlap)
  • the drain current decreases rapidly. Since the drain current is almost proportional to the read operation speed, the memory performance is rapidly deteriorated when W1 is 100 nm or more.
  • the drain current decreases slowly. Therefore, in consideration of variation in mass production, if at least part of the silicon nitride film 1242, which is a film having a function of retaining electric charges, does not overlap with the source / drain region, a memory function can be obtained effectively. Have difficulty.
  • a memory cell array was fabricated with W2 fixed at 100 nm and W1 set at 60 nm and 100 nm as design values.
  • W1 is 60 nm
  • the silicon nitride film 142 and the diffusion regions 1212 and 1213 overlap by 40 nm as a design value
  • W1 force S is 100 nm
  • the read access time was 100 times faster when W1 was set to 60 nm as the design value, compared with the worst case considering the variation.
  • the read access time is preferably less than 100 nanoseconds per bit, but this condition cannot be achieved with W 1 -W 2 at all.
  • the information stored in the memory function unit 1261 (area 12881) is read by using the diffusion area 1212 as the source electrode and the diffusion area 1213 as the same as in the first embodiment. It is preferable to form a pinch-off point on the side near the drain region in the channel region as the rain region. That is, when reading information stored in one of the two memory function bodies, it is preferable to form the pinch-off point in a region within the channel region and close to the other memory function body. This makes it possible to detect the stored information of the memory functional unit 1261 with high sensitivity regardless of the storage state of the memory functional unit 1262, which is a major factor that enables 2-bit operation. Become.
  • a well region (a P-type well in the case of an N-channel element) on the surface of the semiconductor substrate 121.
  • a well region a P-type well in the case of an N-channel element
  • the memory function body includes a charge retention film disposed substantially parallel to the surface of the gate insulating film.
  • the upper surface of the charge retaining film in the memory function body is disposed at an equal distance from the upper surface of the gate insulating film.
  • the silicon nitride film 124 2 a which is the charge retaining film of the memory functional unit 126 2, and the surface substantially parallel to the surface of the gut insulating film 1 214 are Have.
  • the silicon nitride film 1242a is preferably formed to have a uniform height from the height corresponding to the surface of the gate insulating film 124.
  • the silicon nitride film almost parallel to the surface of the gut insulating film 1 2 1 4
  • the presence of the oxide film 1242a effectively controls the easiness of the formation of the inversion layer in the offset region 1271, depending on the amount of charge accumulated in the silicon nitride film 1242a. And thus the memory effect can be increased.
  • the silicon nitride film 1242a substantially parallel to the surface of the gate insulating film 124, the change in the memory effect is kept relatively small even when the offset amount (W1) varies. Therefore, variations in the memory effect can be suppressed.
  • the movement of charges in the upper direction of the silicon nitride film 12442a is suppressed, and the occurrence of a change in characteristics due to the movement of charges during storage can be suppressed.
  • the memory function body 1 262 is formed of an insulating film (for example, a silicon nitride film 124) substantially parallel to the surface of the gut insulating film 124 and the channel region (or a p-well region). It is preferable to include the silicon oxide film 124 4 on the offset region 1271. With this insulating film, dissipation of the charge accumulated in the charge holding film is suppressed, and a memory element with better holding characteristics can be obtained.
  • an insulating film for example, a silicon nitride film 124 substantially parallel to the surface of the gut insulating film 124 and the channel region (or a p-well region). It is preferable to include the silicon oxide film 124 4 on the offset region 1271. With this insulating film, dissipation of the charge accumulated in the charge holding film is suppressed, and a memory element with better holding characteristics can be obtained.
  • the insulating film under the silicon nitride film 1242a (the portion of the silicon oxide II
  • the film thickness is calculated based on the minimum thickness of the insulating film below the silicon nitride film 1242a. It can be controlled up to the sum of the maximum thickness value of the lower insulating film and the maximum thickness ⁇ fi of the silicon nitride film 1242a. This makes it possible to generally control the density of lines of electric force generated by the electric charge stored in the silicon nitride film 1242a, and to greatly reduce the variation in the magnitude of the memory effect of the memory element. It becomes.
  • the memory function body 1262 in the semiconductor memory device of this embodiment has a gate insulating film 1242 as a charge retention film having a substantially uniform film thickness as shown in FIG. It has a shape that is arranged substantially parallel to the surface of the insulating film 1 2 14 (region 1 2 8 1), and furthermore is arranged substantially parallel to the side surface of the gate electrode 1 2 1 7 (region 1 2 8 2). ing.
  • a positive voltage is applied to the gate electrode 1 2 1 7
  • the electric lines of force pass through the silicon nitride film 1 242 twice (regions 1 282 and 1 281).
  • a negative voltage is applied to the gate electrode 12 17, the direction of the electric flux lines is on the opposite side.
  • the relative permittivity of the silicon nitride film 1242 is about 6, and the relative permittivity of the silicon oxide films 1241 and 1243 is about 4. Therefore, the effective specific permittivity of the memory function body 1 262 in the direction of the electric force lines (arrows 1 283) becomes larger than in the case where only the region 1 281 of the charge retention film is present, The potential difference at both ends of the lines of electric force can be further reduced. That is, a large part of the voltage applied to the gate electrode 127 is used to increase the electric field in the offset area 127 1.
  • the charge is injected into the silicon nitride film 1242 during the rewrite operation because the generated charge is drawn by the electric field in the offset region 1271. Therefore, when the silicon nitride film 1242 includes the region 1282, the charge injected into the memory functioning body 1262 during the rewriting operation increases, and the rewriting speed increases. If the silicon oxide film 1243 is also a silicon nitride film, that is, if the charge retention film is not uniform with respect to the height corresponding to the surface of the gut insulating film 124, silicon nitride The charge transfer in the upward direction of the film becomes remarkable, and the retention characteristics deteriorate.
  • the charge retention film is formed of a high dielectric material such as hafdium oxide having a very large relative dielectric constant instead of the silicon nitride film.
  • the memory functional unit is provided with an insulating film (a silicon oxide film 1241, an offset region 1 2 7 1) that separates the charge retaining film substantially parallel to the surface of the gate insulating film from the channel region (or the Wenore region). (Upper part).
  • an insulating film a silicon oxide film 1241, an offset region 1 2 7 1 that separates the charge retaining film substantially parallel to the surface of the gate insulating film from the channel region (or the Wenore region). (Upper part).
  • the memory function body includes an insulating film (a portion of the silicon oxide film 1241, which is in contact with the gate electrode 1217) that separates the gate electrode from the charge retention film extending in a direction substantially parallel to the side surface of the gate electrode. ) Is preferable.
  • This insulating film prevents the charge from being injected from the gate electrode into the charge retaining film and prevents the electrical characteristics from changing, thereby improving the reliability of the memory element.
  • the thickness of the insulating film below the silicon nitride film 1242 (the portion of the silicon oxide film 1241 above the offset region 1271) is controlled to be constant.
  • the thickness of the insulating film (the portion of the silicon oxide film 1241 in contact with the gate electrode 127) that is disposed on the side surface of the gate electrode.
  • A is the gate electrode length in the cross section in the channel length direction
  • B is the distance between the source / drain regions (channel length)
  • C is the end of one memory function body to the other memory function.
  • the offset region 1271 exists between the portion below the gate electrode 1217 in the channel region and the diffusion regions 1122 and 1213. Become.
  • the electric charge accumulated in the memory function bodies 1261 and 1262 silicon nitride film 1242 effectively facilitates inversion in the entire offset area 1271. To fluctuate. Therefore, the memory effect increases, and particularly, the speed of the read operation is increased.
  • the gate electrode 12 17 and the diffusion regions 12 12 and 12 13 are offset, that is, when A ⁇ B holds, the offset when a voltage is applied to the gate electrode
  • the strength of the inversion of the region greatly changes depending on the amount of electric charge stored in the memory function body, so that the memory effect increases and the short channel effect can be reduced.
  • the offset region 1 2 71 need not be present. Even when the offset region 1271 does not exist, if the impurity concentration of the diffusion regions 1212 and 1213 is sufficiently low, a memory effect can be exhibited in the memory functional bodies 1261 and 1262 (silicon nitride film 1242).
  • the silicon nitride film 1242a and the source / drain regions 1212 and 1213 do not overlap, it is practically difficult to obtain a memory function. It is preferably C. For these reasons, it is most preferable that A ⁇ B and C.
  • the memory element of the semiconductor memory device according to this embodiment has a substantially similar configuration except that the semiconductor substrate according to the second embodiment is an SOI substrate.
  • a buried oxide film 1288 is formed on a semiconductor substrate 1286, and an SOI layer is further formed thereon. Diffusion regions 1212 and 1213 are formed in the SOI layer, and the other region is a body region 1287.
  • This memory element also has the same operation and effect as the memory element of the second embodiment. Further, the junction capacitance between the diffusion regions 1212 and 1213 and the body region 1287 can be significantly reduced, so that the speed of the element can be increased and the power consumption can be reduced.
  • the memory element in the semiconductor memory device according to this embodiment has the same structure as that of the first embodiment except that a P-type high-concentration region 1291 is added adjacent to the channel side of the N-type diffusion regions 1212 and 1213. It has a configuration substantially similar to the memory element of the second embodiment.
  • the concentration of an impurity (for example, pol- um) giving P-type in the P-type high concentration region 1291 is higher than the impurity concentration giving P-type in the region 1292.
  • An appropriate P-type impurity concentration in the P-type high concentration region 1291 is, for example, about 5 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the P-type impurity concentration of the region 1292 can be, for example, 5 ⁇ 10 16 to 1 ⁇ 10 18 cm— 3 .
  • the voltage of the writing and erasing operations can be reduced, or the speed of the writing and erasing operations can be increased.
  • the impurity concentration of the region 1292 is relatively low, the threshold value when the memory is in the erased state is low, and the drain current is large. Therefore, the reading speed is improved. Therefore, it is possible to obtain a memory element having a low rewrite voltage or a high rewrite speed and a high read speed.
  • the provision of the P-type high-concentration region 1291 significantly increases the threshold value of the transistor as a whole.
  • the extent of this increase is significantly greater than in the case where the P-type high-concentration region 1291 is immediately below the gate electrode. This difference is even greater if write charge (or electrons if the transistor is an N-channel type) accumulates in the memory function.
  • the threshold value of the transistor as a whole is determined by the channel region under the gate electrode (region 1 292) Lower than the threshold value determined by the impurity concentration.
  • the threshold value at the time of erasing does not depend on the impurity concentration of the P-type high-concentration region 1291, while the threshold value at the time of writing is greatly affected. Therefore, by arranging the P-type high-concentration region 1 291 below the memory function body and in the vicinity of the source / drain region, only the threshold value ⁇ S at the time of writing greatly fluctuates, and the (The difference between the threshold and the erasure at the time of erasure) can be significantly increased.
  • the memory element in the semiconductor memory device of this embodiment includes an insulating film 12 separating the charge holding film (silicon nitride film 124 2) from the channel region or the well region 1 2 1 1 1. Except that the thickness (T 1) of 41 is smaller than the thickness ( ⁇ 2) of the gate insulating film 122, it has a configuration substantially similar to that of the second embodiment.
  • the gate insulating film 1 2 1 4 is required to have a withstand voltage during a memory rewrite operation.
  • the thickness T2 has a lower limit.
  • the thickness ⁇ 1 of the insulating film 1241 can be made smaller than ⁇ 2, regardless of the demand for the withstand voltage.
  • the degree of freedom in design for ⁇ 1 is high for the following reasons.
  • the charge holding film (silicon nitride film 124)
  • the insulating film 1 2 4 1 that separates 2) from the channel region or the wetting region 1 2 1 1 has a gate electrode 1 2 7 and a channel region or a wetting layer! It is not sandwiched between the areas 1 2 1 1. Therefore, the gate electrode 12 17 and the gate electrode 12 are provided on the insulating film 12 4 1 separating the charge retention film (silicon nitride film 12 4 2) and the channel region or the hetero region 12 11.
  • a high electric field acting between the channel region and the weno region 1 211 does not directly act, but a relatively weak electric field spreading laterally from the good electrode 127 acts. Therefore, T 1 can be made thinner than T 2 irrespective of the demand for the withstand voltage for the insulating film 124 1.
  • T1 By making T1 thinner, it becomes easier to inject electric charges into the memory function bodies 1261 and 1262, lowering the voltage of the write and erase operations, or speeding up the write and erase operations In addition, the amount of charge induced in the channel region or the U-W shell region 1 211 when the charge is accumulated in the silicon nitride film 1242 increases, so that the memory effect is increased. Can be.
  • an insulating film that separates a floating gate from a channel region or a Ueno I region is Since it is sandwiched between the gate electrode (control gate) and the channel region or the weenor region, a high electric field from the gate electrode acts directly. Therefore, in the EEPROM, the thickness of the insulating film that separates the floating gate from the channel region or the ⁇ ! Region is limited, and the optimization of the function of the memory element is hindered.
  • the voltage of the write operation and the erase operation can be reduced, or the write operation and the erase operation can be speeded up without lowering the withstand voltage performance of the memory. It is possible to increase the memory effect.
  • the thickness T1 of the insulating film is 0.8 nm or more, which is a limit at which uniformity and film quality due to the manufacturing process can be maintained at a certain level and retention characteristics are not extremely deteriorated. Is more preferable.
  • the nonvolatile memory of the present invention is mixedly mounted on a liquid crystal driver LSI for image adjustment, in the memory device of the present invention, the charge retention film (silicon nitride film 124) and the channel are independent of the gate insulating film thickness.
  • the thickness of the insulating film separating the region or the weinole region can be optimally designed.
  • the memory element in the semiconductor memory device of this embodiment has a thickness of an insulating film that separates the charge holding film (silicon nitride film 1242) from the channel region or the region. Except that (T 1) is thicker than the thickness (T 2) of the gate insulating film, it has substantially the same configuration as the second embodiment.
  • the thickness T 2 of the gate insulating film 1 2 14 has an upper limit due to the demand for preventing the short channel effect of the device.
  • the thickness T 1 of the insulating film can be made larger than T 2, regardless of the need to prevent the short channel effect.
  • miniaturization scale When one ring advances (when the gate insulating film becomes thinner), the charge retention film (silicon nitride II) is independent of the thickness of the gate insulating film and the channel region or the cyano region. Since the thickness of the insulating film that separates the memory function can be optimally designed, there is an effect that the memory function body does not hinder the scaling.
  • T1 in this memory element the reason for the high degree of freedom in the design of T1 in this memory element is that, as described above, the insulating film that separates the charge retention film from the channel region or the cell region forms the gate electrode and the channel region or the cell region. It is because it is not sandwiched between the area. Therefore, T 1 can be made thicker than T 2 irrespective of the requirement for the gate insulating film to prevent the short channel effect.
  • T1 By increasing T1, it is possible to prevent the charge accumulated in the memory function body from being dissipated and to improve the memory retention characteristics.
  • T 1> T 2 it is possible to improve the retention characteristics without deteriorating the short channel effect of the memory.
  • the thickness ⁇ 1 of the insulating film is preferably 20 nm or less in consideration of a decrease in the rewriting speed.
  • a selected gate electrode forms a write / erase gut electrode, and a gate insulating film (including a floating gate) corresponding to the write / erase gut electrode ) also serves as a charge storage film.
  • a gate insulating film including a floating gate
  • the thickness cannot be reduced to about 7 nm or less), which makes the miniaturization difficult.
  • miniaturization of the physical gate length is not expected to be less than about 0.2 microns.
  • T1 and T2 can be individually designed as described above, so that miniaturization is possible.
  • T 2 4 nm
  • the reason why the short channel effect does not occur even if T2 is set thicker than a normal logic transistor is that the source / drain This is because the application area is offset.
  • the electrode for assisting writing and erasing and the channel region or the well are provided on the insulating film separating the charge holding film and the channel region or the gel region.
  • the high electric field acting between the regions does not act directly, only the relatively weak electric field spreading laterally from the gate electrode acts. Therefore, it is possible to realize a memory element having a gate length finer than or equal to the gut length of the logic transistor for the same processing accuracy.
  • This embodiment relates to a change in electrical characteristics when a memory element of a semiconductor memory device is rewritten.
  • the memory element constituting the semiconductor memory element of the present invention can particularly increase the drain current ratio at the time of writing and at the time of erasing.
  • FIG. 20 is a block diagram showing a semiconductor memory device according to a tenth embodiment of the present invention including a memory cell array using the memory element shown in FIG. 1 as a memory cell.
  • the semiconductor memory device includes a memory cell array 21, a positive polarity power supply selection circuit 22, and a voltage polarity inversion circuit 26.
  • the input voltage (positive voltage) externally supplied to the memory cell array 21 is applied to the input terminal, and the output terminal is connected to the input terminal of the memory cell array 21.
  • a third switch SW3 having an input terminal connected to the pump output terminal of the charge pump 23 and an output terminal connected to the input terminal of the memory cell array 21, and the input voltage being lower than a predetermined voltage.
  • An input voltage judging circuit 24 for judging the presence or absence is provided, and a control circuit 25 for turning on / off the first, second, and third switches SW1, SW2, and SW3.
  • the predetermined voltage is, for example, an operation voltage at which the operation of the memory cell array 21 is guaranteed.
  • the control circuit 25 turns on the first switch SW1 and turns off the second and third switches SW2 and SW3. Thus, an external input voltage is supplied to the memory cell array 21 via the first switch SW1.
  • the input voltage determination circuit 24 determines that the input voltage is equal to or lower than a predetermined voltage.
  • the first switch SW1 is turned off and the second and third switches SW2 and SW3 are turned on, the voltage with the correct voltage level is supplied from the charge pump 23 to the memory cell array 21. Supplied to
  • the voltage polarity inversion circuit 26 is used to generate a negative voltage.
  • the voltage polarity inversion circuit 26 in which the input terminal is connected to the output terminal of the first switch SW 1 inverts the polarity of the voltage input to the input terminal and outputs the inverted voltage to the memory cell array 21.
  • the absolute value of the voltage does not change, and only the polarity is reversed.
  • the absolute value of the voltage is not changed, and the voltage polarity determination circuit that inverts only the polarity of the voltage is employed.
  • the present invention is not necessarily limited to this.
  • the absolute value of the determined voltage may change.
  • FIG. 21 shows a switch circuit as an example of the first, second, and third switches SW1, SW2, and SW3.
  • this switch circuit includes a first P-channel field-effect transistor 31 having an input voltage Vin applied to its source, and a drain connected to the first P-channel field-effect transistor 31.
  • a second P-channel field-effect transistor 32 whose drain is connected and whose source forms an output terminal, and a gate of the first P-channel field-effect transistor 31 is connected to a source or ground (ground) according to a control signal.
  • a first voltage level shifter 33 selectively connected to one of the two, and a gate of the second P-channel field effect transistor 32 selectively connected to either the source or ground (ground) according to a control signal.
  • a second voltage level shifter 34 to be connected.
  • the switch circuit shown in FIG. 21 is not necessarily used, and a switch circuit having another configuration may be used.
  • FIG. 22 shows an example of the charge pump 23 shown in FIG.
  • this charge pump includes a transistor 41 having one end to which an input voltage Vin is applied, a transistor 42 having one end connected to the gate of the transistor 41, and a transistor 42 having one end connected to the gate of the transistor 41.
  • a transistor 43 having one end connected to the gate, a transistor 44 having a gate connected to the other end of the transistor 41, and an input voltage Vin applied to one end, and a transistor 43 having the other end connected to the other end of the transistor 44.
  • a transistor 45 having one end connected and the other end of the transistor 42 connected to the gate; and a transistor having one end connected to the other end of the transistor 45 and a gate connected to the other end of the transistor 43.
  • One end is connected to the transistor 46, one end is connected to the other end of the transistor 46, and one end is connected to the gut, and one end is connected to the gate of the transistor 44.
  • One end is connected to the capacitor C11 to which the clock signal is applied, the other end is connected to the gate of the transistor 45, and the other end is connected to the capacitor C12 to which the clock signal ⁇ 2 is applied, and one end is connected to the gate of the transistor 46.
  • the other end of the transistor C4 is connected to a capacitor C13 having one end connected to the clock signal ⁇ 1 and the other end of the transistor C4 having the clock signal ⁇ 2 applied thereto.
  • One end is connected to the other end of the transistor 45, a capacitor C22 to which the clock signal ⁇ is applied to the other end, and one end is connected to the other end of the transistor 46, and the other end is closed. It has a capacitor C23 to which the signal ⁇ 2 is applied.
  • One end of the transistor 42 and the other end of the transistor 44 are connected.
  • one end of the transistor 43 is connected to the other end of the transistor 45, and the gate of the transistor 43 is connected to a transistor. 4 Connected to the other end of 6.
  • An output voltage Vout is output from the other end of the transistor 47.
  • the charge pump having the above configuration operates the transistors 41 to 46 in response to the two-phase clock signals ⁇ ⁇ , 2 having different phases to sequentially accumulate large charges in the capacitors C 21, C 22, and C 23. As a result, a boosted output voltage Vout is output from the other end of the transistor 47.
  • the charge pump circuit shown in FIG. 22 is not necessarily used, and a charge pump having another circuit configuration may be used.
  • FIG. 23 shows an example of the voltage polarity inversion circuit 26 shown in FIG.
  • the voltage polarity reversing circuit includes a switch 51 having an input voltage Vin applied to a negative terminal, one end connected to the other end of the switch 51, and the other end grounded.
  • An output voltage Vout is output from the other end of the switch 54.
  • the switches 51 and 53 are turned on and off by a clock signal ⁇ ⁇ , and the switches 52 and 54 are turned on and off by a clock signal ⁇ (opposite phase with the clock signal ⁇ )).
  • a clock signal ⁇ A when the clock signal ⁇ A is at a high level, charge is accumulated in the capacitor C31, and when the clock signal ⁇ goes to a high level when the clock signal ⁇ is at a low level, the charge redistribution law As a result, part of the charge stored in the capacitor C31 moves to the capacitor C32. Then, the charge redistribution is repeated by the clock signals ⁇ ⁇ and ⁇ ⁇ , so that an output voltage Vout having the same absolute value as the input voltage Vin and the opposite polarity is obtained across the capacitor C32.
  • the use of the voltage polarity inversion circuit shown in FIG. 22 is not always limited, and a switch circuit having another configuration may be used.
  • FIG. 24 is a flowchart illustrating the operation of the semiconductor memory device according to the tenth embodiment. And shows a procedure for operating the control circuit 25 shown in FIG.
  • step S1 the voltage level of the input voltage is detected by the input voltage determination circuit 24, and it is determined whether the input voltage detected in step S2 is equal to or lower than a predetermined voltage. If it is determined in step S2 that the input voltage is equal to or lower than the predetermined voltage, the process proceeds to step S3, in which the switch SW1 is turned off, the switches SW2 and SW3 are turned on, and the process ends.
  • step S2 determines whether the input voltage exceeds the predetermined voltage. If it is determined in step S2 that the input voltage exceeds the predetermined voltage, the process proceeds to step S4, where the switches SW1 and SW3 are turned on, and the switches SW2 and SW3 are turned off.
  • the predetermined voltage to a voltage in the range of +3 V to +12 V, it is possible to supply an appropriate voltage and a sufficient current to a memory element as a memory cell constituting the memory cell array 21. Becomes possible.
  • a negative voltage is supplied to the gate electrode during an erase operation of a memory element as a memory cell
  • a positive voltage is converted to a negative voltage by the voltage polarity inverting circuit 26, and a positive voltage is applied to the drain electrode and a negative electrode is applied to the gate electrode.
  • FIG. 25 is a block diagram of the semiconductor memory device according to the eleventh embodiment of the present invention.
  • the eleventh embodiment when a negative voltage is applied to the good electrode of the memory element constituting the memory cell at the time of erasing, it is assumed that a sufficient current for erasing is supplied without externally supplying a voltage. However, in the first embodiment, it is assumed that a sufficient current cannot be obtained from the voltage polarity inversion circuit 26 shown in FIG.
  • the eleventh embodiment includes a memory cell array 21 and a positive power supply selection circuit 22 having the same configuration as the semiconductor memory device of the tenth embodiment shown in FIG. A negative power supply selection circuit 70 for negative voltage is provided in place of 26.
  • the negative polarity power supply selection circuit 70 has the same configuration as the positive polarity power supply selection circuit 22, and includes first to third switches SW1 to SW3 using P-channel field-effect transistors shown in FIG. It is composed of fourth to sixth switches using N-channel field effect transistors instead of SW3. That is, the negative polarity power supply selection circuit 70 includes a fourth switch in which an input voltage (negative voltage) supplied from an external power supply is applied to an input terminal and an output terminal is connected to an input terminal of a memory cell array; A fifth switch in which an input voltage (negative voltage) is applied to the input terminal, a second charge pump in which a pump input terminal is connected to an output terminal of the fifth switch, and a second switch in which the second charge pump is connected.
  • a sixth switch having an input terminal connected to the pump output terminal and an output terminal connected to the input terminal of the memory cell array, and determining whether the input voltage (negative voltage) is equal to or higher than a second predetermined voltage;
  • a second input voltage determination circuit for determining, and a second control circuit for controlling on / off of the fourth, fifth, and sixth switches.
  • the fourth switch when the second input voltage determination circuit determines that the input voltage (negative voltage) is equal to or less than the second predetermined voltage (absolute value of the voltage is large), the fourth switch is turned on. Turns on, turns off the fifth and sixth switches, and supplies an external voltage to the memory cell array 21. On the other hand, if the input voltage (negative voltage) exceeds the second predetermined voltage (the absolute value of the voltage is small), the second input voltage determination circuit turns off the fourth switch, and the fifth and sixth switches Is turned on, and the accurate negative voltage is supplied to the memory cell array 21 from the second charge pump.
  • the charge pump 23 is the first charge pump
  • the input voltage determination circuit 24 is the first input voltage determination circuit.
  • the control circuit 25 is a first control circuit, and the predetermined voltage when the input voltage determination circuit 24 determines the input voltage (positive voltage) is a first predetermined voltage. Therefore, when a positive voltage and a negative voltage are supplied to the memory cell array 21, a sufficient current can be supplied while having the same effects as those of the semiconductor memory device of the tenth embodiment. Further, by using a switch circuit having the configuration shown in FIG. 21 for the first to sixth switches, it is possible to realize a small circuit area, and to realize a positive power supply selection circuit 22 and a negative power supply selection circuit 7. 0 works exactly.
  • the first predetermined voltage of the positive polarity power supply selection circuit 22 is set to a voltage within a range of +3 V to +12 V
  • the second predetermined voltage of the negative polarity power supply selection circuit 70 is set to 13 V to By setting the voltage within the range of 112 V, an appropriate voltage and a sufficient current can be supplied to a memory element as a memory cell included in the memory cell array 21.
  • a rewritable nonvolatile memory for adjusting an image of a liquid crystal panel can be cited.
  • the liquid crystal panel 701 shown in FIG. 26 is driven by a liquid crystal driver 702.
  • the liquid crystal driver 702 includes a nonvolatile memory section 703 as a semiconductor memory device, an SRAM section 704, and a liquid crystal driver circuit 705.
  • the nonvolatile memory section 703 includes the nonvolatile memory element of the present invention, and is preferably made of the semiconductor memory device described in the tenth and eleventh embodiments.
  • the nonvolatile memory section 703 has a configuration that can be rewritten from outside.
  • the information stored in the nonvolatile memory unit 703 is transferred to the SRAM unit 704 when the power of the device is turned on.
  • the liquid crystal driver circuit 705 can read stored information from the SRAM section 704 as needed. By providing the SRAM unit, the storage information can be read at a very high speed.
  • the liquid crystal driver 702 may be externally attached to the liquid crystal panel 701 as shown in FIG. 26, but may be formed on the liquid crystal panel 701.
  • the liquid crystal panel changes the displayed gray scale by applying multiple levels of voltage to each pixel, but the relationship between the applied voltage and the displayed gray scale varies from product to product. Therefore, by storing information for correcting the variation of each product after the product is completed, and performing correction based on the information, the image quality between products can be made uniform. Therefore, it is preferable that a rewritable nonvolatile memory for storing the correction information be mounted on the liquid crystal driver. Originally developed as this nonvolatile memory It is preferable to use a clear nonvolatile memory element. In particular, it is preferable to use the semiconductor memory devices described in the tenth and eleventh embodiments in which the nonvolatile memory element of the present invention is integrated.
  • the process of mixing the circuit with a circuit such as a liquid crystal driver can be easily performed, so that manufacturing cost can be reduced.
  • the semiconductor memory devices described in the tenth and eleventh embodiments are particularly suitable when the memory scale is relatively small and reliability and stability are important.
  • a nonvolatile memory for adjusting an image of a liquid crystal panel is, for example, several kilobytes, and has a relatively small memory size. Therefore, it is particularly preferable to use the semiconductor memory device according to the tenth and eleventh embodiments as a nonvolatile memory for adjusting an image of a liquid crystal panel.
  • FIG. 27 is a schematic block diagram of a mobile phone as an example of the mobile electronic device according to the thirteenth embodiment of the present invention.
  • This mobile phone has a control circuit 74, a battery 77, and an R F as shown in FIG.
  • a (radio frequency) circuit 75, a display section 72, an antenna 71, a signal line 73, and a power line 76 are provided.
  • the control circuit 74 incorporates the semiconductor storage devices 74a of the tenth and eleventh embodiments. It is desirable that the control circuit 74 be an integrated circuit in which elements having the same structure are used as both memory elements and logic circuit elements. As a result, the manufacture of integrated circuits is facilitated, and the manufacturing cost of portable electronic devices can be particularly reduced.
  • the portable electronic device can be downsized, Reliability can be improved. In addition, manufacturing cost can be reduced by miniaturization.
  • the gate electrode formed on the semiconductor layer via the gate insulating film, the channel region disposed under the gate electrode, and both sides of the channel region A diffusion region having a conductivity type opposite to that of the channel region; and a memory function body formed on both sides of the gate electrode and having a function of retaining charges.
  • the memory element composed of is used as the memory cell, the memory element used as the memory cell is not limited to this.

Abstract

　正極性電源選択回路２２の制御回路２５は、入力電圧判定回路２４が入力電圧が所定電圧を超えたと判定すると、第１のスイッチＳＷ１をオンして第２,第３のスイッチＳＷ２,ＳＷ３をオフすることにより、上記入力電圧を第１のスイッチＳＷ１を介してメモリセルアレイ２１に供給する。一方、制御回路２５は、入力電圧判定回路２４が入力電圧が所定電圧以下であると判定すると、第１のスイッチＳＷ１をオフして第２,第３のスイッチＳＷ２,ＳＷ３をオンすることにより、チャージポンプ２３からの電圧を第３のスイッチＳＷ２,ＳＷ３を介して供給する。これによって、微細化しても２ビット以上の記憶保持ができ、かつ、小さい回路面積で安定した動作ができ、メモリセルアレイに供給する電流が小さいことに起因する回路誤動作を防止できる。

Description

明 細 書 半導体記憶装置および携帯電子機器 技術分野
本発明は、 半導体記憶装置および携帯電子機器に関し、 より詳しくは、 メモリ 機能を有する電界効果トランジスタをメモリセルとして用いたメモリセルアレイ を備えた半導体記憶装置およびその半導体記憶装置を用いた携帯電子機器に関す る。 背景技術
従来から不揮発性の半導体記憶装置としては、 代表的にはフラッシュメモリが 用いられている。
このフラッシュメモリでは、 図 2 8に示すように、 半導体基板 9 0 1上にゲー ト絶縁膜 9 0 8を介してフローティングゲ一ト 9 0 2、 絶縁膜 9 0 7、 ワード線 (コントロールゲート） 9 0 3がこの順に形成されており、 フローティングゲー ト 9 0 2の両側には、 拡散領域によるソース線 9 0 4及びビット線 9 0 5が形成 されてメモリセルを構成する。 このメモリセルの周囲には、 素子分離領域 9 0 6 が形成されている （特開平 5 _ 3 0 4 2 7 7を参照） 。
上記メモリセルは、 フローティングゲート 9 0 2中の電荷量の多寡として記憶 を保持する。 上記メモリセルを配列して構成したメモリセルアレイは、 特定のヮ ード線、 ビット線を選択して所定の電圧を印加することにより、 所望のメモリセ ルの書き換え、 読み出し動作を行なうことができる。
このようなフラッシュメモリでは、 フローティングゲート 9 0 2中の電荷量が 変化したとき、 図 2 9に実線の曲線と破線の曲線で示すような、 ドレイン電流 I d対ゲート電圧 V g特性を示す。 すなわち、 上記フローティングゲート 9 0 2中 の負電荷の量が増加すると、 図 2 9中の実線の曲線で示す特性から破線の曲線で 示す特性になって、 I d— V g曲線は、 同じドレイン電流 I dに対してゲート電 圧 V gが増加する方向にほぼ平行移動して、 閾値電圧が増加する。 し力 し、 このようなフラッシュメモリでは、 フローティングゲート 9 0 2とヮ ード線 9 0 3とを隔てる絶縁膜 9 0 7を配置することが機能上必要であるととも に、 フローティングゲ一ト 9 0 2からの電荷漏れを防ぐために、 グート絶縁膜の 厚さを薄くすることが困難であった。 そのため、 実効的な絶縁膜 9 0 7及びグー ト絶縁膜の薄膜化は困難であり、 メモリセルの微細化を阻害していた。
このため、 上記メモリ素子をメモリセルとして用いたメモリセルアレイを備え た半導体記憶装置では、 回路面積をさらに小さくして確実な動作をさせるという ことができないという問題がある。
また、 上記メモリ素子をメモリセルとしてメモリセルアレイに用いた半導体記 憶装置では、 外部から入力電圧を直接供給した場合、 電流を+分に供給すること は可能であるが、 入力電圧のゆらぎが大きく、 所望の電圧以下となる場合がある。 そのため、 正確な電圧をメモリセルアレイに供給するためには、 チャージポンプ が必要となる。 し力 しながら、 上記チャージポンプ経由では、 電流不足になりが ちとなり、 安定した動作ができず、 信頼性が低下するという問題がある。 発明の開示
そこで、 本発明の目的は、 微細化しても 2ビット以上の記憶保持ができ、 かつ、 小さい回路面積で安定した動作ができる半導体記憶装置を提供することにある。 また、 本発明のもう 1つの目的は、 メモリセルアレイに供給する電流が小さい ことに起因する回路誤動作を防止できる半導体記憶装置を提供することにある。 さらに、 本発明のもう 1つの目的は、 上記半導体記憶装置を用いて小型化と性 能向上および製造コストの削減が可能な携帯電子機器を提供することにある。 上記目的を達成するため、 第 1の発明の半導体記憶装置は、 半導体層上にゲー ト絶縁膜を介して形成されたグート電極と、 上記グート電極下に配置されたチヤ ネル領域と、 上記チャネル領域の両側に配置され、 上記チヤネノ^域と逆導電型 を有する拡散領域と、 上記ゲート電極の両側に形成され、 電荷を保持する機能を 有するメモリ機能体とからなるメモリ素子をメモリセルとして用いたメモリセル ァレイを備え、 そのメモリセルァレイに外部から供給される入力電圧が入力端子 に印加され、 出力端子がメモリセルアレイの入力端子に接続された第 1のスィッ チと、 上記入力電圧が入力端子に印加された第 2のスイ チと、 その第 2のスィ ツチの出力端子にポンプ入力端子が接続されたチャージポンプと、 上記チャージ ポンプのポンプ出力端子に入力端子が接続され、 出力端子がメモリセルァレイの 入力端子に接続された第 3のスィツチと、 上記入力電圧が所定電圧以下か否かを 判定する入力電圧判定回路と、 上記入力電圧判定回路の判定結果に基づいて、 上 記第 1 ,第 2および第 3のスィツチをオンオフ制御する制御回路とを備える。 上 記制御回路は、 入力電圧判定回路が入力電圧が所定電圧を超えたと判定すると、 第 1のスィッチをオンして第 2および第 3のスィツチをオフする一方、 入力電圧 判定回路が入力電圧が所定電圧以下であると判定すると、 第 1のスィツチをオフ して第 2および第 3のスィッチをオンする。
ここで、 メモリ機能体とは、 電子または正孔を注入,抜取りが可能な機能を有 するものである。 上記構成の半導体記憶装置によれば、 メモリ機能体に蓄えてい る電荷量の違いを電流量の違いに変換することにより電界効果トランジスタをメ モリ素子として動作させる。 そして、 上記入力電圧判定回路が上記入力電圧が所 定電圧を超えたと判定すると、 上記制御回路が第 1のスィッチをオンして上記第 2および第 3のスィッチをオフすることによって、 入力電圧を第 1のスィツチを 介してメモリセルアレイに供給する。 一方、 上記入力電圧判定回路が上記入力電 圧が上記所定電圧以下であると判定すると、 上記制御回路が第 1のスィツチをォ フして上記第 2および第 3のスィツチをオンすることによって、 上記チャージポ ンプからの電圧を第 3のスィッチを介してメモリセルアレイに供給する。 したが つて、 上記メモリ素子を用いることによって微細化しても 2ビットの記憶保持が 可能で、 かつ、 メモリセルアレイに十分な電流供給ができ、 回路誤動作を防止で きる半導体記憶装置を実現できる。
また、 一実施形態の半導体記憶装置は、 上記第 1，第 2および第 3のスィッチ 夫々は、 ソースが入力端子を形成する第 1の Pチャネル電界効果トランジスタと、 上記第 1の Pチャネル電界効果トランジスタのドレインにドレインが接続され、 ソースが出力端子を形成する第 2の Pチヤネノレ電界効果トランジスタと、 上記制 御回路からの制御信号に応じて、 第 1の Pチャネル電界効果トランジスタのグー トをソースまたは接地のいずれか一方に選択的に接続する第 1の電圧レベルシフ タと、 上記制御回路からの制御信号に応じて、 第 2の Pチャネル電界効果トラン ジスタのゲートをソースまたは接地のレ、ずれか一方に選択的に接続する第 2の電 圧レべノレシフタとを有することを特徴とする。
上記実施形態の半導体記憶装置によれば、 上記第 1 ,第 2および第 3のスィッ チが、 小さい回路面積で実現可能であり、 かつ、 正確な回路動作を行うことがで さる。
また、 一実施形態の半導体記憶装置は、 上記所定電圧が + 3 V〜+ 1 2 Vの範 囲内の電圧であることを特徴とする。
上記実施形態の半導体記憶装置によれば、 上記メモリセルァレイを構成するメ モリセルとしてのメモリ素子に適切な電圧でかつ十分な電流の供給が可能となる。 また、 一実施形態の半導体記憶装置は、 上記第 1のスィッチの出力端子に入力 端子が接続され、 その入力端子に入力された電圧の極性を反転させて上記メモリ セルァレイに出力する電圧極性反転回路を備えたことを特徴とする。
上記実施形態の半導体記憶装置によれば、 上記メモリセルとしてのメモリ素子 の消去動作時にグート電極に負電圧を供給するとき、 大きな電流の供給が必要な い場合、 電圧極性反転回路にて正電圧を負電圧に変換し、 ドレイン電極に正電圧、 グート電極に負電極を印加することによって、 小さい回路面積で効率的かつ確実 な消去動作が可能となる。
また、 第 2の発明の半導体記憶装置は、 半導体層上にゲート絶縁膜を介して形 成されたゲート電極と、 上記ゲート電極下に配置されたチヤネ 貝域と、 上記チ ャネノ 頁域の両側に配置され、 上記チャネル領域と逆導電型を有する拡散領域と、 上記グート電極の両側に形成され、 電荷を保持する機能を有するメモリ機能体と からなるメモリ素子をメモリセルとして用いたメモリセルアレイを備え、 そのメ モリセルァレイに外部から供給される負極性の入力電圧が入力端子に印加され、 出力端子がメモリセルアレイの入力端子に接続された第 1のスィッチと、 上記負 極性の入力電圧が入力端子に印加された第 2のスィツチと、 その第 2のスィツチ の出力端子にポンプ入力端子が接続されたチャージポンプと、 上記チャージボン プのポンプ出力端子に入力端子が接続され、 出力端子がメモリセルァレイの入力 端子に接続された第 3のスィツチと、 上記入力電圧が所定電圧以上か否かを判定 する入力電圧判定回路と、 上記入力電圧判定回路の判定結果に基づいて、 第 1， 第 2および第 3のスィツチをオンオフ制御する制御回路とを備える。 上記制御回 路は、 入力電圧判定回路が入力電圧が所定電圧未満であると判定すると、 第 1の スィツチをオンして第 2および第 3のスィツチをオフする一方、 入力電圧判定回 路が入力電圧が所定電圧以上であると判定すると、 第 1のスィッチをオフして第 2および第 3のスィツチをオンする。
上記構成の半導体記憶装置によれば、 上記第 1の発明の半導体記憶装置と同様 な回路構成により同様の作用，効果を有し、 メモリセルァレイに負電圧を供給す る場合、 十分な電流供給が可能となる。
また、 一実施形態の半導体記憶装置は、 上記第 1，第 2および第 3のスィッチ 夫々は、 ソースが入力端子を形成する第 1の Nチャネル電界効果トランジスタと、 上記第 1の Nチヤネル電界効果トランジスタのドレインにドレインが接続され、 ソースが出力端子を形成する第 2の Nチャネル電界効果トランジスタと、 上記制 御回路からの制御信号に応じて、 第 1の Nチヤネノレ電界効果トランジスタのゲ一 トをソースまたは接地のいずれか一方に選択的に接続する第 1の電圧レベルシフ タと、 上記制御回路からの制御信号に応じて、 第 2の Nチャネル電界効果トラン ジスタのゲートをソースまたは接地のレ、ずれか一方に選択的に接続する第 2の電 圧レベルシフタとを有することを特徴とする。
上記実施形態の半導体記憶装置によれば、 上記第 1，第 2および第 3のスイツ チが、 小さな回路面積で実現可能であり、 かつ、 正確な回路動作を行うことがで きる。
また、 一実施形態の半導体記憶装置は、 上記所定電圧が一 3 V〜一 1 2 Vの範 囲内の電圧であることを特徴とする。
上記実施形態の半導体記憶装置によれば、 上記メモリセルァレイを構成するメ モリセルとしてのメモリ素子に適切な負電圧でかつ十分な電流の供給が可能とな る。
また、 第 3の発明の半導体記憶装置は、 半導体層上にゲート絶縁膜を介して形 成されたゲート電極と、 上記ゲート電極下に配置されたチャネル領域と、 上記チ ャネル領域の両側に配置され、 上記チャネル領域と逆導電型を有する拡散領域と、 上記ゲート電極の両側に形成され、 電荷を保持する機能を有するメモリ機能体と からなるメモリ素子をメモリセルとして用いたメモリセルアレイを備え、 そのメ モリセルアレイに外部から供給される正極性の入力電圧が入力端子に印加され、 出力端子がメモリセルァレイの入力端子に接続された第 1のスィッチと、 上記正 極性の入力電圧が入力端子に印加された第 2のスィッチと、 その第 2のスィッチ の出力端子にポンプ入力端子が接続された第 1のチャージポンプと、 上記第 1の チャージポンプのポンプ出力端子に入力端子が接続され、 出力端子がメモリセル アレイの入力端子に接続された第 3のスィツチと、 上記正極性の入力電圧が第 1 の所定電圧以下か否かを判定する第 1の入力電圧判定回路と、 上記第 1の入力電 圧判定回路が上記正極性の入力電圧が第 1の所定電圧を超えたと判定すると、 第 1のスィツチをオンして第 2および第 3のスィツチをオフする一方、 上記第 1の 入力電圧判定回路が上記正極性の入力電圧が第 1の所定電圧以下であると判定す ると、 第 1のスィツチをオフして第 2および第 3のスィツチをオンする第 1の制 御回路とを備える。 さらに、 上記メモリセルアレイに外部から供給される負極性 の入力電圧が入力端子に印加され、 出力端子がメモリセルアレイの入力端子に接 続された第 4のスィツチと、 上記負極性の入力電圧が入力端子に印加された第 5 のスィッチと、 その第 5のスィッチの出力端子にポンプ入力端子が接続された第 2のチャージポンプと、 上記第 2のチャージポンプのポンプ出力端子に入力端子 が接続され、 出力端子がメモリセルアレイの入力端子に接続された第 6のスィッ チと、 上記負極性の入力電圧が第 2の所定電圧以上か否かを判定する第 2の入力 電圧判定回路と、 上記第 2の入力電圧判定回路が上記負極性の入力電圧が第 2の 所定電圧未満であると判定すると、 第 4のスィツチをオンして第 5および第 6の スィツチをオフする一方、 第 2の入力電圧判定回路が上記負極性の入力電圧が第 2の所定電圧以上であると判定すると、 第 4のスィツチをオフして第 5および第 6のスィッチをオンする第 2の制御回路とを備える。
上記構成の半導体記憶装置によれば、 上記第 1の発明の半導体記憶装置と同様 な回路構成により同様の作用，効果を有し、 メモリセルァレイに正電圧および負 電圧を供給する場合、 十分な電流供給が可能となる。
また、 一実施形態の半導体記憶装置は、 上記第 1，第 2および第 3のスィッチ 夫々は、 ソースが入力端子を形成する第 1の Pチャネル電界効果トランジスタと、 その第 1の Pチヤネル電界効果トランジスタのドレインにドレインが接続され、 ソースが出力端子を形成する第 2の Pチヤネル電界効果トランジスタと、 上記第 1の制御回路からの制御信号に応じて、 第 1の Pチャネル電界効果トランジスタ のゲートをソースまたは接地のいずれか一方に選択的に接続する第 1の電圧レべ ルシフタと、 上記第 1の制御回路からの制御信号に応じて、 第 2の Pチヤネノレ電 界効果トランジスタのゲートをソースまたは接地のいずれか一方に選択的に接続 する第 2の電圧レベルシフタとを有する。 また、 上記第 4 ,第 5および第 6のス ィツチ夫々は、 ソースが入力端子を形成する第 1の Nチャネル電界効果トランジ スタと、 その第 1の Nチヤネノレ電界効果トランジスタのドレインにドレインが接 続され、 ソースが出力端子を形成する第 2の Nチヤネノレ電界効果トランジスタと、 上記第 2の制御回路からの制御信号に応じて、 第 1の Nチャネル電界効果トラン ジスタのゲートをソースまたは接地のいずれか一方に選択的に接続する第 3の電 圧レべノレシフタと、 上記第 2の制御回路からの制御信号に応じて、 第 2の Nチヤ ネル電界効果トランジスタのゲートをソースまたは接地のいずれか一方に選択的 に接続する第 4の電圧レベルシフタとを有する。
上記実施形態の半導体記憶装置によれば、 上記第 1〜第 6のスィッチが、 小さ な回路面積で実現可能であり、 かつ、 正確な回路動作を行うことができる。
また、 一実施形態の半導体記憶装置は、 上記第 1の所定電圧が + 3 V〜+ 1 2 Vの範囲内の電圧であり、 上記第 2の所定電圧が一 3 V〜一 1 2 Vの範囲内の電 圧であることを特徴とする。
上記実施形態の半導体記憶装置によれば、 正負両方の電圧ともに適切な電圧で かつ十分な電流の供給が可能となる。
また、 第 4の発明の半導体記憶装置は、 メモリセルアレイと、 そのメモリセル アレイに外部から供給される負極性の入力電圧が入力端子に印加され、 出力端子 がメモリセルァレイの入力端子に接続された第 1のスィッチと、 上記負極性の入 力電圧が入力端子に印加された第 2のスィツチと、 その第 2のスィツチの出力端 子にポンプ入力端子が接続されたチャージポンプと、 上記チャージポンプのボン プ出力端子に入力端子が接続され、 出力端子がメモリセルアレイの入力端子に接 続された第 3のスィツチと、 上記入力電圧が所定電圧以上か否かを判定する入力 電圧判定回路と、 上記入力電圧判定回路の判定結果に基づいて、 第 1 ,第 2およ び第 3のスィッチをオンオフ制御する制御回路とを備える。 上記制御回路は、 入 力電圧判定回路が入力電圧が所定電圧未満であると判定すると、 第 1のスィツチ をオンして第 2および第 3のスィッチをオフする一方、 入力電圧判定回路が入力 電圧が所定電圧以上であると判定すると、 第 1のスィツチをオフして第 2および 第 3のスィツチをオンする。
上記構成の半導体記憶装置によれば、 上記入力電圧判定回路が上記負極性の入 力電圧が所定電圧未満であると判定すると、 上記制御回路が第 1のスィツチをォ ンして上記第 2および第 3のスィッチをオフすることによって、 負極性の入力電 圧を第 1のスィッチを介してメモリセルアレイに供給する。 一方、 上記入力電圧 判定回路が上記入力電圧が所定電圧以上であると判定すると、 上記制御回路が第 1のスィツチをオフして第 2および第 3のスィツチをオンすることによって、 上 記チャージポンプからの負電圧を第 3のスィツチを介してメモリセルァレイに供 給する。 したがって、 上記メモリセルアレイに負電圧を供給する場合、 メモリセ ルァレイに十分な電流供給ができ、 回路誤動作を防止できる半導体記憶装置を実 現できる。
また、 第 5の発明の半導体記憶装置は、 メモリセルアレイと、 そのメモリセノレ ァレイに外部から供給される正極性の入力電圧が入力端子に印加され、 出力端子 がメモリセルアレイの入力端子に接続された第 1のスィッチと、 上記正極性の入 力電圧が入力端子に印加された第 2のスィッチと、 その第 2のスィツチの出力端 子にポンプ入力端子が接続された第 1のチャージポンプと、 上記第 1のチャージ ポンプのポンプ出力端子に入力端子が接続され、 出力端子がメモリセルァレイの 入力端子に接続された第 3のスィツチと、 上記正極性の入力電圧が第 1の所定電 圧以下か否かを判定する第 1の入力電圧判定回路と、 上記第 1の入力電圧判定回 路が上記正極性の入力電圧が第 1の所定電圧を超えたと判定すると、 第 1のスィ ツチをオンして第 2および第 3のスィツチをオフする一方、 上記第 1の入力電圧 判定回路が上記正極性の入力電圧が第 1の所定電圧以下であると判定すると、 第 1のスィツチをオフして第 2および第 3のスィツチをオンする第 1の制御回路と を備える。 また、 上記メモリセルアレイに外部から供給される負極性の入力電圧 が入力端子に印加され、 出力端子がメモリセルァレイの入力端子に接続された第 4のスィツチと、 上記負極性の入力電圧が入力端子に印加された第 5のスィツチ と、 第 5のスィツチの出力端子にポンプ入力端子が接続された第 2のチャージポ ンプと、 第 2のチャージポンプのポンプ出力端子に入力端子が接続され、 出力端 子がメモリセルァレイの入力端子に接続された第 6のスィッチと、 上記負極性の 入力電圧が第 2の所定電圧以上か否かを判定する第 2の入力電圧判定回路と、 上 記第 2の入力電圧判定回路が上記負極性の入力電圧が第 2の所定電圧未満である と判定すると、 第 4のスィツチをオンして第 5および第 6のスィツチをオフする 一方、 上記第 2の入力電圧判定回路が上記負極性の入力電圧が第 2の所定電圧以 上であると判定すると、 第 4のスィツチをオフして第 5および第 6のスィツチを オンする第 2の制御回路とを備える。
上記構成の半導体記憶装置によれば、 上記第 1の入力電圧判定回路が上記正極 性の入力電圧が第 1の所定電圧を越えたと判定すると、 上記第 1の制御回路が第 1 のスィッチをオンして第 2および第 3のスィッチをオフすることによって、 正極 性の入力電圧を第 1のスィッチを介してメモリセルアレイに供給する。 一方、 上 記第 1の入力電圧判定回路が上記正極性の入力電圧が第 1の所定電圧以下であると 判定すると、 上記第 1の制御回路が第 1のスィツチをオフして第 2および第 3の スィツチをオンすることによって、 第 1のチャージポンプからの正電圧を第 3の スィッチを介してメモリセルアレイに供給する。 また、 上記第 2の入力電圧判定 回路が上記負極性の入力電圧が第 2の所定電圧未満であると判定すると、 上記第 2の制御回路が第 4のスィツチをオンして第 5および第 6のスィツチをオフする ことによって、 負極性の入力電圧を第 4のスィツチを介してメモリセルアレイに 供給する。 一方、 上記第 2の入力電圧判定回路が上記負極性の入力電圧が第 2の 所定電圧以上であると判定すると、 上記第 2の制御回路が第 4のスィッチをオフ して第 5および第 6のスィツチをオンすることによって、 上記第 2のチャージポ ンプからの負電圧を第 6のスィツチを介してメモリセルアレイに供給する。 した がって、 上記メモリセルアレイに正電圧および負電圧を供給する場合、 メモリセ ルァレイに十分な電流供給ができ、 回路誤動作を防止できる半導体記憶装置を実 現できる。
第 6の発明の半導体記憶装置は、 上記第 1〜第 3の発明のうちのいずれか 1つ の半導体記憶装置であって、 上記メモリ素子の有するメモリ機能体の少なくとも 一部が拡散領域の一部にオーバーラップしている。
また、 第 7の発明の半導体記憶装置は、 上記第 1〜第 3の発明のうちのいずれ か 1つの半導体記憶装置であって、 上記メモリ素子のグート絶縁膜の表面と略並 行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層と を隔てる絶縁膜を有し、 絶縁膜膜厚が、 ゲート絶縁膜の膜厚より薄く、 かつ 0 . 8 n m以上である。
第 6及び第 7の発明の半導体記憶装置によれば、 上記メモリ素子の書込み動作 及び消去動作の電圧を低下させることによって、 従来のように、 高電圧に対応す るためにゲート絶縁膜の膜厚を厚くする必要がない。 そのため、 上記メモリ素子 や上記メモリ素子を動作させるための回路を構成するトランジスタにおける短チ ヤンネル効果が軽減される。 その結果、 上記メモリ素子および上記メモリ素子を 動作させるための回路を構成するトランジスタについて、 従来よりもチャンネル 長を短くすることができる。
また、 チャージポンプ装置に含まれるキャパシタの面積を小さくすることがで さる。
このため、 上記半導体記憶装置の回路面積を大幅に削減することが可能となる。 また、 第 8の発明の携帯電子機器は、 上記第 1〜第 3の発明のうちのいずれか
1つの半導体記憶装置を備えたことを特徴とする。
上記構成の携帯電子機器によれば、 1 トランジスタ当り 2ビットの記憶が可能 で、 かつ、 微細化が容易な半導体記憶装置を備えており、 メモリ素子をメモリセ ルとして用いたメモリセルアレイへの書き込み動作，消去動作のとき、 十分な電 流を有する適切な電圧を供給することが可能である。 したがって、 誤動作なく携 帯電子機器の信頼性を向上できると共に、 小型化により製造コストを削減するこ とが可能になる。 図面の簡単な説明 図 1は本発明の第 1実施形態の半導体記憶装置におけるメモリ素子の要部の概 略断面図である。
図 2 A, Bは上記第 1実施形態の半導体記憶装置におけるメモリ素子の変形例 の要部の概略断面図である。
図 3は上記第 1実施形態の半導体記憶装置におけるメモリ素子の書込み動作を 説明するための図である。
図 4は上記第 1実施形態の半導体記憶装置におけるメモリ素子の書込み動作を 説明するための図である。
図 5は上記第 1実施形態の半導体記憶装置におけるメモリ素子の消去動作を説 明するための図である。
図 6は上記第 1実施形態の半導体記憶装置におけるメモリ素子の消去動作を説 明するための図である。
図 7は上記第 1実施形態の半導体記憶装置におけるメモリ素子の読み出し動作 を説明する図である。
図 8は本発明の第 2実施形態の半導体記憶装置におけるメモリ素子の要部の概 略断面図である。
図 9は上記第 2実施形態の半導体記憶装置の要部の拡大概略断面図である。 図 1 0は上記第 2実施形態の半導体記憶装置の変形例の要部の拡大概略断面図 である。
図 1 1は上記第 2実施形態の半導体記憶装置におけるメモリ素子の電気特性を 示すグラフである。
図 1 2は上記第 2実施形態の半導体記憶装置におけるメモリ素子の変形例の要 部の概略断面図である。
図 1 3は本発明の第 3実施形態の半導体記憶装置におけるメモリ素子の要部の 概略断面図である。
図 1 4は本発明の第 4実施形態の半導体記憶装置におけるメモリ素子の要部の 概略断面図である。
図 1 5は本発明の第 5実施形態の半導体記憶装置におけるメモリ素子の要部の 概略断面図である。 図 1 6は本発明の第 6実施形態の半導体記憶装置におけるメモリ素子の要部の 概略断面図である。
図 1 7は本発明の第 7実施形態の半導体記憶装置におけるメモリ素子の要部の 概略断面図である。
図 1 8は本発明の第 8実施形態の半導体記憶装置におけるメモリ素子の要部の 概略断面図である。
図 1 9は本発明の第 9実施形態の半導体記憶装置におけるメモリ素子の電気特 性を示すグラフである。
図 2 0は本発明の第 1 0実施形態の半導体記憶装置のプロック図である。 図 2 1は上記半導体記憶装置に用いられる第 1 ,第 2および第 3のスィッチの 回路図である。
図 2 2は上記半導体記憶装置に用いられるチャージポンプの回路図である。 図 2 3は上記半導体記憶装置に用いられる電圧極性反転回路の回路図である。 図 2 4は上記半導体記憶装置の制御回路の動作を説明するためのフローチヤ一 トである。
図 2 5は本発明の第 1 1実施形態の半導体記憶装置のプロック図である。 図 2 6は本発明の第 1 2実施形態の半導体記憶装置を組み込んだ液晶表示装置 の概略構成図である。
図 2 7は本発明の第 1 3実施形態の携帯電子機器の一例としての携帯電話のブ ロック図である。
図 2 8は従来のフラッシュメモリの要部の概略断面図である。
図 2 9は従来のフラッシュメモリの電気特性を示すグラフである。 発明を実施するための最良の形態
まず、 本発明の半導体記憶装置に用いる不揮発性のメモリ素子について、 その 概略を説明する。
上記メモリ素子は、 主として、 半導体層と、 ゲート絶縁膜と、 ゲート電極と、 チヤネノ^ S域と、 拡散領域と、 メモリ機能体とから構成される。 ここで、 上記チ ャネノ W頁域とは、 通常、 半導体層と同じ導電型の領域であって、 ゲート電極直下 の領域を意味し、 拡散領域は、 チヤネノ^域と逆導電型の領域を意味する。 具体的には、 本発明のメモリ素子は、 拡散領域である 1つの第 1導電型の領域 と、 チャネル領域である第 2導電型の領域と、 第 1及び第 2導電型の領域の境界 を跨って配置された 1つのメモリ機能体と、 ゲート絶縁膜を介して設けられた電 極とから構成されていてもよいが、 ゲート絶縁膜上に形成されたゲート電極と、 ゲート電極の両側に形成された 2つのメモリ機能体と、 メモリ機能体のグート電 極と反対側のそれぞれに配置される 2つの拡散領域と、 グート電極下に配置され たチヤネノ 域とから構成されることが適当である。
本発明の半導体装置は、 半導体層として半導体基板の上、 好ましくは半導体基 板内に形成された第 1導電型のゥエル領域の上に形成されることが好ましい。 半導体基板としては、 半導体装置に使用されるものであれば特に限定されるも のではなく、 例えば、 シリコン、 ゲルマニウム等の元素半導体、 シリコンゲルマ 二ゥム、 GaA s、 I nG aA s、 Z n S e、 G a N等の化合物半導体によるバ ルク基板が挙げられる。 また、 表面に半導体層を有するものとして、 SO I (Silicon on Insulator) 基板、 S O S (Silicon on Sapphire)基板又は多層 S
O I基板等の種々の基板、 ガラスやプラスチック基板上に半導体層を有するもの を用いてもよい。 なかでもシリコン基板又は表面にシリコン層が形成された SO I基板等が好ましい。 半導体基板又は半導体層は、 内部を流れる電流量に多少が 生ずるが、 単結晶 （例えば、 ェピタキシャル成長による） 、 多結晶又はァモルフ ァスのいずれであってもよレ、。
この半導体層上には、 素子分離領域が形成されていることが好ましく、 さらに トランジスタ、 キャパシタ、 抵抗等の素子、 これらによる回路、 半導体装置や層 間絶縁膜が組み合わせられて、 シングル又はマルチレイヤー構造で形成されてい てもよい。 なお、 素子分離領域は、 LOCOS (Local Oxidation of Silicon) 膜、 トレンチ酸化膜、 ST I (Shallow Trench Isolation) 膜等種々の素子分離 膜により形成することができる。 半導体層は、 P型又は N型の導電型を有してい てもよく、 半導体層には、 少なくとも 1つの第 1導電型 （P型又はN型） のゥヱ ノレ領域が形成されていることが好ましレ、。 半導体層及びウエノ^域の不純物濃度 は、 当該分野で公知の範囲のものが使用できる。 なお、 半導体層として SO I基 板を用いる場合には、 表面半導体層には、 ウエノ^域が形成されていてもよいが、 チヤネノ^ S城下にボディ領域を有していてもよい。
ゲート絶縁膜は、 通常、 半導体装置に使用されるものであれば特に限定される ものではなく、 例えば、 シリコン酸化膜、 シリコン窒化膜等の絶縁膜；酸化アル ミニゥム膜、 酸化チタニウム膜、 酸ィヒタンタノレ膜、 酸化ハフニウム膜などの高誘 電体膜の単層膜又は積層膜を使用することができる。 なかでも、 シリコン酸化膜 が好ましい。 ゲート絶縁膜は、 例えば、 l〜2 0 n m程度、 好ましく l〜6 n m 程度の膜厚とすることが適当である。 ゲート絶縁膜は、 ゲート電極直下にのみ形 成されていてもよいし、 ゲート電極よりも大きく （幅広で） 形成されていてもよ い。
ゲート電極は、 ゲート絶縁膜上に、 通常半導体装置に使用されるような形状又 は下端部に凹部を有した形状で形成されている。 なお、 ゲート電極は、 単層又は 多層の導電膜によって分離されることなく、 一体形状として形成されていること が好ましいが、 単層又は多層の導電膜によって、 分離した状態で配置していても よい。 また、 ゲート電極は、 側壁に側壁絶縁膜を有していてもよい。 ゲート電極 は、 通常、 半導体装置に使用されるものであれば特に限定されるものではなく、 導電膜、 例えば、 ポリシリコン：銅、 アルミニウム等の金属：タングステン、 チ タン、 タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層 膜等が挙げられる。 ゲート電極の膜厚は、 例えば 5 0〜4 0 0 n m程度の膜厚で 形成することが適当である。 なお、 ゲート電極の下にはチャネル領域が形成され ている。
なお、 ゲート電極は、 後述するメモリ機能体の側壁のみに形成されるか、 ある いはメモリ機能体の上部を覆わないことが好ましい。 このような配置により、 コ ンタクトプラグをよりグート電極と接近して配置することができるので、 メモリ 素子の微細化が容易となる。 また、 このような単純な配置を有するメモリ素子は 製造が容易であり、 歩留まりを向上することができる。
メモリ機能体は、 少なくとも電荷を保持する機能 （以下 「電荷保持機能」 と記 す） を有する。 言換えると、 電荷を蓄え、 保持する力 \ 電荷をトラップする力、、 電荷分極状態を保持する機能を有する。 この機能は、 例えば、 電荷保持機能を有 する膜又は領域をメモリ機能体が含むことにより発揮される。 この機能を果たす ものとしては、 シリコン窒化物；シリコン； リン、 ボロン等の不純物を含むシリ ケートガラス ； シリコンカーバイド；アルミナ；ハフニウムォキサイ ド、 ジルコ ニゥムォキサイド、 タンタルォキサイド等の高誘電体；酸化亜口、；強誘電体；金 属等が挙げられる。 したがって、 メモリ機能体は、 例えば、 シリコン窒化膜を含 む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体 ドットを 1つ以上含む絶縁膜；電界により内部電荷が分極し、 その状態が保持さ れる強誘電体膜を含む絶縁膜等の単層又は積層構造によつて形成することができ る。 なかでも、 シリコン窒化膜は、 電荷をトラップする準位が多数存在するため 大きなヒステリシス特性を得ることができ、 また、 電荷保持時間が長く、 リーク パスの発生による電荷漏れの問題が生じないため保持特性が良好であり、 さらに、
L S Iプロセスではごく標準的に用いられる材料であるため、 好ましい。
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機 能体として用いることにより、 記憶保持に関する信頼性を高めることができる。 シリコン窒化膜は絶縁体であるから、 その一部に電荷のリークが生じた場合でも、 直ちにシリコン窒化膜全体の電荷が失われることがないからである。 また、 複数 のメモリ素子を配列する場合、 メモリ素子間の距離が縮まつて隣接するメモリ機 能体が接触しても、 メモリ機能体が導電体からなる場合のように夫々のメモリ機 能体に記憶された情報が失われることがない。 さらに、 コンタク トプラグをより メモリ機能体と接近して配置することができ、 場合によってはメモリ機能体と重 なるように配置することができるので、 メモリ素子の微細化が容易となる。
なお、 記憶保持に関する信頼性を高めるためには、 電荷保持機能を有する膜は、 必ずしも膜状である必要はなく、 電荷保持機能を有する膜が絶縁膜中に離散的に 存在することが好ましい。 具体的には、 電荷を保持しにくい材料、 例えば、 シリ コン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好まし レ、。
電荷保持膜として導電膜又は半導体層を用いる場合には、 電荷保持膜が半導体 層 （半導体基板、 ゥュル領域、 ボディ領域又はソースノドレイン領域もしくは拡 散領域） 又はゲート電極と直接接触しないように、 絶縁膜を介して配置させるこ とが好ましい。 例えば、 導電膜と絶縁膜との積層構造、 絶縁膜内に導電膜をドッ ト状等に分散させた構造、 グートの側壁に形成された側壁絶縁膜内の一部に配置 した構造等が挙げられる。
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることによ り、 導電体又は半導体中への電荷の注入量を自由に制御でき、 多値化しやすいた め、 好ましい。
さらに、 導電体又は半導体ドットを 1つ以上含む絶縁膜をメモリ機能体として 用いることにより、 電荷の直接トンネリングによる書込み ·消去が行ないやすく なり、 低消費電力化することができ、 好ましい。
また、 メモリ機能体として、 電界により分極方向が変化する P Z T (チタン酸 ジルコン^ | )、 P L Z T (ランタン · ドープジルコン酸チタン^^)等の強誘電 体膜を用いてもよい。 この場合、 分極により強誘電体膜の表面に実質的に電荷が 発生し、 その状態で保持される。 従って、 メモリ機能を有する膜外から電荷を供 給され、 電荷をトラップする膜と同様なヒステリシス特性を得ることができ、 か つ、 強誘電体膜の電荷保持は、 fl莫外からの電荷注入の必要がなく、 膜内の電荷の 分極のみによってヒステリシス特性を得ることができるため、 高速に書込み -消 去ができ、 好ましい。
なお、 メモリ機能体を構成する絶縁膜としては、 電荷を逃げにくくする領域又 は電荷を逃げにくくする機能を有する膜であることが適当であり、 この電荷を逃 げにくくする機能を果たすものとしては、 シリコン酸化膜等が挙げられる。
メモリ機能体に含まれる電荷保持膜は、 直接又は絶縁膜を介してグート電極の 両側に配置しており、 また、 直接、 ゲート絶縁膜を介して半導体層 （半導体基板、 ゥェル領域、 ボディ領域又はソースノドレイン領域もしくは拡散領域） 上に配置 している。 ゲート電極の両側の電荷保持膜は、 直接又は絶縁膜を介してゲート電 極の側壁の全て又は一部を覆うように形成されていることが好ましい。 応用例と しては、 ゲート電極が下端部に凹部を有する場合には、 直接又は絶縁膜を介して 凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
拡散領域は、 ソース/ドレイン領域として機能させることができ、 半導体層又 はゥエノ^域と逆導電型を有する。 拡散領域と半導体層又はゥェ Λ^Μ域との接合 は、 不純物濃度が急峻であることが好ましい。 ホットエレク トロンやホットホー ルが低電圧で効率良く発生し、 より低電圧で高速な動作が可能となるからである。 拡散領域の接合深さは、 特に限定されるものではなく、 得ようとする半導体記憶 装置の性能等に応じて、 適宜調整することができる。 なお、 半導体基板として S O I基板を用いる場合には、 拡散領域は、 表面半導体層の膜厚よりも小さな接合 深さを有していてもよいが、 表面半導体層の膜厚とほぼ同程度の接合深さを有し ていることが好ましい。
拡散領域は、 ゲート電極端とオーバーラップするように配置していてもよいし、 グート電極端と一致するように配置してもよいし、 グート電極端に対してオフセ ットされて配置されていてもよレ、。 特に、 オフセットされている場合には、 ゲー ト電極に電圧を印加したとき、 電荷保持膜下のオフセット領域の反転しやすさが、 メモリ機能体に蓄積された電荷量によって大きく変化し、 メモリ効果が増大する とともに、 短チャネル効果の低減をもたらすため、 好ましい。 ただし、 あまりォ フセットしすぎると、 拡散領域 （ソース/ドレイン） 間の駆動電流が著しく小さ くなるため、 グート長方向に対して平行方向の電荷保持膜の厚さよりもオフセッ ト量、 つまり、 グート長方向における一方のグート電極端から近い方の拡散領域 までの距離は短い方が好ましい。 特に重要なことは、 メモリ機能体中の電荷保持 機能を有する膜又は領域の少なくとも一部が、 拡散領域の一部とオーバーラップ していることである。 本発明の半導体記憶装置を構成するメモリ素子の本質は、 メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、 メモリ機能体を横切る電界によって記憶を書き換えることであるためである。 拡散領域は、 その一部が、 チャネル領域表面、 つまり、 ゲート絶縁膜下面より も高い位置に延設されていてもよい。 この場合には、 半導体基板内に形成された 拡散領域上に、 この拡散領域と一体化した導電膜が積層されて構成されているこ とが適当である。 導電膜としては、 例えば、 ポリシリコン、 アモルファスシリコ ン等の半導体、 シリサイド、 上述した金属、 高融点金属等が挙げられる。 なかで も、 ポリシリコンが好ましい。 ポリシリコンは、 不純物拡散速度が半導体層に比 ベて非常に大きいために、 半導体層内における拡散領域の接合深さを浅くするの が容易で、 短チャネル効果の抑制がしゃすいためである。 なお、 この場合には、 この拡散領域の一部は、 ゲート電極とともに、 メモリ機能体の少なくとも一部を 挟持するように配置することが好ましい。
本発明のメモリ素子は、 通常の半導体プロセスによって、 例えば、 ゲート電極 の側壁に単層又は積層構造のサイドウオールスぺーサを形成する方法と同様の方 法によって形成することができる。 具体的には、 ゲート電極を形成した後、 電荷 保持機能を有する膜 （以下 「電荷保持膜」 と記す） 、 電荷保持膜 Z絶縁膜、 絶縁 膜/電荷保持膜、 絶縁膜/電荷保持膜 Z絶縁膜等の電荷保持膜を含む単層膜又は 積層膜を形成し、 適当な条件下でエッチバックしてこれらの膜をサイドウォーノレ スぺーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、 適当な条件下でエッチ バックしてサイドウォールスぺーサ状に残し、 さらに電荷保持膜又は絶縁膜を形 成し、 同様にエッチバックしてサイドウォールスぺーサ状に残す方法；粒子状の 電荷保持材料を分散させた絶縁膜材料を、 グート電極を含む半導体層上に塗布ま たは堆積し、 適当な条件下でエッチバックして、 絶縁膜材料をサイドウォールス ぺーサ形状に残す方法；グート電極を形成した後、 前記単層膜又は積層膜を形成 し、 マスクを用いてパターユングする方法等が挙げられる。 また、 ゲート電極を 形成する前に、 電荷保持膜、 電荷保持膜 Z絶縁膜、 絶縁膜 Z電荷保持膜、 絶縁膜 Z電荷保持膜 絶縁膜等を形成し、 これらの膜のチヤネノ^域となる領域に開口 を形成し、 その上全面にゲート電極材料膜を形成し、 このゲート電極材料膜を、 開口を含み、 開口よりも大きな形状でパターニングする方法等が挙げられる。 このメモリ素子の形成方法の一例を説明する。
まず、 公知の手順で、 半導体基板上にゲート絶縁膜及びゲート電極を形成する。 続いて、 上記半導体基板上全面に、 膜厚 0 . 8 ~ 2 0 n m、 より好ましくは膜厚 3〜1 0 n mのシリコン酸化膜を、 熱酸化法により形成し、 又は C V D
(Chemical Vapor Deposition) 法により堆積する。 次に、 上記シリコン酸化膜 上全面に、 膜厚 2〜1 5 n m、 より好ましくは 3〜 1 0 n mのシリコン窒化膜を
C V D法により堆積する。 更に、 上記シリコン窒化膜上全面に、 2 0〜7 0 n m のシリコン酸化膜を C V D法により堆積する。
続いて、 異方性エッチングによりシリコン酸化膜 Zシリコン窒化膜/シリコン 酸化膜をエッチングバックすることにより、 記憶に最適なメモリ機能体を、 ゲー ト電極の側壁にサイドウォ一ルスぺーサ状に形成する。
その後、 上記ゲート電極及びサイドウォールスぺーサ状のメモリ機能体をマス クとしてイオン注入することにより、 拡散層領域 （ソース/ドレイン領域） を形 成する。 その後、 公知の手順でシリサイド工程や上部配線工程を行なえばよい。 本発明のメモリ素子を配列してメモリセルアレイを構成した場合、 メモリ素子 の最良の形態は、 例えば、
(1) 複数のメモリ素子のグート電極が一体となってヮード線の機能を有する、
(2) 上記ヮード線の両側にはメモリ機能体が形成されている、
(3) メモリ機能体内で電荷を保持するのは絶縁体、 特にシリコン窒化膜であ る、
(4) メモリ機能体は ONO (Oxide Nitride Oxide) 膜で構成されており、 シリコン窒化莫はゲ一ト絶縁膜の表面と略平行な表面を有している、
(5) メモリ機能体中のシリコン窒化膜はヮ一ド線及びチャネノ^域とシリコ ン酸化膜で隔てられている、
(6) メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしてい る、
(7) ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル 領域又は半導体層とを隔てる絶縁膜の厚さと、 ゲート絶縁膜の厚さが異なる、
(8) 1個のメモリ素子の書込み及び消去動作は単一のヮ一ド線により行なう、 (9) メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極
(ワード線） がない、
(10) メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反 対導電型の不純物濃度が濃い領域を有する、
という要件の全てを満たすものである。 ただし、 これらの要件の 1つでも満たす ものであればよレ、。
上述した要件の特に好ましい組み合わせは、 例えば、 （3) メモリ機能体内で 電荷を保持するのが絶縁体、 特にシリコン窒化膜であり、 （6) メモリ機能体内 の絶縁膜 （シリコン窒化膜） と拡散領域とがオーバーラップしており、 （9) メ モリ機能体の上には書込み及び消去動作を補助する機能を有する電極 （ヮード 線） がない場合である。
要件 （3 ) 及び要件 （9 ) を満たす場合には、 以下のように、 非常に有用であ る。 まず、 ビット線コンタクトをワード線側壁のメモリ機能体と、 より接近して 配置することができ、 又はメモリ素子間の距離が接近しても、 複数のメモリ機能 体が干渉せず、 記憶情報を保持できる。 したがって、 メモリ素子の微細化が容易 となる。 なお、 メモリ機能体内の電荷保持領域が導電体の場合、 容量カップリン グによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、 記憶情報 を保持できなくなる。
また、 メモリ機能体内の電荷保持領域が絶縁体 （例えば、 シリコン窒化膜） で ある場合、 メモリセル毎にメモリ機能体を独立させる必要がなくなる。 例えば、 複数のメモリセルで共有される 1本のヮード線の両側に形成されたメモリ機能体 は、 メモリセル毎に分離する必要が無く、 1本のヮード線の両側に形成されたメ モリ機能体を、 ヮード線を共有する複数のメモリセルで共有することが可能とな る。 そのため、 メモリ機能体を分離するフォト、 エッチング工程が不要となり、 製造工程が簡略化される。 さらに、 フォトリソグラフイエ程の位置合わせマージ ン、 エッチングの膜減りマージンが不要となるため、 メモリセル間のマージンを 縮小できる。 したがって、 メモリ機能体内の電荷保持領域が導電体 （例えば、 多 結晶シリコン膜） である場合と比較して、 同じ微細加工レベルで形成しても、 メ モリセル占有面積を微細化することができる。 なお、 メモリ機能体内の電荷保持 領域が導電体である場合、 メモリ機能体をメモリセル毎に分離するフォ ト、 エツ チング工程が必要となり、 フォトの位置合わせマージン、 エッチングの膜減りマ 一ジンが必要となる。
さらに、 メモリ機能体の上には書込み及び消去動作を補助する機能を有する電 極がなく素子構造が単純であるから工程数が減少し、 歩留まりを向上させること ができる。 したがって、 論理回路やアナログ回路を構成するトランジスタとの混 載を容易にすることができるとともに、 安価な半導体記憶装置を得ることができ る。
また、 要件 （3 ) 及び （9 ) を満たす場合であって、 さらに要件 （6 ) を満た す場合には、 より有用である。 つまり、 メモリ機能体内の電荷保持領域と拡散領 域とをオーバーラップさせることにより、 非常に低電圧で書込み、 消去が可能と なる。 具体的には、 5 V以下という低電圧により、 書込み及び消去動作を行なう ことができる。 この作用は、 回路設計上においても非常に大きな効果である。 フ ラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、 莫大な占 有面積が必要となるチャージボンピング回路を省略又は規模を小さくすることが 可能となる。 特に、 小規模容量のメモリを調整用としてロジック L S Iに内蔵す る場合、 メモリ部の占有面積はメモリセルよりも、 メモリセルを駆動する周辺回 路の占有面積が支配的となるため、 メモリセル用電圧昇圧回路を省略又は規模を 小さくすることは、 チップサイズを縮小させるためには最も効果的となる。
一方、 要件 （3 ) を満たさない場合、 つまり、 メモリ機能体内で電荷を保持す るのが導電体である場合は、 要件 （6 ) を満たさない、 つまり、 メモリ機能体内 の導電体と拡散領域がオーバーラップしていない場合でも、 書込み動作を行なう ことができる。 これは、 メモリ機能体内の導電体がゲート電極との容量カツプリ ングにより書込み補助を行なうからである。
また、 要件 （9 ) を満たさない場合、 つまり、 メモリ機能体の上に書込み及び 消去動作を補助する機能を有する電極がある場合は、 要件 （6 ) を満たさない、 つまり、 メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合 でも、 書込み動作を行なうことができる。
本発明の半導体記憶装置においては、 メモリ素子は、 その一方又は両方に、 ト ランジスタが直列に接続していてもよいし、 ロジックトランジスタと、 同一のチ ップ上に混載されていてもよい。 このような場合には、 本発明の半導体装置、 特 にメモリ素子を、 トランジスタ及びロジック トランジスタなどの通常の標準トラ ンジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、 同時に形成することができる。 したがって、 メモリ素子と トランジスタ又はロジ ック トランジスタとを混載するプロセスは非常に簡便なものとなり、 安価な混載 装置を得ることができる。
本発明の半導体記憶装置は、 メモリ素子が、 1つのメモリ機能体に 2値又はそ れ以上の情報を記憶させることができ、 これにより、 4値又はそれ以上の情報を 記憶するメモリ素子として機能させることができる。 なお、 メモリ素子は、 2値 の情報を記憶させるのみでもよい。 また、 メモリ素子を、 メモリ機能体による可 変抵抗効果により、 選択トランジスタとメモリ トランジスタとの機能を兼ね備え たメモリセルとしても機能させることができる。
本発明の半導体記憶装置は、 論理素子又は論理回路等と組み合わせることによ り、 パーソナルコンピュータ、 ノート、 ラップトップ、 パーソナル.アシスタン ト 発信機、 ミニコンピュータ、 ワークステーション、 メインフレーム、 マルチ プロセッサー · コンピュータ又は他のすべての型のコンピュータシステム等のデ ータ処理システム ； C P U、 メモリ、 データ記憶装置等のデータ処理システムを 構成する電子部品；電話、 P H S (Personal Handiphone System:パーソナノレ ' ハンディホン ' システム） 、 モデム、 ルータ等の通信機器；ディスプレイパネノレ、 プロジェクタ等の画像表示機器；プリンタ、 スキャナ、 複写機等の事務機器； ビ デォカメラ、 デジタルカメラ等の撮像機器；ゲーム機、 音楽プレーヤ等の娯楽機 器；携帯情報端末、 時計、 電子辞書等の情報機器；カーナビゲーションシステム、 カーオーディオ等の車載機器；動画、 静止画、 音楽等の情報を記録、 再生するた めの AV (Audio Visiial)機器；洗濯機、 電子レンジ、 冷蔵庫、 炊飯器、 食器洗い 機、 掃除機、 エアコン等の電化製品；マッサージ器、 体重計、 血圧計等の健康管 理機器； I Cカード、 メモリカード等の携帯型記憶装置等の電子機器への幅広い 応用が可能である。 特に、 携帯電話、 携帯情報端末、 I Cカード、 メモリカード、 携帯型コンピュータ、 携帯型ゲーム機、 デジタルカメラ、 ポータブル動画プレー ャ、 ポータブ 音楽プレーヤ、 電子辞書、 時計等の携帯電子機器への応用が有効 である。 なお、 本発明の半導体記憶装置は、 電子機器の制御回路又はデータ記憶 回路の少なくとも一部として内蔵される力 \ あるいは必要に応じて着脱可能に組 み込んでもよい。
以下に、 本発明の半導体記憶装置および携帯電子機器の実施の形態を図面に基 づいて詳細に説明する。
(第 1実施形態）
この実施の形態の半導体記憶装置は、 図 1に示すような、 不揮発性メモリ素子 の一例としてのメモリ素子 1 0 0 1を備える。
メモリ素子 1 0 0 1は、 半導体基板 1 1 0 1表面に形成された Ρ型ウエノ 域 1 1 02上にゲート絶縁膜 1 103を介してゲート電極 1 104が形成されてい る。 グート電極 1 104の上面及び側面には、 電荷を保持するトラップ準位を有 し、 電荷保持膜となるシリコン窒化膜 1 10 9が配置されており、 シリコン窒化 膜 1 109のなかでゲート電極 1 104の両側壁部分が、 それぞれ実際に電荷を 保持するメモリ機能体 1 105 a、 1 1 05 bとなっている。 ここで、 メモリ機 能体とは、 メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が 蓄積される部分を指す。 ゲート電極 1 104の両側であって P型ゥエル領域 1 1 02内に、 それぞれソース領域又はドレイン領域として機能する N型の拡散領域 1 1 07 a、 1 107 bが形成されている。 拡散領域 1 107 a、 1 1 07 bは、 オフセット構造を有している。 すなわち、 拡散領域 1 107 a, 1 10 7 bはゲ 一ト電極下の領域 1 1 2 1には達しておらず、 電荷保持膜（シリコン窒化膜 1 1 09)下のオフセット領域 1 1 20がチヤネノレ領域の一部を構成している。
なお、 実質的に電荷を保持するメモリ機能体 1 1 05 a、 1 1 05 bは、 ゲー ト電極 1 104の両側壁部分である。 したがって、 この部分に対応する領域にの みに、 シリコン窒化膜 1 109が形成されていればよい （図 2A参照） 。 また、 メモリ機能体 1 105 a、 1 1 05 bは、 ナノメートルサイズの導電体又は半導 体からなる微粒子 1 1 1 2が絶縁膜 1 1 1 1中に散点状に分布する構造を有して いてもよい （図 2B参照） 。 このとき、 微粒子 1 1 1 2が 1 nm未満であると、 量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、 1 0 nmを超えると室温では顕著な量子効果が現れなくなる。 したがって、 微粒子 1
1 1 2の直径は 1 nm〜l 0 nmの範囲にあることが好ましい。 さらに、 電荷保 持膜となるシリコン窒化膜 1 1 09は、 グート電極の側面においてサイドウォー ルスぺーサ状に形成されていてもよい （図 3参照） 。
メモリ素子の書込み動作原理を、 図 3及び図 4を用いて説明する。 なお、 ここ ではメモリ機能体 1 1 3 1 a、 1 1 3 1 b全体が電荷を保持する機能を有する場 合について説明する。 また、 書込みとは、 メモリ素子が Nチャネル型である場合 にはメモリ機能体 1 1 3 1 a、 1 1 3 1 bに電子を注入することを指す。 以後、 メモリ素子は Nチヤネノレ型であるとして説明する。
第 2のメモリ機能体 1 1 3 1 bに電子を注入する （書込む） ためには、 図 3に 示すように、 N型の第 1の拡散領域 1 1 0 7 aをソース電極に、 N型の第 2の拡 散領域 1 1 0 7 bをドレイン電極とする。 例えば、 第 1の拡散領域 1 1 0 7 a及 び P型ゥエル領域 1 1 0 2に 0 V、 第 2の拡散領域 1 1 0 7 bに + 5 V、 ザ一ト 電極 1 1 0 4に + 5 Vを印加する。 このような電圧条件によれば、 反転層 1 2 2 6力 第 1の拡散領域 1 1 0 7 a (ソース電極） カ ら伸びるが、 第 2の拡散領域
1 1 0 7 b (ドレイン電極） に達することなく、 ピンチオフ点が発生する。 電子 は、 ピンチオフ点から第 2の拡散領域 1 1 0 7 b (ドレイン電極） まで高電界に より加速され、 いわゆるホットエレク トロン （高エネルギーの伝導電子） となる。 このホットエレクトロンが第 2のメモリ機能体 1 1 3 1 bに注入されることによ り書込みが行なわれる。 なお、 第 1のメモリ機能体 1 1 3 1 a近傍では、 ホット エレクトロンが発生しないため、 書込みは行なわれない。
一方、 第 1のメモリ機能体 1 1 3 1 aに電子を注入する （書込む） ためには、 図 4に示すように、 第 2の拡散領域 1 1 0 7 bをソース電極に、 第 1の拡散領域 1 1 0 7 aをドレイン電極とする。 例えば、 第 2の拡散領域 1 1 0 7 b及び P型 ゥエル領域 1 1 0 2に 0 V、 第 1の拡散領域 1 1 0 7 aに + 5 V、 ゲート電極 1 1 0 4に + 5 Vを印加する。 このように、 第 2のメモリ機能体 1 1 3 1 bに電子 を注入する場合とは、 ソース/ドレイン領域を入れ替えることにより、 第 1のメ モリ機能体 1 1 3 1 aに電子を注入して、 書込みを行なうことができる。
次に、 メモリ素子の消去動作原理を図 5及び図 6を用いて説明する。
第 1のメモリ機能体 1 1 3 1 aに記憶された情報を消去する第 1の方法では、 図 5に示すように、 第 1の拡散領域 1 1 0 7 aに正電圧 （例えば、 + 5 V) 、 P 型ゥエル領域 1 1 0 2に 0 Vを印加して、 第 1の拡散領域 1 1 0 7 aと P型ゥェ ノ W貝域 1 1 0 2との P N接合に逆方向バイアスをかけ、 さらにゲート電極 1 1 0 4に負電圧 （例えば、 一 5 V) を印加する。 このとき、 P N接合のうちゲート電 極 1 1 0 4付近では、 負電圧が印加されたゲ一ト電極の影響により、 特にポテン シャルの勾配が急になる。 そのため、 バンド間トンネルにより P N接合の P型ゥ エル領域 1 1 0 2側にホットホール （高エネルギーの正孔） が発生する。 このホ ットホールが負の電位をもつゲート電極 1 1 0 4方向に引きこまれ、 その結果、 第 1のメモリ機能体 1 1 3 1 aにホール注入が行なわれる。 このようにして、 第 1のメモリ機能体 1 1 3 1 aの消去が行なわれる。 このとき第 2の拡散領域 1 1 0 7 bには 0 Vを印加すればよレ、。
第 2のメモリ機能体 1 1 3 1 bに記憶された情報を消去する場合は、 上記にお レ、て第 1の拡散領域と第 2の拡散領域との電位を入れ替えればよい。
第 1のメモリ機能体 1 1 3 1 aに記憶された情報を消去する第 2の方法では、 図 6に示すように、 第 1の拡散領域 1 1 0 7 aに正電圧 （例えば、 + 4 V) 、 第 2の拡散領域 1 1 0 7 bに 0 V、 ゲート電極 1 1 0 4に負電圧 （例えば、 一 4 V) 、 P型ウエノレ領域 1 1 0 2に正電圧 （例えば、 + 0 . 8 V) を印加する。 こ の際、 P型ゥ-ル領域 1 1 0 2と第 2の拡散領域 1 1 0 7 bとの間に順方向電圧 が印加され、 P型ウエノ^ I域 1 1 0 2に電子が注入される。 注入された電子は、 P型ゥエル領域 1 1 0 2と第 1の拡散領域 1 1 0 7 aとの P N接合まで拡散し、 そこで強い電界により加速されてホットエレクトロンとなる。 このホットエレク トロンは、 P N接合において、 電子一ホール対を発生させる。 すなわち、 P型ゥ エル領域 1 1 0 2と第 2の拡散領域 1 1 0 7 bとの間に順方向電圧を印加するこ とにより、 P型ウエノ 1 _B域 1 1 0 2に注入された電子がトリガーとなって、 反対 側に位置する P N接合でホットホールが発生する。 P N接合で発生したホットホ ールは負の電位をもつゲート電極 1 1 0 4方向に引きこまれ、 その結果、 第 1の メモリ機能体 1 1 3 1 aに正孔注入が行なわれる。
この方法によれば、 P型ウエノ 域と第 1の拡散領域 1 1 0 7 aとの P N接合 において、 バンド間トンネルによりホットホールが発生するに足りない電圧しか 印加されない場合においても、 第 2の拡散領域 1 1 0 7 bから注入された電子は、 P N接合で電子—正孔対が発生するトリガーとなり、 ホットホールを発生させる ことができる。 したがって、 消去動作時の電圧を低下させることができる。 特に、 オフセット領域 1 1 2 0 (図 1参照） が存在する場合は、 負の電位が印加された ゲート電極により P N接合が急峻となる効果が少ない。 そのため、 バンド間トン ネルによるホットホールの発生が難しいが、 第 2の方法はその欠点を補い、 低電 圧で消去動作を実現することができる。
なお、 第 1のメモリ機能体 1 1 3 1 aに記憶された情報を消去する場合、 第 1 の消去方法では、 第 1の拡散領域 1 1 0 7 aに + 5 Vを印加しなければならなか つたが、 第 2の消去方法では、 + 4 Vで足りた。 このように、 第 2の方法によれ ば、 消去時の電圧を低減することができるので、 消費電力が低減され、 ホットキ ャリアによるメモリ素子の劣化を抑制することができる。
また、 いずれの消去方法によっても、 メモリ素子は過消去が起きにくレ、。 ここ で過消去とは、 メモリ機能体に蓄積された正孔の量が増大するにつれ、 飽和する ことなく閾値が低下していく現象である。 フラッシュメモリを代表とする E E P R OM (電気的消去書込み可能な読み出し専用メモリ）では大きな問題となってお り、 特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的 な動作不良を生じる。 一方、 本発明の半導体記憶装置におけるメモリ素子では、 メモリ機能体に大量の正孔が蓄積された場合においても、 メモリ機能体下に電子 が誘起されるのみで、 グート絶縁膜下のチヤネノ^域のポテンシャルにはほとん ど影響を与えない。 消去時の閾値はゲート絶緣膜下のポテンシャルにより決まる ので、 過消去が起きにくくなる。
さらに、 メモリ素子の読み出し動作原理を、 図 7を用いて説明する。
第 1のメモリ機能体 1 1 3 1 aに記憶された情報を読み出す場合、 第 1の拡散 領域 1 1 0 7 aをソース電極に、 第 2の拡散領域 1 1 0 7 bをドレイン電極とし、 トランジスタを動作させる。 例えば、 第 1の拡散領域 1 1 0 7 a及び P型ゥエル 領域 1 1 0 2に 0 V、 第 2の拡散領域 1 1 0 7 bに + 1 . 8 V、 ゲート電極 1 1 0 4に + 2 Vを印加する。 この際、 第 1のメモリ機能体 1 1 3 1 aに電子が蓄積 していない場合には、 ドレイン電流が流れやすい。 一方、 第 1のメモリ機能体 1 1 3 1 aに電子が蓄積している場合は、 第 1のメモリ機能体 1 1 3 1 a近傍で反 転層が形成されにくいので、 ドレイン電流は流れにくレ、。 したがって、 ドレイン 電流を検出することにより、 第 1のメモリ機能体 1 1 3 1 aの記憶情報を読み出 すことができる。 特に、 ピンチオフ動作させるような電圧を与えて読み出す場合、 第 1のメモリ機能体 1 1 3 1 aにおける電荷蓄積の状態について、 1 1 3 1 bに おける電荷蓄積の有無に影響されることなく、 より高精度に判定することが可能 となる。
第 2のメモリ機能体 1 1 3 1 bに記憶された情報を読み出す場合、 第 2の拡散 領域 1 1 0 7 bをソース電極に、 第 1の拡散領域 1 1 0 7 aをドレイン電極とし、 トランジスタを動作させる。 図示しないが、 例えば、 第 2の拡散領域 1 107b 及び P型ゥエル領域 1 102に 0V、 第 1の拡散領域 1 107 aに + 1. 8 V、 ゲート電極 1 104に + 2 Vを印加すればよい。 このように、 第 1のメモリ機能 体 1 131 aに記憶された情報を読み出す場合とは、 ソース Zドレイン領域を入 れ替えることにより、 第 2のメモリ機能体 1 131 bに記憶された情報の読み出 しを行なうことができる。
なお、 ゲート電極 1104で覆われないチャネル領域 （オフセット領域 1 12 0) が残されている場合、 ゲート電極 1 104で覆われないチャネル領域におい ては、 メモリ機能体 1131 a、 1 131 bの余剰電荷の有無によって反転層が 消失又は形成され、 その結果、 大きなヒステリシス （閾値の変化） が得られる。 ただし、 オフセット領域 1 120の幅があまり大きいと、 ドレイン電流が大きく 減少し、 読み出し速度が大幅に遅くなる。 したがって、 十分なヒステリシスと読 み出し速度が得られるように、 オフセッ ト領域 1 120の幅を決定することが好 ましい。
拡散領域 1 107 a、 1 107 bがゲート電極 1 104端に達している場合、 つまり、 拡散領域 1 107 a、 1 107 bとゲート電極 1 104とがオーバーラ ップしている場合であっても、 書込み動作により トランジスタの閾値はほとんど 変わらなかったが、 ソース/ドレイン端での寄生抵抗が大きく変わり、 ドレイン 電流は大きく減少 （1桁以上） する。 したがって、 ドレイン電流の検出により読 み出しが可能であり、 メモリとしての機能を得ることができる。 ただし、 より大 きなメモリヒステリシス効果を必要とする場合、 拡散領域 1 107 a、 1 107 bとゲート電極 1 104とがオーバーラップしていない （オフセット領域 1 12 0が存在する） ほうが好ましい。
以上の動作方法により、 1 トランジスタ当り選択的に 2ビットの書込み及び消 去が可能となる。 また、 メモリ素子のゲート電極 1 104にワード線 WLを、 第 1の拡散領域 1 107 aに第 1のビット線 B L 1を、 第 2の拡散領域 1 107 b に第 2のビット線 BL 2をそれぞれ接続し、 メモリ素子を配列することにより、 メモリセルァレイを構成することができる。
また、 上述した動作方法では、 ソース電極とドレイン電極を入れ替えることに よって 1 トランジスタ当り 2ビットの書込み及び消去をさせているが、 ソース電 極と ドレイン電極とを固定して 1ビットメモリとして動作させてもよレ、。 この場 合ソース/ドレイン領域の一方を共通固定電圧とすることが可能となり、 ソース /ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、 本発明の半導体記憶装置におけるメモリ素子 では、 メモリ機能体がゲート絶縁膜と独立して形成され、 ゲート電極の両側に形 成されているため、 2ビット動作が可能である。 また、 各メモリ機能体はゲート 電極により分離されているので、 書換え時の干渉が効果的に抑制される。 さらに、 ゲート絶縁膜は、 メモリ機能体とは分離されているので、 薄膜ィヒして短チャネル 効果を抑制することができる。 したがってメモリ素子、 ひいては半導体記憶装置 の微細化が容易となる。
また、 図面の記載において、 同一の材料及び物質を用いている部分においては、 同一の符号を付しており、 必ずしも同一の形状を示すものではない。
また、 図面は模式的なものであり、 厚みと平面寸法の関係、 各層や各部の厚み や大きさの比率等は現実のものとは異なることに留意すべきである。 したがって、 具体的な厚みや大きさの寸法は、 以下の説明を斟酌して判断すべきものである。 また図面相互間においても、 互いの寸法の関係や比率が異なる部分が含まれてい ることはもちろんである。
また、 本特許に記載の各層や各部の厚みや大きさは、 特に説明がない場合は、 半導体装置の形成を完了した段階での最終形状の寸法である。 よって、 膜や不純 物領域等を形成した直後の寸法と比較して最終形状の寸法は、 後の工程の熱履歴 等によって多少変化することに留意すべきである。
(第 2実施形態）
この実施の形態の半導体記憶装置におけるメモリ素子は、 図 8に示すように、 メモリ機能体 1 2 6 1、 1 2 6 2が電荷を保持する領域 （電荷を蓄える領域であ つて、 電荷を保持する機能を有する膜であってもよい） と、 電荷を逃げにくくす る領域 （電荷を逃げにくくする機能を有する膜であってもよレ、） とから構成され る以外は、 図 1のメモリ素子 1 0 0 1と実質的に同様の構成である。
メモリ機能体は、 メモリの保持特性を向上させる観点から、 電荷を保持する機 能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。 この実施の形態で は、 電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜 1242、 絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化 膜 1241、 1243を用いている。 メモリ機能体が電荷保持膜と絶縁膜とを含 むことにより電荷の散逸を防いで保持特性を向上させることができる。 また、 メ モリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度 に小さくすることができ、 電荷保持膜内での電荷の移動を制限して、 記憶保持中 に電荷移動による特性変化が起こるのを抑制することができる。 さらに、 シリコ ン窒化膜 1242がシリコン酸化膜 1241、 1243で挟まれた構造とするこ とにより、 書換え動作時の電荷注入効率が高くなり、 より高速な動作が可能とな る。 なお、 このメモリ素子においては、 シリコン窒化膜 1242を強誘電体で置 き換えてもよレヽ。
また、 メモリ機能体 1261、 1262における電荷を保持する領域 （シリコ ン窒化膜 1242) は、 拡散領域 1212、 1213とそれぞれオーバーラップ している。 ここで、 オーバーラップするとは、 拡散領域 1212、 1213の少 なくとも一部の領域上に、 電荷を保持する領域 （シリコン窒化膜 1242) の少 なくとも一部が存在することを意味する。 なお、 121 1は半導体基板、 121 4はゲート絶縁膜、 1271はゲート電極 1217と拡散領域 1212、 121 3とのオフセット領域である。 図示しないが、 ゲート絶縁膜 1214下であって 半導体基板 121 1の最表面はチヤネノ^域となる。
メモリ機能体 126 1、 1262における電荷を保持する領域であるシリコン 窒化膜 1242と拡散領域 1212、 1213とがオーバーラップすることによ る効果を説明する。
図 9に示したように、 メモリ機能体 1262周辺部において、 ゲート電極 12 17と拡散領域 1213とのオフセット量を W1とし、 ゲート電極 1217のチ ャネノレ長方向の切断面におけるメモリ機能体 1262の幅を W 2とすると、 メモ リ機能体 1262と拡散領域 1213とのオーバーラップ量は、 W2— W1で表 される。 ここで重要なことは、 メモリ機能体 1262のうちシリコン窒化膜 12 42で構成されたメモリ機能体 1262力 S、 拡散領域 1213とオーバーラップ する、 つまり、 W 2 >W1なる関係を満たすことである。
図 9では、 メモリ機能体 1262のうち、 シリコン窒化膜 1242のゲート電 極 1 217と離れた側の端が、 ゲート電極 1 217から離れた側のメモリ機能体 1262の端と一致しているため、 メモリ機能体 1262の幅を W2として定義 した。
なお、 図 10に示すように、 メモリ機能体 1262 aのうちシリコン窒化膜 1 242 aのゲート電極 1217 aと離れた側の端が、 ゲート電極 121 7 aから 離れた側のメモリ機能体 1262 aの端と一致していない場合は、 W 2をゲート 電極端からシリコン窒化膜 1242 aのグート電極 1217 aと遠い側の端まで と定義すればよレ、。
図 1 1は、 図 9のメモリ素子の構造において、 メモリ機能体 1262の幅 W2 を 100 nmに固定し、 オフセット量 W1を変化させたときのドレイン電流 I d を示している。 ここで、 ドレイン電流は、 メモリ機能体 1262を消去状態 （ホ ールが蓄積されている） とし、 拡散領域 12 12、 1213をそれぞれソース電 極、 ドレイン電極として、 デバイスシミュレーションにより求めた。 図 11から 明らかなように、 W1が 100 nm以上 （すなわち、 シリコン窒化膜 1 242と 拡散領域 121 3とがオーバ一ラップしない） では、 ドレイン電流が急速に減少 している。 ドレイン電流ィ直は、 読み出し動作速度にほぼ比例するので、 W1が 1 00 nm以上ではメモリの性能は急速に劣化する。 一方、 シリコン窒化膜 124 2と拡散領域 1 213とがォ一バーラップする範囲においては、 ドレイン電流の 減少は緩やかである。 したがって、 量産製造においてばらつきも考慮した場合、 電荷を保持する機能を有する膜であるシリコン窒化膜 1242の少なくとも一部 とソース ドレイン領域とがオーバーラップしなければ、 事実上メモリ機能を得 ることが困難である。
上述したデバィスシミュレーションの結果を踏まえて、 W 2を 100 n m固定 とし、 W1を設計値として 60 nm及び 100 nmとして、 メモリセルアレイを 作製した。 W 1が 60 nmの場合、 シリコン窒化膜 142と拡散領域 1 212、 1213とは設計値として 40 nmオーバーラップし、 W 1力 S 100 n mの場合、 設計値としてオーバーラップしない。 これらのメモリセルアレイの読み出し時間 を測定した結果、 ばらつきを考慮したワーストケースで比較して、 W 1を設計値 として 6 0 n mとした場合の方が、 読み出しアクセス時間で 1 0 0倍高速であつ た。 実用上、 読み出しアクセス時間は 1ビットあたり 1 0 0ナノ秒以下であるこ とが好ましいが、 W 1 -W 2では、 この条件を到底達成できない。 また、 製造ば らつきまで考慮した場合、 （W 2— W l ) > 1 0 n mであることがより好ましレ、。 メモリ機能体 1 2 6 1 (領域 1 2 8 1 ) に記憶された情報の読み出しは、 第 1 実施形態と同様に、 拡散領域 1 2 1 2をソース電極とし、 拡散領域 1 2 1 3をド レイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成 するのが好ましい。 すなわち、 2つのメモリ機能体のうち一方に記憶された情報 を読み出す時に、 ピンチオフ点をチャネル領域内であって、 他方のメモリ機能体 に近い領域に形成させるのが好ましい。 これにより、 メモリ機能体 1 2 6 2の記 憶状況の如何にかかわらず、 メモリ機能体 1 2 6 1の記憶情報を感度よく検出す ることができ、 2ビット動作を可能にする大きな要因となる。
一方、 2つのメモリ機能体の片側のみに情報を記憶させる場合又は 2つのメモ リ機能体を同じ記憶状態にして使用する場合には、 読み出し時に必ずしもピンチ オフ点を形成しなくてもよい。
なお、 図 8には図示していないが、 半導体基板 1 2 1 1の表面にゥエル領域 (Nチャネル素子の場合は P型ゥエル） を形成することが好ましい。 ウエノ 域 を形成することにより、 チヤネノ^域の不純物濃度をメモリ動作 （書換え動作及 び読み出し動作） に最適にしつつ、 その他の電気特性 （耐圧、 接合容量、 短チヤ ネル効果） を制御するのが容易になる。
また、 メモリ機能体は、 ゲート絶縁膜表面と略平行に配置される電荷保持膜を 含むことが好ましい。 いいかえると、 メモリ機能体における電荷保持膜の上面が、 ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。 具体的には、 図 1 2に示したように、 メモリ機能体 1 2 6 2の電荷保持膜である シリコン窒化膜 1 2 4 2 a 、 グート絶縁膜 1 2 1 4表面と略平行な面を有して いる。 言い換えると、 シリコン窒化膜 1 2 4 2 aは、 ゲート絶縁膜 1 2 1 4表面 に対応する高さから、 均一な高さに形成されることが好ましい。
メモリ機能体 1 2 6 2中に、 グート絶縁膜 1 2 1 4表面と略平行なシリコン窒 化膜 1 2 4 2 aがあることにより、 シリコン窒化膜 1 2 4 2 aに蓄積された電荷 の多寡によりオフセット領域 1 2 7 1での反転層の形成されやすさを効果的に制 御することができ、 ひいてはメモリ効果を大きくすることができる。 また、 シリ コン窒化膜 1 2 4 2 aをゲート絶縁膜 1 2 1 4の表面と略平行とすることにより、 オフセット量 （W 1 ) がばらついた場合でもメモリ効果の変化を比較的小さく保 つことができ、 メモリ効果のばらつきを抑制することができる。 しかも、 シリコ ン窒化膜 1 2 4 2 a上部方向への電荷の移動が抑制され、 記憶保持中に電荷移動 による特性変化が起こるのを抑制することができる。
さらに、 メモリ機能体 1 2 6 2は、 グート絶縁膜 1 2 1 4の表面と略平行なシ リコン窒化膜 1 2 4 2 aとチヤネノ^域 （又はゥエル領域） とを隔てる絶縁膜 (例えば、 シリコン酸化膜 1 2 4 4のうちオフセット領域 1 2 7 1上の部分） を 含むことが好ましい。 この絶縁膜により、 電荷保持膜に蓄積された電荷の散逸が 抑制され、 さらに保持特性の良いメモリ素子を得ることができる。
なお、 シリコン窒化膜 1 2 4 2 aの膜厚を制御すると共に、 シリコン窒化膜 1 2 4 2 a下の絶縁膜 （シリコン酸化 II莫 1 2 4 4のうちオフセット領域 1 2 7 1上 の部分） の膜厚を一定に制御することにより、 半導体基板表面から電荷保持膜中 に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。 つまり、 半導 体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、 シリコン窒化膜 1 2 4 2 a下の絶縁膜の最小膜厚値から、 シリコン窒ィヒ膜 1 2 4 2 a下の絶縁膜の 最大膜厚値とシリコン窒化膜 1 2 4 2 aの最大膜厚^ fiとの和までの間に制御する ことができる。 これにより、 シリコン窒化膜 1 2 4 2 aに蓄えられた電荷により 発生する電気力線の密度を概ね制御することが可能となり、 メモリ素子のメモリ 効果の大きさばらつきを非常に小さくすることが可能となる。
(第 3実施形態）
この実施の形態の半導体記憶装置におけるメモリ機能体 1 2 6 2は、 電荷保持 膜であるシリコン窒化膜 1 2 4 2が、 図 1 3に示すように、 略均一な膜厚で、 ゲ ート絶縁膜 1 2 1 4の表面と略平行に配置され （領域 1 2 8 1 ) 、 さらに、 ゲー ト電極 1 2 1 7側面と略平行に配置された （領域 1 2 8 2 ) 形状を有している。 ゲート電極 1 2 1 7に正電圧が印加された場合には、 メモリ機能体 1 2 6 2中 での電気力線は矢印 1 2 8 3で示すように、 シリコン窒化膜 1 2 4 2を 2回 （領 域 1 2 8 2及び領域 1 2 8 1部分） 通過する。 なお、 ゲート電極 1 2 1 7に負電 圧が印加された時は電気力線の向きは反対側となる。 ここで、 シリコン窒化膜 1 2 4 2の比誘電率は約 6であり、 シリコン酸化膜 1 2 4 1、 1 2 4 3の比誘電率 は約 4である。 したがって、 電荷保持膜の領域 1 2 8 1のみが存在する場合より も、 電気力線 (矢印 1 2 8 3 )方向におけるメモリ機能体 1 2 6 2の実効的な比誘 電率が大きくなり、 電気力線の両端での電位差をより小さくすることができる。 すなわち、 ゲート電極 1 2 1 7に印加された電圧の多くの部分が、 オフセット領 域 1 2 7 1における電界を強くするために使われることになる。
書換え動作時に電荷がシリコン窒化膜 1 2 4 2に注入されるのは、 発生した電 荷がオフセット領域 1 2 7 1における電界により引き込まれるためである。 した がって、 シリコン窒化膜 1 2 4 2が領域 1 2 8 2を含むことにより、 書換え動作 時にメモリ機能体 1 2 6 2に注入される電荷が増加し、 書換え速度が増大する。 なお、 シリコン酸化膜 1 2 4 3の部分もシリコン窒化膜であった場合、 つまり、 電荷保持膜がグート絶縁膜 1 2 1 4の表面に対応する高さに対して均一でない場 合、 シリコン窒化膜の上方向への電荷の移動が顕著になって、 保持特性が悪化す る。
電荷保持膜は、 シリコン窒化膜に代えて、 比誘電率が非常に大きい酸化ハフ二 ゥムなどの高誘電体により形成されることがより好ましい。
さらに、 メモリ機能体は、 ゲート絶縁膜表面と略平行な電荷保持膜とチャネル 領域 （またはウエノレ領域） とを隔てる絶縁膜 （シリコン酸ィヒ膜 1 2 4 1のうちォ フセット領域 1 2 7 1上の部分） をさらに含むことが好ましい。 この絶縁膜によ り、 電荷保持膜に蓄積された電荷の散逸が抑制され、 さらに保持特性を向上させ ることができる。
また、 メモリ機能体は、 ゲート電極と、 ゲート電極側面と略平行な向きに延び た電荷保持膜とを隔てる絶縁膜 （シリコン酸化膜 1 2 4 1のうちゲート電極 1 2 1 7に接した部分） をさらに含むことが好ましい。 この絶縁膜により、 ゲート電 極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、 メモ リ素子の信頼性を向上させることができる。 さらに、 第 2実施形態と同様に、 シリコン窒化膜 1 2 4 2下の絶縁膜 （シリコ ン酸化膜 1 2 4 1のうちオフセット領域 1 2 7 1上の部分） の膜厚を一定に制御 すること、 さらにゲート電極側面上に配置する絶縁膜 （シリコン酸化膜 1 2 4 1 のうちゲート電極 1 2 1 7に接した部分） の膜厚を一定に制御することが好まし レ、。 これにより、 シリコン窒化膜 1 2 4 2に蓄えられた電荷により発生する電気 力線の密度を概ね制御することができるとともに、 電荷リークを防止することが できる。
(第 4実施形態）
この実施の形態では、 半導体記憶装置におけるメモリ素子のグート電極、 メモ リ機能体及びソース Zドレイン領域間距離の最適化について説明する。
図 1 4に示したように、 Aはチヤネノレ長方向の切断面におけるゲート電極長、 Bはソース/ドレイン領域間の距離 （チャネル長） 、 Cは一方のメモリ機能体の 端から他方のメモリ機能体の端までの距離、 つまり、 チャネル長方向の切断面に おける一方のメモリ機能体内の電荷を保持する機能を有する膜の端 （ゲート電極 と離れている側） から他方のメモリ機能体内の電荷を保持する機能を有する膜の 端 （ゲート電極と離れている側） までの距離を示す。
このようなメモリ素子では、 A < Bであることが好ましい。 このような関係を 満たすことにより、 チャネル領域のうちゲート電極 1 2 1 7下の部分と拡散領域 1 2 1 2、 1 2 1 3との間にはオフセット領域 1 2 7 1が存在することとなる。 これにより、 メモリ機能体 1 2 6 1、 1 2 6 2 (シリコン窒化膜 1 2 4 2 ) に蓄 積された電荷により、 オフセット領域 1 2 7 1の全領域において、 反転の容易性 が効果的に変動する。 したがって、 メモリ効果が増大し、 特に読み出し動作の高 速化が実現する。
また、 ゲート電極 1 2 1 7と拡散領域 1 2 1 2、 1 2 1 3がオフセッ トしてい る場合、 つまり、 A < Bが成立する場合には、 ゲート電極に電圧を印加したとき のオフセット領域の反転のしゃすさがメモリ機能体に蓄積された電荷量によって 大きく変化し、 メモリ効果が増大するとともに、 短チャネル効果を低減すること ができる。
ただし、 メモリ効果が発現する限りにおいては、 必ずしもオフセット領域 1 2 71が存在しなくてもよい。 オフセット領域 1271が存在しない場合において も、 拡散領域 1212、 1 213の不純物濃度が十分に薄ければ、 メモリ機能体 1261、 1262 (シリコン窒化膜 1242) においてメモリ効果が発現し得 る。
また、 図 11で既に述べたように、 シリコン窒化膜 1242 aの少なくとも一 部とソース/ドレイン領域 1212、 1213がオーバーラップしなければ、 事 実上メモリ機能を得ることが困難であるから、 Bく Cであることが好ましい。 このようなことから、 A<Bく Cであるのが最も好ましい。
(第 5実施形態）
この実施の形態における半導体記憶装置のメモリ素子は、 図 15に示すように、 第 2実施形態における半導体基板を SO I基板とする以外は、 実質的に同様の構 成を有する。
このメモリ素子は、 半導体基板 1286上に埋め込み酸化膜 1288が形成さ れ、 さらにその上に SO I層が形成されている。 SO I層内には拡散領域 121 2, 1213が形成され、 それ以外の領域はボディ領域 1287となっている。 このメモリ素子によっても、 第 2実施形態のメモリ素子と同様の作用効果を奏 する。 さらに、 拡散領域 1 212、 1 213とボディ領域 1 287との接合容量 を著しく小さくすることができるので、 素子の高速化や低消費電力化が可能とな る。
(第 6実施形態）
この実施の形態の半導体記憶装置におけるメモリ素子は、 図 16に示すように、 N型の拡散領域 1212、 1213のチャネル側に隣接して、 P型高濃度領域 1 291を追加した以外は、 第 2実施形態のメモリ素子と実質的に同様の構成を有 する。
すなわち、 P型高濃度領域 1291における P型を与える不純物 （例えばポロ ン） 濃度が、 領域 1292における P型を与える不純物濃度より高い。 P型高濃 度領域 1291における P型の不純物濃度は、 例えば、 5 X 1017〜 1 X 1019 cm—3程度が適当である。 また、 領域 1292の P型の不純物濃度は、 例えば、 5 X 1016~1 X 1018 cm—3とすることができる。 このように、 P型高濃度領域 1 2 9 1を設けることにより、 拡散領域 1 2 1 2、 1 2 1 3と半導体基板 1 2 1 1との接合が、 メモリ機能体 1 2 6 1、 1 2 6 2の 直下で急峻となる。 そのため、 書込み及び消去動作時にホットキャリアが発生し 易くなり、 書込み動作及び消去動作の電圧を低下させ、 あるいは書込み動作及び 消去動作を高速にすることが可能となる。 さらに、 領域 1 2 9 2の不純物濃度は 比較的薄いので、 メモリが消去状態にあるときの閾値が低く、 ドレイン電流は大 きくなる。 そのため、 読み出し速度が向上する。 したがって、 書換え電圧が低く 又は書換え速度が高速で、 力つ、 読み出し速度が高速なメモリ素子を得ることが できる。
また、 図 1 6において、 ソース/ドレイン領域近傍であってメモリ機能体の下
(すなわち、 ゲート電極の直下ではない） において、 P型高濃度領域 1 2 9 1を 設けることにより、 トランジスタ全体としての閾値は著しく上昇する。 この上昇 の程度は、 P型高濃度領域 1 2 9 1がゲート電極の直下にある場合に比べて著し く大きい。 メモリ機能体に書込み電荷 （トランジスタが Nチャネル型の場合は電 子） が蓄積した場合は、 この差がいっそう大きくなる。 一方、 メモリ機能体に + 分な消去電荷 （トランジスタが Nチャネル型の場合は正孔） が蓄積された場合は、 トランジスタ全体としての閾値は、 ゲート電極下のチャネル領域 （領域 1 2 9 2 ) の不純物濃度で決まる閾値まで低下する。 すなわち、 消去時の閾値は、 P型 高濃度領域 1 2 9 1の不純物濃度には依存せず、 一方で、 書込み時の閾値は非常 に大きな影響を受ける。 よって、 P型高濃度領域 1 2 9 1をメモリ機能体の下で あってソース/ドレイン領域近傍に配置することにより、 書込み時の閾^ Sのみが 非常に大きく変動し、 メモリ効果 （書込み時と消去時での閾 ί直の差） を著しく増 大させることができる。
(第 7実施形態）
この実施の形態の半導体記憶装置におけるメモリ素子は、 図 1 7に示すように、 電荷保持膜 （シリコン窒化膜 1 2 4 2 ) とチャネル領域又はゥエル領域 1 2 1 1 とを隔てる絶縁膜 1 2 4 1の厚さ （T 1 ) 、 ゲート絶縁膜 1 2 1 4の厚さ （Τ 2 ) よりも薄いこと以外は、 第 2実施形態と実質的に同様の構成を有する。
上記ゲート絶縁膜 1 2 1 4は、 メモリの書換え動作時における耐圧の要請から、 その厚さ T 2には下限値が存在する。 し力 し、 上記絶縁膜 1 2 4 1の厚さ Τ 1は、 耐圧の要請にかかわらず、 Τ 2よりも薄くすることが可能である。
このメモリ素子において、 上述のように Τ 1に対する設計の自由度が高いのは 以下の理由による。
つまり、 このメモリ素子においては、 上記電荷保持膜（シリコン窒化膜 1 2 4
2 )と、 チヤネノ 域又はウエノレ領域 1 2 1 1とを隔てる絶縁膜 1 2 4 1は、 ゲ ート電極 1 2 1 7と、 チヤネノレ領域又はウエノ^！域 1 2 1 1とに挟まれていない。 そのため、 上記電荷保持膜 (シリコン窒化膜 1 2 4 2 )と、 チャネル領域又はゥェ ノ 域 1 2 1 1とを隔てる上記絶縁膜 1 2 4 1には、 ゲート電極 1 2 1 7と、 チ ャネル領域又はウエノ 域 1 2 1 1間に働く高電界が直接作用せず、 グート電極 1 2 1 7から横方向に広がる比較的弱い電界が作用する。 そのため、 上記絶縁膜 1 2 4 1に対する耐圧の要請にかかわらず、 T 1を T 2より薄くすることが可能 になる。 T 1を薄くすることにより、 メモリ機能体 1 2 6 1， 1 2 6 2への電荷 の注入が容易になり、 書込み動作及び消去動作の電圧を低下させ、 又は書込み動 作及び消去動作を高速にすることが可能となり、 また、 シリコン窒化膜 1 2 4 2 に電荷が蓄積された時にチヤネノレ領域又はウエノ W貝域 1 2 1 1に誘起される電荷 量が増えるため、 メモリ効果を増大させることができる。
ところで、 メモリ機能体中での電気力線は、 図 1 3の矢印 1 2 8 4で示すよう に、 シリコン窒化膜 1 2 4 2を通過しない短いものもある。 このような短い電気 力線上では比較的電界強度が大きいので、 この電気力線に沿った電界は書換え動 作時においては大きな役割を果たしている。 T 1を薄くすることによりシリコン 窒化膜 1 2 4 2が図の下側に移動し、 矢印 1 2 8 4で示す電気力線がシリコン窒 化膜を通過するようになる。 それゆえ、 矢印 1 2 8 4方向の電気力線に沿ったメ モリ機能体中の実効的な比誘電率が大きくなり、 電気力線の両端での電位差をよ り小さくすることができる。 したがって、 ゲート電極 1 2 1 7に印加された電圧 の多くの部分が、 オフセット領域における電界を強くするために使われ、 書込み 動作及び消去動作が高速になる。
これに対して、 例えば、 フラッシュメモリに代表される E E P R OMにおいて は、 フローティングゲ一トとチヤネノレ領域又はウエノ I域とを隔てる絶縁膜は、 ゲート電極 （コントロールゲート） とチヤネノ^域又はウエノレ領域に挟まれてい るので、 ゲート電極からの高電界が直接作用する。 それゆえ、 E E P R OMにお いては、 フローティングゲ一トとチャネル領域又はゥエノ^!域とを隔てる絶縁膜 の厚さが制限され、 メモリ素子の機能の最適化が阻害される。
以上より明らかなように、 T 1く T 2とすることにより、 メモリの耐圧性能を 低下させることなく、 書込み動作及び消去動作の電圧を低下させ、 又は書込み動 作及び消去動作を高速にし、 さらにメモリ効果を増大することが可能となる。 な お、 絶縁膜の厚さ T 1は、 製造プロセスによる均一性や膜質が一定の水準を維持 することが可能であり、 かつ保持特性が極端に劣化しない限界となる 0 . 8 n m 以上であることがより好ましい。
具体的には、 デザィンルールの大きな高耐圧が必要とされる液晶ドライバ L S Iのような場合、 液晶パネル T F T (薄膜トランジスタ）を駆動するために、 最大 1 5〜1 8 Vの電圧が必要となる。 このため、 通常、 ゲート酸化膜を薄膜化する ことができない。 液晶ドライバ L S Iに画像調整用として本発明の不揮発性メモ リを混載する場合、 本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保 持膜 （シリコン窒化膜 1 2 4 2 ) とチャネル領域又はウエノレ領域とを隔てる絶縁 膜の厚さを最適に設計できる。 例えば、 ゲート電極長 （ワード線幅） 2 5 0 n m のメモリセルに対して、 T l = 2 0 n m、 T 2 = 1 0 n mで個別に設定でき、 書 込み効率の良いメモリセルを実現できる。 （T 1が通常のロジックトランジスタ よりも厚くても短チヤネノレ効果が発生しない理由はゲート電極に対して、 ソー ス · ドレイン領域がオフセットしているためである） 。
(第 8実施形態）
この実施の形態の半導体記憶装置におけるメモリ素子は、 図 1 8に示すように、 電荷保持膜 （シリコン窒化膜 1 2 4 2 ) とチヤネノ^域又はウエノ^域とを隔て る絶縁膜の厚さ （T 1 ) 、 ゲート絶縁膜の厚さ （T 2 ) よりも厚いこと以外は、 第 2実施形態と実質的に同様の構成を有する。
ゲート絶縁膜 1 2 1 4は、 素子の短チャネル効果防止の要請から、 その厚さ T 2には上限値が存在する。 しカゝし、 絶縁膜の厚さ T 1は、 短チャネル効果防止の 要請かかわらず、 T 2よりも厚くすることが可能である。 すなわち、 微細化スケ 一リングが進んだとき （ゲート絶縁膜の薄膜化が進行したとき） にゲート絶縁膜 厚とは独立して電荷保持膜 （シリコン窒化 II莫 1 2 4 2 ) とチヤネノ 域又はゥェ ノ^域とを隔てる絶縁膜の厚さを最適に設計できるため、 メモリ機能体がスケー リングの障害にならないという効果を奏する。
このメモリ素子において、 上述のように T 1に対する設計の自由度が高い理由 は、 既に述べた通り、 電荷保持膜とチヤネノレ領域又はゥ ル領域とを隔てる絶縁 膜が、 ゲート電極とチヤネル領域又はゥヱノレ領域とに挟まれていないことによる。 そのため、 ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、 T 1 を T 2より厚くすることが可能になる。
T 1を厚くすることにより、 メモリ機能体に蓄積された電荷が散逸するのを防 ぎ、 メモリの保持特性を改善することが可能となる。
したがって、 T 1 > T 2とすることにより、 メモリの短チャネル効果を悪化さ せることなく保持特性を改善することが可能となる。
なお、 絶縁膜の厚さ Τ 1は、 書換え速度の低下を考慮して、 2 0 n m以下であ ることが好ましい。
具体的には、 フラッシュメモリに代表される従来の不揮発性メモリは、 選択ゲ 一ト電極が書込み消去グート電極を構成し、 上記書込み消去グート電極に対応す るゲート絶縁膜 （フローティングゲートを内包する） が電荷蓄積膜を兼用してい る。 このため、 微細化 （短チャネル効果抑制のため薄膜化が必須） の要求と、 信 頼性確保 （保持電荷のリーク抑制のため、 フローティングゲートとチヤネノ I^S域 又はゥエル領域とを隔てる絶縁膜の厚さは 7 n m程度以下には薄膜化できない） の要求が相反するため、 微細化が困難となる。 実際、 I T R S (International Technology Roadmap for Semiconductors) によれば、 物理ゲート長の微細化は 0 . 2ミクロン程度以下に対して目処が立っていない。 このメモリ素子では、 上 述したように T 1と T 2を個別に設計できることにより、 微細化が可能となる。 例えば、 ゲート電極長 （ワード線幅） 4 5 n mのメモリセルに対して、 T 2 = 4 n m、 T 1 = 7 n mで個別に設定し、 短チヤネノレ効果の発生しないメモリ素子 を実現することができる。 T 2を通常のロジックトランジスタよりも厚く設定し ても短チャネル効果が発生しない理由は、 ゲート電極に対して、 ソース/ドレイ ン領域がオフセットしているためである。
また、 このメモリ素子は、 ゲート電極に対して、 ソース/ドレイン領域がオフ セットしているため、 通常のロジックトランジスタと比較してもさらに微細化を 谷易にする。
つまり、 メモリ機能体の上部に書込み、 消去を補助する電極が存在しないため、 電荷保持膜とチヤネノ^域又はゥェル領域とを隔てる絶縁膜には、 書込み、 消去 を補助する電極とチャネル領域又はゥエル領域間に働く高電界が直接作用せず、 ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。 そのため、 同じ加工精度に対してロジックトランジスタのグート長と同程度以上に微細化さ れたゲ一ト長を保有するメモリ素子を実現することができる。
(第 9実施形態）
この実施の形態は、 半導体記憶装置のメモリ素子の書換えを行ったときの電気 特性の変化に関する。
Nチャネル型メモリ素子において、 メモリ機能体中の電荷量が変化したとき、 図 1 9に示すような、 ドレイン電流 ( I d ) 対ゲート電圧 （V g ) 特性 （実測 値） を示す。
図 1 9から明らかなように、 消去状態 （実線） から書込み動作を行った場合、 単純に閾値が上昇するのみならず、 特にサブスレツショルド領域においてダラフ の傾きが顕著に減少している。 そのため、 ゲート電圧 (V g ) が比較的高い領域 においても、 消去状態と書込み状態でのドレイン電流比が大きくなる。 例えば、 V g = 2 . 5 Vにおいても、 電流比は 2桁以上を保っている。 この特性は、 フラ ッシュメモリの場合 （図 2 9 ) と大きく異なる。
このような特性の出現は、 ゲート電極と拡散領域とがオフセットし、 ゲート電 界がオフセット領域に及びにくいために起こる特有な現象である。 メモリ素子が 書込み状態にあるときには、 ゲート電極に正電圧を加えてもメモリ機能体下のォ フセット領域には反転層が極めてできにくい状態になっている。 これが、 書込み 状態においてサブスレツショルド領域での I d— V g曲線の傾きが小さくなる原 因となっている。
一方、 メモリ素子が消去状態にあるときには、 オフセット領域には高密度の電 子が誘起されている。 さらに、 ゲート電極に O Vが印加されているとき （すなわ ちオフ状態にあるとき） は、 ゲート電極下のチャネルには電子が誘起されない
(そのためオフ電流が小さい） 。 これが、 消去状態においてサブスレツショルド 領域での I d— V g曲線の傾きが大きく、 かつ閾値以上の領域でも電流の増加率 (コンダクタンス） が大きい原因となっている。
以上のことから明らかなように、 本発明の半導体記憶素子を構成するメモリ素 子は、 書込み時と消去時のドレイン電流比を特に大きくすることができる。
(第 1 0実施形態）
この第 1 0実施形態では、 上記第 1〜第 8実施形態のメモリ素子をメモリセル として用いたメモリセルァレイを備えた半導体記憶装置について説明する。 図 2 0は図 1に示すメモリ素子をメモリセルとして用いたメモリセルァレイを 備えた本発明の第 1 0実施形態の半導体記憶装置のブロック図を示している。 こ の半導体記憶装置は、 図 2 0に示すように、 メモリセルァレイ 2 1と、 正極性電 源選択回路 2 2と、 電圧極性反転回路 2 6とを備えている。
上記正極性電源選択回路 2 2は、 メモリセルアレイ 2 1に外部から供給される 入力電圧 (正電圧）が入力端子に印加され、 出力端子がメモリセルァレイ 2 1の入 力端子に接続された第 1のスィッチ S W 1と、 上記入力電圧が入力端子に印加さ れた第 2のスィツチ SW 2と、 上記第 2のスィツチ SW 2の出力端子にポンプ入 力端子が接続されたチャージポンプ 2 3と、 上記チャージポンプ 2 3のポンプ出 力端子に入力端子が接続され、 出力端子がメモリセルアレイ 2 1の入力端子に接 続された第 3のスィツチ S W 3と、 上記入力電圧が所定電圧以下カゝ否かを判定す る入力電圧判定回路 2 4と、 上記第 1 ,第 2 ,第 3のスィツチ S W 1 , SW 2 , SW 3をオンオフ制御する制御回路 2 5とを備えている。 上記所定電圧としては、 例 えばメモリセルアレイ 2 1の動作が保証される動作電圧とする。
上記制御回路 2 5は、 入力電圧判定回路 2 4が入力電圧が所定電圧を超えたと 判定すると、 第 1のスィツチ S W 1をオンして第 2，第 3のスィツチ SW 2， S W 3をオフすることにより、 メモリセルアレイ 2 1に第 1のスィッチ S W 1を介し て外部からの入力電圧を供給する。
一方、 上記制御回路 2 5は、 入力電圧判定回路 2 4が入力電圧が所定電圧以下 であると判定すると、 第 1のスィッチ S W 1をオフして第 2，第 3のスィッチ S W 2 , S W 3をオンすることにより、 チャージポンプ 2 3から電圧レベルが正確 な電圧がメモリセルアレイ 2 1に供給される。
上記第 1 0実施形態では、 消去時にゲート電極に負電圧を印加するとき、 外部 から電圧を供給しなくとも消去に十分な電流が供給される場合を想定している。 すなわち、 この第 1 0実施形態では、 負電圧を生成するために電圧極性反転回路 2 6を用いている。 上記第 1のスィッチ S W 1の出力端子に入力端子が接続され た電圧極性反転回路 2 6により、 その入力端子に入力された電圧の極性を反転さ せてメモリセルアレイ 2 1に出力する。 この電圧極性反転回路 2 6では、 電圧の 絶対値は変わらず、 極性だけ反転する。
例えば、 消去時、 ソース/ドレイン電極に 6 Vおよび G N Dがそれぞれ印加さ れている場合、 ゲート電極に— 6 Vが印加される。 図 5では、 消去時のゲート電 圧を _ 5 Vとしているが、 ゲート電極に一 6 Vを印加する場合、 一 5 Vを印加す るよりもゲート/ソース電圧、 ゲート/ドレイン電圧ともに大きくなるため、 消 去動作が確実に行われる。
上記第 1 0実施形態では、 回路を簡略ィ匕するため、 電圧の絶対値は変わらず、 電圧の極性だけを反転する電圧極性判定回路を採用したが、 必ずしもこれに限る 必要はなく、 極性を判定させた電圧の絶対値が変わってもよい。
図 2 1は上記第 1，第 2 ,第 3のスィツチ S W 1， S W 2 , SW 3の一例としての スィッチ回路を示している。
このスィッチ回路は、 図 2 1に示すように、 ソースに入力電圧 V inが印加され る第 1の Pチャネル電界効果トランジスタ 3 1と、 上記第 1の Pチャネル電界効 果トランジスタ 3 1のドレインにドレインが接続され、 ソースが出力端子を形成 する第 2の Pチャネル電界効果トランジスタ 3 2と、 制御信号に応じて第 1の P チャネル電界効果トランジスタ 3 1のゲートをソースまたはグランド（接地）のい ずれか一方に選択的に接続する第 1の電圧レベルシフタ 3 3と、 制御信号に応じ て第 2の Pチャネル電界効果トランジスタ 3 2のゲートをソースまたはグランド (接地）のいずれか一方に選択的に接続する第 2の電圧レべノレシフタ 3 4とを有し ている。 このスィッチ回路をオンするときは、 第 1の電圧レベルシフタ 3 3により第 1 の Pチャネル電界効果トランジスタ 3 1のゲートをグランドに接続し、 第 2の電 圧レベルシフタ 3 4により第 2の Pチヤネル電界効果トランジスタ 3 2のゲート をグランドに接続する。 一方、 このスィッチ回路をオフするときは、 第 1の電圧 レベルシフタ 3 3により第 1の Pチャネル電界効果トランジスタ 3 1のゲートを ソース（入力端）に接続し、 第 2の電圧レベルシフタ 3 4により第 2の Pチャネル 電界効果トランジスタ 3 2のゲートをソース（出力端）に接続する。
なお、 この第 1 0実施形態では、 必ずしも図 2 1に示すスィッチ回路を使用す ることに限るものではなく、 他の構成のスィツチ回路を用いてもよい。
図 2 2は図 2 0に示すチャージポンプ 2 3の一例を示している。 このチャージ ポンプは、 図 2 2に示すように、 一端に入力電圧 V inが印加されたトランジスタ 4 1と、 そのトランジスタ 4 1のゲートに一端が接続されたトランジスタ 4 2と、 そのトランジスタ 4 2のゲートに一端が接続されたトランジスタ 4 3と、 上記ト ランジスタ 4 1の他端にゲートが接続され、 一端に入力電圧 V inが印加されたト ランジスタ 4 4と、 上記トランジスタ 4 4の他端に一端が接続され、 ゲートに上 記トランジスタ 4 2の他端が接続されたトランジスタ 4 5と、 上記トランジスタ 4 5の他端に一端が接続され、 ゲートがトランジスタ 4 3の他端に接続されたト ランジスタ 4 6と、 上記トランジスタ 4 6の他端に一端が接続され、 その一端に グートが接続されたトランジスタ 4 7と、 上記トランジスタ 4 4のゲートに一端 が接続され、 他端にクロック信号 が印加されたコンデンサ C 11と、 上記トラ ンジスタ 4 5のゲートに一端が接続され、 他端にクロック信号 φ 2が印加された コンデンサ C 12と、 上記トランジスタ 4 6のゲートに一端が接続され、 他端にク 口ック信号 Ψ 1が印加されたコンデンサ C 13と、 上記トランジスタ 4 4の他端に 一端が接続され、 他端にクロック信号 ^ 2が印加されたコンデンサ C 21と、 上記 トランジスタ 4 5の他端に一端が接続され、 他端にクロック信号 φ ΐが印加され たコンデンサ C 22と、 上記トランジスタ 4 6の他端に一端が接続され、 他端にク 口ック信号 Ψ 2が印加されたコンデンサ C 23を備えている。 上記トランジスタ 4 2の一端とトランジスタ 4 4の他端を接続している。 また、 上記トランジスタ 4 3の一端とトランジスタ 4 5の他端を接続し、 トランジスタ 4 3のゲートをトラ 4 6の他端に接続している。 上記トランジスタ 4 7の他端から出力電圧 Voutを出力する。
上記構成のチャージポンプは、 位相の異なる 2相のクロック信号 φ ΐ, 2によ つて、 トランジスタ 4 1〜4 6を動作させて、 コンデンサ C 21， C 22， C 23に順次 大きな電荷を蓄積させることにより、 トランジスタ 4 7の他端から昇圧された出 力電圧 Voutを出力する。
なお、 この第 1 0実施形態では、 必ずしも図 2 2に示すチャージポンプの回路 を使用することに限るものではなく、 他の回路構成のチャージポンプを用いても よい。
また、 図 2 3は図 2 0に示す電圧極性反転回路 2 6の一例を示している。 この 電圧極性反転回路は、 図 2 3に示すように、 入力電圧 V inがー端に印加されたス イッチ 5 1と、 上記スィッチ 5 1の他端に一端が接続され、 他端がグランドに接 続されたスィッチ 5 2と、 グランドが一端に接続されたスィッチ 5 3と、 上記ス ィツチ 5 3の他端に一端が接続されたスィツチ 5 4と、 上記スィツチ 5 1 , 5 2 の接続点とスィッチ 5 3， 5 4の接続点とを接続するコンデンサ C 31と、 上記ス ィツチ 5 4の他端とグランドとの間に接続されたコンデンサ C 32とを備えている。 上記スィツチ 5 4の他端から出力電圧 Voutが出力される。
上記スィツチ 5 1， 5 3をクロック信号 φ Αによってオンオフ動作させる一方、 スィッチ 5 2 , 5 4をクロック信号 Β (ク口ック信号 φ Αに対して逆相）によって オンオフ動作させる。 そうすることによって、 クロック信号 φ Aがハイレベルの とき、 コンデンサ C 31に電荷が蓄積され、 クロック信号 φ Αがローレべノレのとき にクロック信号 Φ Βがハイレベルとなると、 電荷再配分の法則により、 コンデン サ C 31に蓄積されていた電荷の一部がコンデンサ C 32に移動する。 そして、 クロ ック信号 φ Α, φ Βにより電荷再配分が繰り返されることによって、 コンデンサ C 32の両端に入力電圧 V inと絶対値が等しく極性が反対の出力電圧 Voutが得られ る。
なお、 この第 1 0実施形態では、 必ずしも図 2 2に示す電圧極性反転回路を使 用することに限るものではなく、 他の構成のスィツチ回路を用いてもよい。
図 2 4は上記第 1 0実施形態の半導体記憶装置の動作を説明するフローチヤ一 トであり、 図 2 0に示す制御回路 2 5を動作させる手順を示している。
まず、 ステップ S 1で入力電圧判定回路 2 4により入力電圧の電圧レベルを検 出して、 ステップ S 2で検出された入力電圧が所定電圧以下か否かを判定する。 そして、 ステップ S 2で入力電圧が所定電圧以下であると判定すると、 ステップ S 3に進み、 スィッチ SW 1をオフにし、 スィッチ SW 2， SW 3をオンにして この処理を終了する。
一方、 ステップ S 2で入力電圧が所定電圧を越えると判定すると、 ステップ S 4に進み、 スィッチ S W 1をオンにし、 スィッチ S W 2 , S W 3をオフにしてこ の処理を終了する。
このように、 上記半導体記憶装置によれば、 図 1に示すメモリ素子をメモリセ ルとしてメモリセルに用いることにより、 微細化しても 2ビットの記憶保持可能 であり、 かつ、 図 2 0に示す正極性電源選択回路 2 2によりメモリセルアレイに 供給する電流が小さいことに起因する回路誤動作を防止することができる。
また、 上記第 1 ,第 2および第 3のスィッチ S W 1 , S W 2， SW 3に図 2 1に 示す構成のスィッチ回路を用いることによって、 小さい回路面積で実現可能であ り、 かつ、 正極性電源選択回路 2 2を正確に動作させる。
また、 上記所定電圧を + 3 V〜+ 1 2 Vの範囲內の電圧とすることによって、 メモリセルアレイ 2 1を構成するメモリセルとしてのメモリ素子に適切な電圧で かつ十分な電流を供給することが可能となる。
さらに、 メモリセルとしてのメモリ素子の消去動作時にゲート電極に負電圧を 供給するとき、 電圧極性反転回路 2 6によって正電圧を負電圧に変換し、 ドレイ ン電極に正電圧、 ゲート電極に負電極を印加することによって、 小さい回路面積 で効率的かつ確実な消去動作が可能となる。
(第 1 1実施形態）
図 2 5は本発明の第 1 1実施形態の半導体記憶装置のブロック図を示している。 上記第 1 0実施形態では、 消去時にメモリセルを構成するメモリ素子のグート電 極に負電圧を印加するとき、 外部から電圧を供給しなくとも消去に十分な電流が 供給される場合を想定しているが、 この第 1 1実施形態では、 図 2 0に示す電圧 極性反転回路 2 6からは、 十分な電流が得られない場合を想定している。 この第 1 1実施形態では、 図 2 0に示す第 1 0実施形態の半導体記憶装置と同 一の構成のメモリセルァレイ 2 1と正極性電源選択回路 2 2とを備え、 電圧極性 反転回路 2 6の代わりに負電圧用の負極性電源選択回路 7 0を備えている。
上記負極性電源選択回路 7 0は、 正極性電源選択回路 2 2と同様の構成をして おり、 図 2 1に示す Pチャネル電界効果トランジスタを用いた第 1〜第 3のスィ ツチ SW 1〜S W 3の代わりに Nチャネル電界効果トランジスタを用いた第 4〜 第 6のスィッチで構成される。 すなわち、 上記負極性電源選択回路 7 0は、 外部 力 供給される入力電圧 (負電圧）が入力端子に印加され、 出力端子がメモリセル アレイの入力端子に接続された第 4のスィツチと、 上記入力電圧 (負電圧）が入力 端子に印加された第 5のスィッチと、 上記第 5のスィッチの出力端子にポンプ入 力端子が接続された第 2のチャージポンプと、 上記第 2のチャージポンプのボン プ出力端子に入力端子が接続され、 出力端子が上記メモリセルァレイの入力端子 に接続された第 6のスィッチと、 上記入力電圧 (負電圧）が第 2の所定電圧以上か 否かを判定する第 2の入力電圧判定回路と、 上記第 4 ,第 5および第 6のスィッ チをオンオフ制御する第 2の制御回路とを備えている。
上記負極性電源選択回路 7 0において、 第 2の入力電圧判定回路が入力電圧 (負電圧)が第 2の所定電圧以下 (電圧の絶対値大）であると判定すると、 第 4のス イッチをオンし、 第 5 ,第 6のスィッチをオフして、 メモリセルアレイ 2 1に外 部電圧を供給する。 一方、 上記第 2の入力電圧判定回路が上記入力電圧 (負電圧） が第 2の所定電圧を超える （電圧の絶対値小）場合、 第 4のスィッチをオフし、 第 5 ,第 6のスィッチをオンして、 第 2のチャージポンプから正確な負電圧がメ モリセルアレイ 2 1に供給される。
なお、 この第 1 1実施形態の半導体記憶装置では、 正極性電源選択回路 2 2に おいて、 チャージポンプ 2 3は第 1のチャージポンプ、 入力電圧判定回路 2 4は 第 1の入力電圧判定回路、 制御回路 2 5は第 1の制御回路であり、 入力電圧判定 回路 2 4が入力電圧 (正電圧）を判定するときの所定電圧は第 1の所定電圧である。 したがって、 上記第 1 0実施形態の半導体記憶装置と同様の効果を有すると共 に、 メモリセルアレイ 2 1に正電圧および負電圧を供給する場合、 十分な電流供 給が可能となる。 また、 上記第 1〜第 6のスィッチに図 2 1に示す構成のスィッチ回路を用いる ことによって、 小さい回路面積で実現可能であり、 かつ、 正極性電源選択回路 2 2および負極性電源選択回路 7 0を正確に動作させる。
また、 上記正極性電源選択回路 2 2の第 1の所定電圧を + 3 V〜+ 1 2 Vの範 囲内の電圧とし、 負極性電源選択回路 7 0の第 2の所定電圧を一 3 V〜一 1 2 V の範囲内の電圧とすることによって、 メモリセルアレイ 2 1を構成するメモリセ ルとしてのメモリ素子に適切な電圧でかつ十分な電流を供給することが可能とな る。
(第 1 2実施形態）
上述した半導体記憶装置の応用例として、 例えば、 図 2 6に示したように、 液 晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
図 2 6に示す液晶パネル 7 0 1は、 液晶ドライバ 7 0 2によつて駆動される。 液晶ドライバ 7 0 2内には、 半導体記憶装置としての不揮発性メモリ部 7 0 3、 S R AM部 7 0 4、 液晶ドライバ回路 7 0 5がある。 不揮発性メモリ部 7 0 3は、 本発明の不揮発性メモリ素子を含み、 好ましくは第 1 0 , 1 1実施形態に記載の 半導体記憶装置よりなる。 不揮発性メモリ部 7 0 3は外部から書換え可能な構成 を有している。
不揮発性メモリ部 7 0 3に記憶された情報は、 機器の電源の投入時に S R AM 部 7 0 4に転写される。 液晶ドライバ回路 7 0 5は、 必要に応じて S R AM部 7 0 4から記憶情報を読み出すことができる。 S R AM部を設けることにより、 記 憶情報の読み出し速度を非常に高速に行なうことができる。
液晶ドライバ 7 0 2は、 図 2 6に示すように液晶パネル 7 0 1に外付けしても ょレ、が、 液晶パネル 7 0 1上に形成してもよい。
液晶パネルは、 各画素に多段階の電圧を与えることによって表示される階調を 変えているが、 与えた電圧と表示される階調との関係は製品ごとにばらつきが生 じる。 そのため、 製品の完成後に個々の製品のばらつきを補正するための情報を 記憶させ、 その情報を基に補正を行なうことにより、 製品間の画質を均一にする ことができる。 したがって、 補正情報を記憶するための書換え可能な不揮発性メ モリを液晶ドライバに搭載することが好ましい。 この不揮発性メモリとして本発 明の不揮発性メモリ素子を用いるのが好ましく、 特に、 本発明の不揮発性メモリ 素子を集積した第 1 0 , 1 1実施形態に記載の半導体記憶装置を用いるのが好ま しい。
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれ ば、 液晶ドライバなどの回路との混載プロセスが容易であることから製造コスト を低減することができる。 また、 第 1 0， 1 1実施形態に記載の半導体記憶装置 は、 比較的メモリ規模が小規模で、 信頼性や安定性が重視される場合に特に好適 である。 通常、 液晶パネルの画像調整用の不揮宪性メモリは、 例えば、 数キロバ ィトであり、 比較的メモリ規模が小規模である。 したがって、 第 1 0 , 1 1実施 形態に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして 用いるのが特に好ましい。
(第 1 3実施形態）
図 2 7は本発明の第 1 3実施形態の携帯電子機器の一例としての携帯電話の概 略ブロック図を示している。
この携帯電話は、 図 2 7に示すように、 制御回路 7 4と、 電池 7 7と、 R F
(無線周波数)回路 7 5と、 表示部 7 2と、 アンテナ 7 1と、 信号線 7 3と、 電力 線 7 6とを備えている。 上記制御回路 7 4は、 上記第 1 0，第 1 1実施形態の半 導体記憶装置 7 4 aが組み込まれている。 なお、 制御回路 7 4は、 同一構造の素 子をメモリ素子および論理回路素子として兼用した集積回路であることが望まし レ、。 これにより、 集積回路の製造が容易になり、 携帯電子機器の製造コストを特 に低減することができる。
このように、 1 トランジスタ当り 2ビットの記憶が可能であり、 かつ微細化が 容易でかつ回路誤動作を防止できる半導体記憶装置を携帯電子機器に用いること により、 携帯電子機器の小型化ができると共に、 信頼性を向上できる。 また、 小 型化により製造コストを削減することができる。
また、 上記第 1〜第 1 3実施形態では、 半導体層上にゲート絶縁膜を介して形 成されたゲート電極と、 上記ゲート電極下に配置されたチヤネゾ 域と、 上記チ ャネノ^域の両側に配置され、 上記チャネル領域と逆導電型を有する拡散領域と、 上記ゲート電極の両側に形成され、 電荷を保持する機能を有するメモリ機能体と からなるメモリ素子をメモリセルとして用いたが、 メモリセルとして用いるメモ リ素子はこれに限らない。

Claims

請 求 の 範 囲
1 . 半導体層（1102)上にグート絶縁膜（1103)を介して形成されたグート電極 (1104)と、 上記ゲート電極（1104)下に配置されたチヤネノ 貝域（1121)と、 上記チ ャネノ 域（1121)の両側に配置され、 上記チヤネノ^ S域（1121)と逆導電型を有す る拡散領域（1107a, 1107b)と、 上記ゲート電極（1104)の両側に形成され、 電荷を 保持する機能を有するメモリ機能体（ 1105a， 1105b)とからなるメモリ素子をメモ リセルとして用いたメモリセルアレイ（21)を備えた半導体記憶装置であって、 上記メモリセルァレイに外部から供給される入力電圧が入力端子に印加され、 出力端子が上記メモリセルアレイの入力端子に接続された第 1のスィツチ (SW1) と、
上記入力電圧が入力端子に印加された第 2のスィツチ (SW2)と、
上記第 2のスィツチ (SW2)の出力端子にポンプ入力端子が接続されたチャージ ポンプ (23)と、
上記チャージポンプ (23)のポンプ出力端子に入力端子が接続され、 出力端子が 上記メモリセルアレイ（21)の入力端子に接続された第 3のスィツチ (SW3)と、 上記入力電圧が所定電圧以下か否かを判定する入力電圧判定回路 (24)と、 上記入力電圧判定回路（24)が上記入力電圧が上記所定電圧を超えたと判定する と、 上記第 1のスィツチ（SW1)をオンして上記第 2および第 3のスィツチ (SW2, SW3)をオフする一方、 上記入力電圧判定回路が上記入力電圧が上記所定電 圧以下であると判定すると、 上記第 1のスィツチ (SW1)をオフして上記第 2およ び第 3のスィツチ (SW2, SW3)をオンする制御回路 (25)とを備えたことを特徴とす る半導体記憶装置。
2 . 請求項 1に記載の半導体記憶装置において、
上記第 1 ,第 2および第 3のスィツチ（SW1，SW2, SW3)夫々は、
ソースが入力端子 (Vin)を形成する第 1の Pチャネル電界効果トランジスタ (31)と、
上記第 1の Pチヤネノレ電界効果トランジスタ（31)のドレインにドレインが接続 され、 ソースが出力端子 (Vout)を形成する第 2の Pチヤネル電界効果 タ (32)と、
上記制御回路（25)からの制御信号に応じて、 上記第 1の Pチャネル電界効果ト ランジスタ（31)のゲートをソースまたは接地の 、ずれか一方に選択的に接続する 第 1の電圧レベルシフタ（33)と、
上記制御回路 (25)からの制御信号に応じて、 上記第 2の Pチャネル電界効果ト ランジスタ（32)のゲートをソースまたは接地のいずれか一方に選択的に接続する 第 2の電圧レベルシフタ（34)とを有することを特徴とする半導体記憶装置。
3 . 請求項 1に記載の半導体記憶装置において、
上記所定電圧は + 3 V〜+ 1 2 Vの範囲内の電圧であることを特徴とする半導 体記憶装置。
4 . 請求項 1乃至 3のいずれか 1つに記載の半導体記憶装置において、
上記第 1のスィツチ (SW1)の出力端子に入力端子が接続され、 その入力端子に 入力された電圧の極性を反転させて上記メモリセルァレイ（21)に出力する電圧極 性反転回路 (26)を備えたことを特徴とする半導体記憶装置。
5 . 半導体層（1102)上にグート絶縁膜（1103)を介して形成されたグート電極
(1104)と、 上記ゲート電極（1104)下に配置されたチヤネノ^域（1121)と、 上記チ ャネル領域（1121)の両側に配置され、 上記チャネル領域（1121)と逆導電型を有す る拡散領域（1107a, 1107b)と、 上記ゲート電極（1104)の両側に形成され、 電荷を 保持する機能を有するメモリ機能体（1105a, 1105b)とからなるメモリ素子をメモ リセルとして用いたメモリセルアレイ（21)を備えた半導体記憶装置であって、 上記メモリセルァレイ（21)に外部から供給される負極性の入力電圧が入力端子 に印加され、 出力端子が上記メモリセルアレイ（25)の入力端子に接続された第 1 のスィツチ（SW1)と、
上記負極 ¾Ξの入力電圧が入力端子に印加された第 2のスィツチ (SW2)と、 上記第 2のスィツチ (SW2)の出力端子にポンプ入力端子が接続されたチャージ ポンプ（23)と、
上記チャージポンプ (23)のポンプ出力端子に入力端子が接続され、 出力端子が 上記メモリセルアレイ（21)の入力端子に接続された第 3のスィツチ (SW3)と、 上記入力電圧が所定電圧以上か否かを判定する入力電圧判定回路（24)と、 上記入力電圧判定回路 (24)が上記入力電圧が所定電圧未満であると判定すると、 上記第 1のスィッチ (SW1)をオンして上記第 2および第 3のスィッチ (SW2, SW3)を オフする一方、 上記入力電圧判定回路（24)が上記入力電圧が上記所定電圧以上で あると判定すると、 上記第 1のスィツチ (SW1)をオフして上記第 2および第 3の スィツチ（SW2, SW3)をオンする制御回路 (25)とを備えたことを特徴とする半導体
6 . 請求項 5に記載の半導体記憶装置において、
上記第 1 ,第 2および第 3のスィッチ (SW1〜3)夫々は、
ソースが入力端子 (Vin)を形成する第 1の Nチヤネル電界効果
(31)と、
上記第 1の Nチャネル電界効果
され、 ソースが出力端子 (Vout)を形成する第 2の Nチャネル電界効果
タ（32)と、
上記制御回路（25)からの制御信号に応じて、 上記第 1の Nチャネル電界効果ト ランジスタ（31)のゲートをソースまたは接地のいずれか一方に選択的に接続する 第 1の電圧レベルシフタ（33)と、
上記制御回路（25)からの制御信号に応じて、 上記第 2の Nチャネル電界効果ト ランジスタ（32)のゲートをソースまたは接地のいずれか一方に選択的に接続する 第 2の電圧レベルシフタ（34)とを有することを特徴とする半導体記憶装置。
7 . 請求項 5に記載の半導体記憶装置において、
上記所定電圧は一 3 V〜一 1 2 Vの範囲内の電圧であることを特徴とする半導 体記憶装置。
8 . 半導体層（1102)上にグート絶縁膜（1103)を介して形成されたゲート電極 (1104)と、 上記ゲート電極（1104)下に配置されたチャネル領域（1121)と、 上記チ ャネノ^域（1121)の両側に配置され、 上記チヤネノ^域（1121)と逆導電型を有す る拡散領域（1107a, 1107b)と、 上記ゲート電極（1104)の両側に形成され、 電荷を 保持する機能を有するメモリ機能体（1105a， 1105b)とからなるメモリ素子をメモ リセルとして用いたメモリセルアレイ（21)を備えた半導体記憶装置であって、 上記メモリセルァレイ（21)に外部から供給される正極性の入力電圧が入力端子 に印加され、 出力端子が上記メモリセルァレイの入力端子に接続された第 1のス ィツチ (SW1)と、
上記正極性の入力電圧が入力端子に印加された第 2のスィツチ (SW2)と、 上記第 2のスィツチの出力端子にポンプ入力端子が接続された第 1のチャージ ポンプ (23)と、
上記第 1のチャージポンプ (23)のポンプ出力端子に入力端子が接続され、 出力 端子が上記メモリセルアレイ（21)の入力端子に接続された第 3のスィツチ (SW3) と、
上記正極性の入力電圧が第 1の所定電圧以下か否かを判定する第 1の入力電圧 判定回路（24)と、
上記第 1の入力電圧判定回路 (24)が上記正極性の入力電圧が上記第 1の所定電 圧を超えたと判定すると、 上記第 1のスィツチ (SW1)をオンして上記第 2および 第 3のスィツチ (SW2, SW3)をオフする一方、 上記第 1の入力電圧判定回路が上記 正極性の入力電圧が上記第 1の所定電圧以下であると判定すると、 上記第 1のス ィツチ（SW1)をオフして上記第 2および第 3のスィツチ（SW2, SW3)をオンする第 1 の制御回路（25)と、
上記メモリセルァレイに外部から供給される負極性の入力電圧が入力端子に印 加され、 出力端子が上記メモリセルアレイの入力端子に接続された第 4のスイツ チと、
上記負極性の入力電圧が入力端子に印加された第 5のスィツチと、
上記第 5のスィツチの出力端子にポンプ入力端子が接続された第 2のチャージ ポンプと、
上記第 2のチャージポンプのポンプ出力端子に入力端子が接続され、 出力端子 が上記メモリセルァレイの入力端子に接続された第 6のスィッチと、
上記負極性の入力電圧が第 2の所定電圧以上か否かを判定する第 2の入力電圧 判定回路と、
上記第 2の入力電圧判定回路が上記負極性の入力電圧が上記第 2の所定電圧未 満であると判定すると、 上記第 4のスィツチをオンして上記第 5および第 6のス ィツチをオフする一方、 上記第 2の入力電圧判定回路が上記負極性の入力電圧が 上記第 2の所定電圧以上であると判定すると、 上記第 4のスィツチをオフして上 記第 5および第 6のスィッチをオンする第 2の制御回路とを備えたことを特徴と する半導体記憶装置。
9 . 請求項 8に記載の半導体記憶装置において、
上記第 1 ,第 2およぴ第 3のスィツチ (SW1〜3)夫々は、
ソースが入力端子 (Vin)を形成する第 1の Pチャネル電界効果
(31)と、
上記第 1の Pチヤネ 電界効果
され、 ソースが出力端子 (Vout)を形成する第 2の Pチャネル電界効果
タ（32)と、
上記第 1の制御回路（25)からの制御信号に応じて、 上記第 1の Pチャネル電界 効果トランジスタ（31)のゲートをソースまたは接地のいずれか一方に選択的に接 続する第 1の電圧レベルシフタ（33)と、
上記第 1の制御回路（25)からの制御信号に応じて、 上記第 2の Pチャネル電界 効果トランジスタ（32)のゲートをソースまたは接地のいずれか一方に選択的に接 続する第 2の電圧レベルシフタ（34)とを有すると共に、
上記第 4 ,第 5および第 6のスィツチ夫々は、
ソースが入力端子を形成する第 1の Nチャネル電界効果トランジスタと、 上記第 1の Nチャネル電界効果トランジスタのドレインにドレインが接続され、 ソースが出力端子を形成する第 2の Nチヤネル電界効果トランジスタと、
上記第 2の制御回路からの制御信号に応じて、 上記第 1の Nチャネル電界効果 トランジスタのゲートをソースまたは接地のいずれか一方に選択的に接続する第
3の電圧レベルシフタと、
上記第 2の制御回路からの制御信号に応じて、 上記第 2の Nチャネル電界効果 トランジスタのゲートをソースまたは接地のいずれか一方に選択的に接続する第
4の電圧レベルシフタとを有することを特徴とする半導体記憶装置。
1 0 . 請求項 8に記載の半導体記憶装置において、
上記第 1の所定電圧は + 3 V〜+ 1 2 Vの範囲内の電圧であり、
上記第 2の所定電圧は— 3 V〜一 1 2 Vの範囲内の電圧であることを特徴とす る半導体記憶装置。
1 1 . メモリセルアレイ（21)と、
上記メモリセルァレイに外部から供給される負極性の入力電圧が入力端子に印 加され、 出力端子が上記メモリセルァレイの入力端子に接続された第 1のスイツ チ (SW1)と、
上記負極性の入力電圧が入力端子に印加された第 2のスィツチ (SW2)と、 上記第 2のスィツチ (SW2)の出力端子にポンプ入力端子が接続されたチャージ ポンプ (23)と、
上記チャージポンプ (23)のポンプ出力端子に入力端子が接続され、 出力端子が 上記メモリセルアレイ（21)の入力端子に接続された第 3のスィツチ (SW3)と、 上記入力電圧が所定電圧以上か否かを判定する入力電圧判定回路 (24)と、 上記入力電圧判定回路 (24)が上記入力電圧が所定電圧未満であると判定すると、 上記第 1のスィツチ（SW1)をオンして上記第 2および第 3のスィツチ（SW2, SW3)を オフする一方、 上記入力電圧判定回路 (24)が上記入力電圧が上記所定電圧以上で あると判定すると、 上記第 1のスィッチ (SW1)をオフして上記第 2および第 3の スィツチ (SW2, SW3)をオンする制御回路 (25)とを備えたことを特徴とする半導体 記憶装置。
1 2 . メモリセルアレイ（21)と、
上記メモリセルァレイ（21)に外部から供給される正極性の入力電圧が入力端子 に印加され、 出力端子が上記メモリセルアレイ（21)の入力端子に接続された第 1 のスィツチ（SW1)と、
上記正極性の入力電圧が入力端子に印加された第 2のスィツチ (SW2)と、 上記第 2のスィツチの出力端子にポンプ入力端子が接続された第 1のチャージ ポンプ (23)と、
上記第 1のチャージポンプ (23)のポンプ出力端子に入力端子が接続され、 出力 端子が上記メモリセルァレイ（21)の入力端子に接続された第 3のスィッチ（SW3) と、
上記正極性の入力電圧が所定電圧以下力否かを判定する第 1の入力電圧判定回 路 (24)と、 上記第 1の入力電圧判定回路 (24)が上記正極性の入力電圧が第 1の所定電圧を 超えたと判定すると、 上記第 1のスィツチ (SW1)をオンして上記第 2および第 3 のスィツチ (SW2，SW3)をオフする一方、 上記第 1の入力電圧判定回路（24)が上記 正極性の入力電圧が上記第 1の所定電圧以下であると判定すると、 上記第 1のス ィツチ（SW1)をオフして上記第 2および第 3のスィツチ（SW2，SW3)をオンする第 1 の制御回路（25)と、
上記メモリセルァレイに外部から供給される負極性の入力電圧が入力端子に印 加され、 出力端子が上記メモリセルァレイの入力端子に接続された第 4のスイツ チと、
上記負極性の入力電圧が入力端子に印加された第 5のスィツチと、
上記第 5のスィツチの出力端子にポンプ入力端子が接続された第 2のチャージ ポンプと、
上記第 2のチャージポンプのポンプ出力端子に入力端子が接続され、 出力端子 が上記メモリセルァレイの入力端子に接続された第 6のスィッチと、
上記負極性の入力電圧が所定電圧以上か否かを判定する第 2の入力電圧判定回 路と、
上記第 2の入力電圧判定回路が上記負極性の入力電圧が第 2の所定電圧未満で あると判定すると、 上記第 4のスィツチをオンして上記第 5および第 6のスイツ チをオフする一方、 上記第 2の入力電圧判定回路が上記負極性の入力電圧が上記 第 2の所定電圧以上であると判定すると、 上記第 4のスィッチをオフして上記第 5および第 6のスィツチをオンする第 2の制御回路とを備えたことを特徴とする 半導体記憶装置。
1 3 . 請求項 1に記載の半導体記憶装置において、 上記メモリ素子の有するメモ リ機能体の少なくとも一部が拡散領域の一部にオーバーラップしていることを特 徴とする半導体記憶装置。
1 4 . 請求項 1に記載の半導体記憶装置において、 上記メモリ素子のグート絶縁 膜の表面と略並行な表面を有して電荷を保持する機能を有する膜 (1242)とチヤネ ノ W貝域又は半導体層（1211)とを隔てる絶縁膜（1241)を有し、 絶縁膜（1241)膜厚 (T1)が、 ゲート絶縁膜（1214)の膜厚 (T2)より薄く、 かつ 0 . 8 n m以上であるこ とを特徴とする半導体記憶装置。
1 5 . 請求項 1に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
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