WO2004057757A1 - オーディオアンプ - Google Patents

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Kazunobu Ohkuri
Toshihiko Masuda
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Sony Corporation
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    • H03M3/506Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a pulse width modulator

Definitions

  • the present invention relates to an audio amplifier.
  • FIG. 3 shows an example of such a digital audio amplifier.
  • a digital audio signal S 11 is supplied from an input terminal 11 to an oversampling circuit 2, and the digital frequency of the digital audio signal is, for example, eight times that of a sampling frequency of eight.
  • the digital signal S12 is oversampled to the signal S12, and the digital signal S12 is supplied to the ⁇ modulation circuit 14 through a variable attent for adjusting the volume and a tenator circuit 13 to reduce the number of bits. It is requantized into a digital signal S14.
  • the digital signal S14 is supplied to a PWM modulation circuit 15 and converted into a PWM signal S15, and the PWM signal S15 is supplied to a power amplifier 16 operating in class D.
  • This power amplifier 16 is a switching circuit for amplifying power by switching the power supply according to the PWM signal S15, and a smoothing output of the switching circuit. Outputs analog audio signal after DZA conversion and power amplification It consists of a low-nos filter and force. The audio signal power-amplified by the power amplifier 16 is supplied to the speaker 30 via the output terminal 17.
  • a volume control signal S VOL is formed, and this signal S VOL is supplied to the variable attenuator circuit 13 as the control signal. Therefore, when the volume adjustment switch is operated, the attenuation level of the variable attenuator circuit 13 changes, and the volume of the reproduced sound output from the speed 30 is changed.
  • the ⁇ ⁇ modulation circuit 14 has a quantization error feed-knock loop, and is supplied from the variable attenuator circuit 13 to the ⁇ modulation circuit 14. Even when the content of the digital signal S 12 is zero, the ⁇ modulation circuit 14 outputs a digital signal S 14 having a certain value, and the digital signal S 14 is output at a specific frequency. The sound is output as a noise sound.
  • a dither signal forming circuit 18 forms a very small level dither signal SDI, and this dither signal SDI is supplied to a ⁇ modulation circuit 14 and is converted into a digital signal for requantization. Superimposed on S12. Therefore, even when the content of the digital signal S12 output from the variable attenuator circuit 13 is zero, the actual content of the input signal of the ⁇ modulation circuit 15 does not become zero. Output of the noise sound is suppressed.
  • the digital signal S 11 supplied to the input terminal 11 is supplied to the asynchronous detection circuit 19, and the disturbance of the synchronization of the digital signal S 11 is detected.
  • the detection signal SDET is supplied to the circuits 12 to 14 as a muting signal, and when the synchronization of the digital signal S11 is disturbed, the signals S12 and S14 are output. Is set to zero, and as a result, the reproduced sound output from the speaker 30 is muted.
  • the above is an example of an audio amplifier in which the final-stage power amplifier 17 is constituted by a class D amplifier (for example, see Japanese Patent Application Laid-Open No. 2002-158543).
  • the ⁇ modulation circuit 14 At the same time as the digital signal S12 is muted, the dither signal SDI is also muted. Therefore, during muting, the dither signal SDI is suddenly cut off, and a noise signal is generated due to the sudden cutoff, which is a noise sound from the speaker 30. Will be output.
  • the dither signal SDI is at a very low level, but the presence or absence of the dither signal SDI can be perceived as a difference in noise and level. For this reason, when muting is applied, the dither signal SDI is muted and the noise level changes. However, when the content of the input digital signal S11 is zero (or minute level). In such a case, the change in the noise level is perceived, causing a sense of incongruity. This invention seeks to solve such a problem. Disclosure of the invention
  • the first digital audio signal is synchronized with the second clock by a first clock synchronized with the first digital audio signal and a second clock having a preset frequency.
  • a ⁇ modulation circuit for requantizing the second digital audio signal into a third digital audio signal having a smaller number of bits
  • a PWM modulation circuit for converting the third digital audio signal into a PWM signal
  • a class D power amplifier to which the PWM signal output from the PWM modulation circuit is supplied;
  • a a dither signal forming circuit that supplies a dither signal to the modulation circuit and superimposes the dither signal on the third digital audio signal
  • the dither signal is continuously supplied to the ⁇ modulation circuit, and the digital audio signal having this dither signal is converted into a PWM signal to be a class D signal. Supplied to one amplifier.
  • FIG. 1 is a system diagram showing one embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the present invention.
  • FIG. 3 is a system diagram for explaining the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows an example of a digital audio amplifier 10 according to the present invention.
  • a digital audio signal S 11 is supplied from an input terminal 11 to an oversampling circuit 12. Further, the digital signal S 11 of the input terminal 11 is supplied to the PLL 21 to be synchronized with the digital signal S 11, and that the clock S PLL having a frequency n times the sampling frequency is used. It is formed and supplied to the oversampling circuit 12 as a clock for the oversampling.
  • the oversampling magnification n is set to, for example, a value as shown in FIG. 2 corresponding to the sampling frequency of the digital signal S11.
  • the digital signal S 11 supplied thereto is synchronized with the signal S 11, and has a digital signal S 12 of n times the sampling frequency. Oversampled.
  • the digital signal S12 is supplied to the sample converter circuit 23 as a conversion input. Further, the clock SPLL power S from the PLL 21 is supplied to the conversion rate converter 23 as a pin on the conversion input side.
  • the converted digital signal S23 is supplied to a variable attenuator circuit 13 for adjusting the volume, and a control signal SVOL from a system controller (not shown) is supplied.
  • the digital signal S12 whose level has been controlled is supplied to the ⁇ modulation circuit 14 and requantized into a digital signal S14 having a reduced number of bits.
  • a dither signal S DI of a very small level is formed in the dither signal forming circuit 18.
  • the dither signal SDI is supplied to the digital signal S supplied to the ⁇ modulation circuit 14. Superimposed on 23.
  • the digital signal S14 requantized by the ⁇ modulation circuit 14 is supplied to a PWM modulation circuit 15 and converted into a PWM signal S15, and the PWM signal S15 is converted. 15 is supplied to the power amplifier 16 of class D operation and power amplified, and the amplified output is supplied to the speaker 30 through the output terminal 17.
  • the clock SGEN from the forming circuit 22 and the GEN force S are supplied to the circuits 13 to 15 and 18 as those clocks. I Therefore, the output side circuits 13 to 15 and 18 of the sample converter circuit 23 are operating in synchronization with the clock SGEN.
  • the digital signal S11 supplied to the input terminal 11 is supplied to the asynchronous detection circuit 19, and the sampling frequency of the input digital signal S11 is equal to the sampling frequency of the input digital signal S11 from the PLL 21.
  • a synchronized clock is taken out, and this clock is supplied to the asynchronous detection circuit 19, and the synchronous disturbance of the digital signal S11 supplied to the input terminal 11 is detected.
  • the detection signal S DET is supplied as a muting signal to the input side of the oversampling circuit 12, the input side of the sampling converter circuit 23, and the variable attenuator circuit 13, and is supplied as a digital signal.
  • the content of the signal S12 is set to zero, and the operation of the input side of the sampling converter circuit 23 is stopped.
  • the digital audio signal S11 supplied to the input terminal 11 has a sampling frequency of 384k by the sampling converter circuit 23 regardless of the sampling frequency.
  • the sample signal is converted into a digital signal of 1 Hz, then converted into a PWM signal S 15, amplified in power, and supplied to the speaker 30.
  • the synchronization of the digital signal S11 is temporarily stopped.
  • this disturbance of synchronization is detected by the asynchronous detection circuit 19, and the over-sampling circuit 12 and the sampling circuit are detected by the detection signal SDET.
  • the operation of the input side of the ring converter circuit 23 is stopped. Therefore, during the period of the detection signal SDET, the digital signal S12 is cut off.
  • the output side is still supplied with the clock S GEN power S Since the operation is continued, the digital signal S23 is continuously output from the sampling converter circuit 23. However, at this time, the operation of the input side of the sample converter circuit 23 is stopped, and the detection signal S DET is also supplied to the variable attenuator circuit 13. The content of the digital signal S23 output from the attenuator circuit 13 is zero.
  • the ⁇ modulation circuit 14 Since such a digital signal S23 is supplied to the ⁇ modulation circuit 14 and the detection signal S DET is not supplied to the ⁇ modulation circuit 14, During the period of the detection signal S DET, the ⁇ ⁇ modulation circuit 14 outputs a digital signal S 14 having zero content, and the digital signal S 14 is supplied to the PWM modulation circuit 15. Therefore, during the period of the detection signal S DET, the input audio signal S 11 is muted. That is, the period of the detection signal SDET is a matching period.
  • the muting is performed in the digital audio amplifier shown in FIG. 1, but also during the muting period, the dither signal SDI is supplied to the ⁇ modulation circuit 14. Therefore, even if the content of the digital signal S23 supplied thereto is zero, the signal component that becomes a noise sound of a specific frequency can be output from the ⁇ modulation circuit 14. Absent. Also, the dither signal SDI is supplied to the ⁇ modulation circuit 14 also during the muting period, so that when muting is not applied and when it is applied, the muting is performed. And the noise level. Therefore, when the content of the input digital signal S11 is zero (or very small level), even if muting is applied, a change in the noise level is perceived, causing a sense of incongruity. There is nothing.
  • the dither signal SDI is maintained when the muting is started when the muting is not performed, and when the muting is released from the muted state. Therefore, no noise signal is generated, and no noise is output from the speaker 30.
  • the noise level change is perceived to cause a sense of incongruity even if the muting is applied. Absent. Also, when muting is applied from a state where muting is not applied, and when muting is released from the muting state, no noise signal is generated. Also, there is no noise output from the speed.

Abstract

 D級パワーアンプを有するオーディオアンプにおいて、ミューティング時のノイズを抑制する。 デジタルオーディオ信号S11をデジタルオーディオ信号S23にサンプリングレート変換するサンプリングレートコンバータ回路23と、デジタルオーディオ信号S23をビット数の少ないデジタルオーディオ信号S14に再量子化するΔΣ変調回路14とを設ける。デジタルオーディオ信号S14をPWM信号S15に変換するPWM変調回路15と、このPWM信号S15が供給されるD級パワーアンプ16とを設ける。デジタルオーディオ信号S23にディザ信号SDIを重畳するディザ信号形成回路18と、ミューティング信号SDETを形成する回路19とを設ける。ミューティング時、ミューティング信号SDETによりサンプリングレートコンバータ回路23の入力側を停止させる。

Description

オーディ オアンプ
技術分野
こ の発明は、 オーディ オアンプに関する。
背景技術
オーディ オアンプにおいて、 その最終段のパワーアンプをい わゆる D級アンプによ り 構成すれば、 全体をデジタル化する こ と ができ、 デジタルオーディ オアンプとする こ と ができ る。 図 3 は、 そのよ う なデジタルオーディ オアンプの一例を示す すなわち、 デジタルオーディオ信号 S 1 1が、 入力端子 1 1 から オーバーサンプリ ング回路 2 に供給されて、 サンプリ ング周 波数が例えば 8 倍のデジタル信号 S 1 2にオーバーサンプ リ ン グされ、 このデジタル信号 S 12が、 音量調整用の可変ア ツ,テネ ータ回路 1 3 を通じて Δ Σ変調回路 1 4 に供給され、 ビッ ト数 を低減したデジタル信号 S 14に再量子化される。 そ して、 こ の デジタル信号 S 14が P W M変調回路 1 5 に供給されて P W M 信号 S 15に変換され、 この P W M信号 S 15が D級動作のパワー アンプ 1 6 に供給される。
こ のパワーアンプ 1 6 は、 P WM信号 S 15にしたがって電源 電庄をス ィ ッチングする こ と によ り 電力増幅をする スィ ツチ ング回路と、 そのスィ ツチング出力を平滑する こ と によ り D Z A変換お よび電力増幅されたアナロ グオーディ オ信号を出力 する ローノ スフィルタ と力 ら構成される。 そ して、 このパワー アンプ 1 6 によ り 電力増幅されたオーディ オ信号が、 出力端子 1 7 を通じてス ピーカ 3 0 に供給される。
さ らに、 システム コ ン ト ローラ (図示せず) において、 音量 制御信号 S VOLが形成され、 この信号 S VOLが可変ア ツテネータ 回路 1 3 にその制御信号と して供給される。 したがって、 音量 調整用のスィ ッチを操作する と、 可変ア ツテネータ回路 1 3 の 減衰 レベルが変化 してス ピー力 3 0 か ら 出力 される再生音の 音量が変更される。
また、 この と き、 Δ Σ変調回路 1 4 は量子化誤差のフィ ー ド ノ ッ クループを有している ので、 可変ア ツテネ ータ回路 1 3 か ら Δ Σ変調回路 1 4 に供給されるデジタル信号 S 1 2の内容が ゼロ の と きでも、 Δ ∑変調回路 1 4 からは何らか値を持つデジ タル信号 S 14が出力 されて しまい、 このデジタル信号 S 14が特 定の周波数のノ イ ズ音と してス ピーカ 3 0 力、ら 出力 されて し ま う 。
そこで、 ディ ザ信号形成回路 1 8 において、 微小レベルのデ ィ ザ信号 S D Iが形成され、 こ のディ ザ信号 S D Iが Δ ∑変調回路 1 4 に供給されて再量子化される と き のデジタル信号 S 1 2に 重畳される。 したがって、 可変ア ツテネータ回路 1 3 から出力 されるデジタル信号 S 12の内容がゼロ の と きでも、 Δ ∑変調回 路 1 5 の実質的な入力信号の内容はゼロ にはな らないので、 ノ ィ ズ音の出力 される こ と が抑制される。
さ らに、 デジタル信号 S 1 1を提供する ソース機器の切 り 換え などによ り 、 入力端子 1 1 に供給されるデジタル信号 S 1 1が切 り 換えられた り 、 途切れた り した場合、 デジタル信号 S 1 1の同 期が一時的に乱れ、 こ の同期の乱れがノ イ ズ音と してス ピーカ 3 0 力 ら出力 されて しま う 。
そこで、 入力端子 1 1 に供給されたデジタル信号 S 1 1が非同 期検出回路 1 9 に供給されてデジタル信号 S 1 1の同期の乱れ が検出 される。 そ して、 こ の検出信号 S DETが回路 1 2 ~ 1 4 にミ ユ ーティ ング信号と して供給され、 デジタル信号 S 1 1の同 期が乱れた と き、 信号 S 1 2、 S 14の内容がゼロ と され、 こ の結 果、 ス ピーカ 3 0 から出力 される再生音が ミ ュ ティ ングされ る。
以上が、 最終段のパワーアンプ 1 7 を D級アンプによ り 構成 したオーディ オアンプの一例である (例えば、 特開 2 0 0 2 — 1 5 8 5 4 3 号公報参照) 。
と こ ろで、 図 3 に示すよ う なオーディ オアンプの場合、 非同 期検出回路 1 9 の検出信号 S DE Tによ り ミ ューティ ングがかか つたと き、 Δ ∑変調回路 1 4 において、 デジタル信号 S 1 2が ミ ユ ーティ ングされる と 同時に、 ディ ザ信号 S D Iも ミ ューティ ン グされる。 したがって、 ミ ューティ ング時には、 ディ ザ信号 S D Iが急激に遮断される こ と になるので、 こ の急激な遮断によ り ノイ ズ信号が発生して しまい、 これがス ピーカ 3 0 から ノイ ズ 音と して出力 されて しま う 。
また、 ディ ザ信号 S D Iは微小レベルであるが、 ディ ザ信号 S D Iの有無はノ イ ズ,レベルの違い と して知覚でき る。 こ のため、 ミ ユ ーティ ングがかかる と 、 ディ ザ信号 S D Iが ミ ユ ーティ ング さ てノ ィ ズレベルが変化するが、 入力デジタル信号 S 1 1の内 容がゼロ (ない し微小レベル) の場合には、 そのノイ ズレベル の変化が知覚されて しまい、 違和感を生じて しま う。 こ の発明は、 こ の よ う な問題点を解決しよ う とする も のであ る。 発明の開示
この発明においては、 例えば、
第 1 のデジタルオーディ オ信号を、 これに同期 した第 1 のク 口 ッ ク および予め設定された周波数を有する第 2 のク 口 ッ ク によ り 、 第 2 のク ロ ッ ク に同期 した第 2 のデジタルオーディ オ 信号にサンプ リ ングレー ト変換するサンプ リ ングレー ト コ ン ノ ータ回路と、
第 2 のデジタルオーディ オ信号を ビッ ト数の少ない第 3 の デジタルオーディ オ信号に再量子化する Δ Σ変調回路と 、
第 3 のデジタルオーディ オ信号を P W M信号に変換する P W M変調回路と、
P W M変調回路から出力 される P W M信号が供給される D 級パワーアンプと 、 .
A ∑変調回路にディ ザ信号を供給して上記第 3 のデジタル オーディ オ信号にディ ザ信号を重畳するディ ザ信号形成回路 と、
ミ ューティ ング信号を形成する回路と を有し、
ミ ューティ ング時、 ミ ューティ ング信号によ り サンプリ ング レー ト コ ンバータ回路の入力側を停止させる
よ う に したオーディ オアンプとする ものである。
したがって、 ミ ューティ ングにおいても、 ディ ザ信号が継続 して Δ Σ変調回路に供給され、 こ のディ ザ信号を有するデジタ ルオーディ ォ信号が P W M信号にコ ンパータ されて D級ノ ヮ 一ア ンプに供給される。 図面の簡単な説明
図 1 は、 こ の発明の一形態を示す系統図である。
図 2 は、 こ の発明を説明するための図である。
図 3 は、 こ の発明 を説明するための系統図であ る。 発明 を実施する ための最良の形態
図 1 は、 こ の発明によ るデジタルオーディ オアンプ 1 0 の一 例を示 し、 デジタルオーディ オ信号 S 1 1が、 入力端子 1 1 か ら オーバーサンプ リ ング回路 1 2 に供給される。 また、 入力端子 1 1 のデジタル信号 S 1 1が P L L 2 1 に供給さ れてデジタル 信号 S 1 1に同期 し、 かつ、 そのサンプリ ング周波数の n倍の周 波数のク 口 ッ ク S PLLが形成され、 こ のク 口 ッ ク S PLL ;^オーバ 一サンプ リ ング回路 1 2 にそのオーバーサ ンプ リ ング用 の ク ロ ッ ク と して供給される。 こ の場合、 オーバーサンプ リ ングの 倍率 n は、 デジタル信号 S 1 1のサンプ リ ング周波数に対応 して 例えば図 2 に示すよ う な値と される。
こ う して、 オーバーサンプ リ ング回路 1 2 において、 これに 供給されたデジタル信号 S 1 1は、 信号 S 1 1に同期 し、 かつ、 n 倍のサンプ リ ング周波数のデジタ ル信号 S 1 2にオーバーサ ン プ リ ングされる。
そ して、 こ のデジタル信号 S 12が、 サンプ リ ングレー ト コ ン パータ 回路 2 3 に変換入力 と して供給ざれる。 また、 P L L '2 1 力 ら の ク ロ ッ ク S PL L力 Sサンプ リ ング レー ト コ ンバータ 回路 2 3 に変換入力側の ク 口 ッ ク と して供給される。 さ らに、 ク ロ ッ ク形成回路 2 2 が、 例えば水晶発振回路およ ぴ分周回路によ り 構成され、 このク ロ ッ ク形成回路 2 2 からは、 周波数が例えば 49.152MHz ( = 48 k Hz X 1024) で、 安定な周波 数および位相のク ロ ック S GEN力 S取 り 出 される。 そ して、 この ク ロ ッ ク S GENカ 、 サンプリ ングレー ト コ ンバータ回路 2 3 に 変換出力側のク ロ ッ ク と して供給される。 こ う して、 サンプリ ングレー ト コ ンバータ回路 2 3 において、 これに供給されたデ ジタル信号 S 12は、 サンプリ ング周波数が例えば周波数 384 k H z ( = 48 k Hz X 8 ) で、 安定な周波数および位相のデジタル信 号 S 23に変換される。
そ して、 このサンプリ ングレー トの変換されたデジタル信号 S 23が、 音量調整用の可変ア ツテネータ回路 1 3 に供給され、 シス テ ム コ ン ト ローラ (図示せず) からの制御信号 S VOLによ り レベルが制御され、 こ の レベルの制御されたデジタル信号 S 12が Δ ∑変調回路 1 4 に供給され、 ビッ ト数を低減したデジタ ル信号 S 14に再量子化される。 なお、 こ の と き 、 ディ ザ信号形 成回路 1 8 において、 微小レベルのディ ザ信号 S DIが形成され. こ のディ ザ信号 S D Iが Δ ∑変調回路 1 4 に供給されるデジタ ル信号 S 23に重畳される。
そ して、 Δ Σ変調回路 1 4 によ り 再量子化されたデジタル信 号 S 14が、 P WM変調回路 1 5 に供給されて P WM信号 S 15に 変換され、 こ の P WM信号 S 15が D級動作のパ ワーアンプ 1 6 に供給されて電力増幅され、 その増幅出力が出力端子 1 7 を通 てス ピーカ 3 0 に供給される。
なお、 この と き、 形成回路 2 2 力 らのク ロ ッ ク S GEN力 S、 回 路 1 3 〜 1 5 、 1 8 にそれらのク ロ ック と して供給される。 し たがって、 サンプリ ングレー ト コ ンバータ回路 2 3 の出力側お ょぴ回路 1 3 〜 1 5 、 1 8 は、 ク ロ ック S GENに同期 して動作 している こ と になる。
さ らに、 入力端子 1 1 に供給されたデジタル信号 S 11が非同 期検出回路 1 9 に供給される と と もに、 P L L 2 1 から入力デ ジタル信号 S 11のサンプリ ング周波数に等しく 、 かつ、 同期 し たク ロ ッ クが取り 出され、 こ のク ロ ックが非同期検出回路 1 9 に供給され、 入力端子 1 1 に供給されたデジタル信号 S 11の同 期の乱れが検出される。
そ して、 この検出信号 S DETが、 オーバーサンプリ ング回路 1 2 、 サンプリ ングレー ト コ ンバータ回路 2 3 の入力側および 可変ア ツテネータ回路 1 3 に ミ ューテ ィ ング信号と して供給 され、 デジタル信号 S 11の同期が乱れたと き、 信号 S 12の内容 がゼロ と される と と もに、 サンプリ ングレー ト コ ンバータ回路 2 3 の入力側の動作が停止させられる。
このよ う な構成によれば、 入力端子 1 1 に供給されたデジタ ルオーディ オ信号 S 11は、 そのサンプリ ング周波数にかかわら ず、 サンプリ ングレー ト コ ンバータ回路 2 3 によ り サンプリ ン グ周波数が 384k Hzのデジタル信号にサンプリ ングレー ト変換 され、その後、 P WM信号 S 15に変換されてから電力増幅され、 ス ピーカ 3 0 に供給される。
そ して、 ソース機器の切 り 換えな どによ り 、 入力端子 1 1 に 供給されるデジタル信号 S 11が切 り 換え られた り 、 途切れた り した結果、 デジタル信号 S 11の同期が一時的に乱れた場合、 こ の同期の乱れが非同期検出回路 1 9 によ り 検出され、 その検出 信号 S DETによ り オーバーサンプ リ ング回路 1 2 およびサンプ リ ングレー ト コ ンバータ 回路 2 3 の入力側の動作が停止 させ られる。 したがって、 検出信号 S DETの期間には、 デジタル信 号 S 1 2が遮断される こ と になる。
しかし、 こ の検出信号 S DETの期間にサンプリ ングレー ト コ ンパータ回路 2 3 の入力側の動作が停止しても、 その出力側は ク ロ ッ ク S GEN力 S供給されている と と も に、 動作が継続してい るので、 サンプリ ングレー ト コンバータ回路 2 3 からはデジタ ル信号 S 23が連続して出力される。 ただし、 この と き、 サンプ リ ングレー ト コ ンバータ 回路 2 3 の入力側の動作が停止 して いる と と もに、 可変ア ツテネータ回路 1 3 にも検出信号 S DET が供給されているので、 可変ア ツテネータ回路 1 3 から出力さ れるデジタル信号 S 23の内容はゼロである。
そ して、 このよ う なデジタル信号 S 23が Δ Σ変調回路 1 4 に 供給される と と もに、 こ の Δ Σ変調回路 1 4 には検出信号 S DE Tは供給されていないので、 検出信号 S DETの期間には、 Δ ∑変 調回路 1 4 から内容がゼロ のデジタル信号 S 1 4が出力 され、 こ のデジタル信号 S 14が P W M変調回路 1 5 に供給される。 した がって、 検出信号 S D E Tの期間には、 入力オーディ オ信号 S 1 1 に対して ミ ューティ ングがかかったこ と になる。 つま り 、 検出 信号 S DETの期間はミ ユ ーティ ング期間である。
以上のよ う に して、 図 1 に示すデジタルオーディ オアンプに おいては、 ミ ューティ ングが実行されるが、. ミ ューティ ング期 間にも、 Δ ∑変調回路 1 4 にはディ ザ信号 S D Iが供給されてい るので、 これに供給されるデジタル信号 S 23の内容がゼロであ つても、 Δ ∑変調回路 1 4から特定の周波数のノイ ズ音と なる 信号成分の出力 される こ とがない。 また、 ミ ユ ーティ ング期間にもディ ザ信号 S DIが Δ ∑変調回 路 1 4 に供給される ので、 ミ ユ ーテ ィ ングがかかっていない と き と 、 かかっ てレヽる と き と で、 ノ イ ズレベルと は等 し く なる。 したがつて、 入力デジタル信号 S 11の内容がゼロ (ない し微小 レべノレ ) の場合に、 ミ ューテ ィ ングがかかっ ても、 ノ イ ズレべ ルの変化が知覚されて違和感を生 じる こ と がない。
さ ら に、 ミ ユ ーティ ングがかかっ ていない状態から ミ ユーテ イ ングがかかる と き、 およびミ ューテ ィ ング状態から ミ ューテ イ ングが解除される と き、 ディ ザ信号 S DIは維続している ので ノ イ ズ信号の発生する こ と がな く 、 ス ピーカ 3 0 から ノ イ ズ音 の出力 される こ と がない。
〔こ の明細書で使用 している略語の一覧〕
D / A Digital to Analog
P L L Phase Locked Loop
P WM Pulse Width Modulation 産業上の利用可能性
こ の発明によれば、 入力デジタルオーディ ォ信号の内容がゼ 口 ない し微小 レベルの場合に ミ ユ ーティ ングがかかっても、 ノ ィ ズレベルの変化が知覚されて違和感を生 じる こ と がない。 ま た、 ミ ューテ ィ ングがかかっていない状態から ミ ューティ ング がかかる と き、 およびミ ューティ ング状態か ら ミ ューティ ング が解除される と き、 ノ イ ズ信号の発生する こ と がな く 、 ス ピー 力 力 ら ノ イ ズ音の出力 される こ と がない。

Claims

請求の範囲
1 . 第 1 のデジタルオーディオ信号を、 これに同期 した第 1 のク ロ ッ ク および安定した所定の周波数の第 2 のク ロ ッ ク に よ り 、 該第 2 のク ロ ック に同期 した第 2 のデジタルオーディ オ 信号にサンプ リ ング レー ト変換するサンプ リ ング レー ト コ ン バータ回路と、
前記第 2 のデジタルオーディ オ信号を ビッ ト数を低減した 第 3 のデジタルオーディ ォ信号に再量子化する Δ ∑変調回路 と、
前記第 3 のデジタルオーディ オ信号を P W M信号に変換す る P W M変調回路と、
前記 P W M変調回路か ら 出力 される上記 P W M信号が供給 される D級ノ ヮ一アンプと、
前記 Δ ∑変調回路にディ ザ信号を供給して上記第 3 のデジ タルオーディ オ信号にディ ザ信号を重畳するディ ザ信号形成 回路と、
ミ ユ ーティ ング信号を形成する回路と を有し、
ミ ユ ーティ ング時、 前記ミ ユ ーティ ング信号によ り 前記サン プリ ングレー ト コ ンバータ回路の入力側を停止させる
よ う にしたオーディ オアンプ。
2 . 前記ミ ューティ ング信号を形成する回路は、 前記第 1 の デジタルオーディ オ信号が非同期状態になったと き、 これを検 出する非同期検出回路と され、
こ の非同期検出回路の検出信号を上記 ミ ューテ ィ ング信号 とする よ う に した請求項 1 に記載のオーディ オアンプ
Figure imgf000014_0002
Figure imgf000014_0001
Fig. 1
2/3
信号 S1 1のサンプリング周波数 倍率 n
32kHz, 44.1 kHz, 48kHz 8 倍
96kHz 4 倍
192kHz 2 倍
Fig. 2
Figure imgf000016_0001
Fig. 3
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