WO2004064159A1 - 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法 - Google Patents

半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法 Download PDF

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WO2004064159A1
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electrode
hole
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Eiji Yoshida
Takao Ohno
Yoshito Akutagawa
Koji Sawahata
Masataka Mizukoshi
Takao Nishimura
Akira Takashima
Mitsuhisa Watanabe
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Fujitsu Limited
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/181—Encapsulation

Definitions

  • TECHNICAL FIELD A semiconductor device, a three-dimensionally mounted semiconductor device, and a method for manufacturing a semiconductor device
  • the present invention relates to a semiconductor device, a three-dimensionally mounted semiconductor device, and a method for manufacturing a semiconductor device, and more particularly to a semiconductor device having a structure suitable for stacked mounting, a three-dimensionally mounted semiconductor device obtained by stacking and mounting this semiconductor device, and The present invention relates to a method for manufacturing a semiconductor device.
  • a thinned semiconductor substrate including a plurality of semiconductor element portions is placed on a portion corresponding to an electrode pad of the semiconductor element.
  • a hole penetrating not only the semiconductor substrate but also the electrode pad is provided, a resin is filled in the through hole, a through hole (re-through hole) is formed in the resin, and a conductive material is filled in the through hole.
  • Filling is performed to form through-via wiring plugs, and then cut and separated for each semiconductor element to form a three-dimensional mounting semiconductor chip.
  • the semiconductor chips are stacked, and the electrical connection between the upper and lower semiconductor chips is made by connecting the through via wiring plugs using solder poles or stud bumps.
  • a through hole is provided in the electrode pad portion, and the through hole is provided in the through hole. Since the via plug a / wire plug is provided via the resin layer, separate electrical connection between the electrode pad and the via plug is required, and an increase in the connection resistance between the two is avoided. Difficult
  • Japanese Patent Application Laid-Open No. 2000-94039 discloses that, after laminating a plurality of semiconductor chips each having a protruding electrode formed on one main surface, the protruding electrode portion of the laminate and the semiconductor chip are stacked. In addition to forming a conductive member through an insulating layer in the through-hole and penetrating below the protruding electrode of a semiconductor chip having a protruding electrode formed on one main surface, a substantially vertical hole is provided through the hole. There is disclosed a second configuration in which a hole is provided, a conductive member is formed in the through-hole via an insulating layer, and a semiconductor chip having the protrusion electrode and the conductive member in the through-hole portion is stacked.
  • the hole formed through the semiconductor chip has a high aspect ratio and is almost vertical, an insulating layer and a conductive layer are formed in the through hole with a sufficient thickness. It is difficult.
  • Japanese Patent Application Laid-Open No. H10-222383 discloses that after forming an insulating layer on a device forming surface of a silicon substrate, the insulating layer passes through the insulating layer and extends almost vertically to a certain depth of the silicon substrate. After forming a hole, filling the hole with a metal, and further forming a pad on the upper portion of the hole, reducing the thickness of the silicon substrate from the back surface of the silicon substrate to expose the filling metal layer. Thus, it is disclosed that a through-plug is formed.
  • a circuit element is formed on the element formation surface. It is also disclosed that such a silicon substrate is laminated.
  • the hole formed through the silicon substrate has a high aspect ratio and is almost vertical, so that the insulating layer and the conductive layer have a sufficient thickness in the through hole. It is difficult to form with.
  • Japanese Patent Application Laid-Open No. Hei 8-3066724 discloses a method of forming a circuit pattern on a semiconductor chip.
  • a penetrating etching hole is formed near the non-circuit forming surface (back surface) of the semiconductor chip in the vicinity of the electrode pad on the surface, and a conductive material is formed in the etching hole portion to form a back surface of the semiconductor chip. It is disclosed that an external terminal is provided in the device and that a plurality of the semiconductor chips are stacked.
  • Japanese Patent Application Laid-Open No. H11-125130 discloses that a through hole is formed from the lower surface to the upper surface of a silicon substrate, and a through contact region is formed in the through hole with an insulating layer interposed therebetween. It has been disclosed that the electrodes of the electronic components formed on the upper surface of the silicon substrate are connected to the through contact regions via a metal layer, thereby electrically deriving the electronic components on the lower surface of the silicon substrate. I have.
  • This structure does not mention the technical idea of stacking a plurality of semiconductor layers, and thus does not suggest a configuration in which a through hole is provided in a semiconductor substrate in an electrode pad portion.
  • a memory three-dimensional mounting semiconductor device requires a memory semiconductor chip for reading and writing data to be specified from among a plurality of stacked memory semiconductor chips.
  • Chip selection means The conventional memory three-dimensionally mounted semiconductor device has a configuration in which a chip select circuit as chip select means is provided in each memory semiconductor chip. The portion where the chip select circuit is formed is the surface of the memory semiconductor chip on which the integrated circuit is formed. As a result, the size of each memory semiconductor chip increases, and the size of the memory three-dimensionally mounted semiconductor device in a plan view increases, making it difficult to reduce the size.
  • a general object is to provide a (semiconductor chip), a three-dimensional mounting structure of the semiconductor device, and a method of manufacturing the semiconductor device.
  • a more specific object of the present invention is to have a substrate having first and second sides, front and back, Also, in a semiconductor device having an integrated circuit portion and an electrode pad on the first surface, the substrate is formed so as to be concave from the second surface and penetrate through the substrate, and the bottom is formed on the substrate.
  • An object of the present invention is to provide a semiconductor device having a lead portion for leading an electrode pad electrically to the second surface of the substrate.
  • the resistance value of the electrode pad does not increase unnecessarily.
  • the upper surface of the electrode pad can be used for wire bonding.
  • a more specific object of the present invention is to have a substrate having first and second surfaces that are front and back, and to have an integrated circuit portion and an electrode pad on the first surface, A plurality of semiconductor devices each having a lead-out portion for electrically leading electrode pads to the second surface of the substrate are stacked in such a manner that the electrode pads of each semiconductor device are electrically connected to each other. To provide a three-dimensionally mounted semiconductor device having a certain configuration.
  • the electrode pad since the electrode pad is not broken, it is possible to use the upper surface of the electrode pad to make electrical connection between the upper and lower semiconductor devices. Also, since the electrode pads are not broken, the resistance of the electrode pads does not increase unnecessarily.
  • a more detailed object of the present invention is to adhere a first surface side of a semiconductor substrate to a support plate member, grind a second surface of a wafer to make the semiconductor substrate thin,
  • a method of manufacturing a semiconductor device in which a surface side of a substrate is etched to form a hole which penetrates the substrate and exposes the bottom surface of the electrode pad at the bottom thereof, and a leading portion is formed inside the hole. Is to do.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is an enlarged view of a through electrode portion and an electrode pad in FIG.
  • FIG. 3 is a view showing a three-dimensionally mounted semiconductor device according to a second embodiment of the present invention.
  • FIG. 4 is an enlarged view of the apparatus main body in FIG.
  • FIG. 5 is a view showing a three-dimensionally mounted semiconductor device according to a third embodiment of the present invention.
  • 6A to 6D are views showing the steps of manufacturing the semiconductor device of FIG.
  • FIG. 7A to 7D are views showing a manufacturing process of the semiconductor device following FIG. 6D.
  • FIG. 8A to 8E are views showing a manufacturing process of the semiconductor device following FIG. 7D.
  • FIG. 9 is a view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 10 is an enlarged view of the through electrode portion and the electrode pad in FIG.
  • FIG. 11 is a view showing a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 12 is a view showing a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 13 is a diagram showing another three-dimensionally mounted semiconductor device.
  • FIG. 14 is a diagram showing another three-dimensionally mounted semiconductor device.
  • FIG. 15 is a diagram showing another semiconductor device.
  • FIG. 16 is a diagram showing another semiconductor device.
  • FIG. 17 is an enlarged view of a first modification of the deriving unit.
  • FIG. 18 is an enlarged view showing a second modification of the deriving unit.
  • FIG. 19 is an enlarged view showing a third modification of the deriving unit.
  • FIG. 20 is a diagram showing another three-dimensionally mounted semiconductor device.
  • FIG. 21 is a diagram showing another three-dimensionally mounted semiconductor device.
  • FIG. 22 shows another three-dimensionally mounted semiconductor device.
  • FIGS. 23A to 23C are diagrams showing modified examples of the structure for supporting the silicon wafer.
  • FIGS. 24A to 24C are diagrams for explaining the bonding of the Cu support plate member to the silicon wafer. .
  • FIG. 25 is a view showing a memory three-dimensionally mounted semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 26 is a perspective view showing the memory three-dimensionally mounted semiconductor device of FIG.
  • FIG. 27A is a plan view showing a state where the wiring of the lowermost memory semiconductor device in FIG. 25 is cut.
  • FIG. 27B is a diagram showing a cross section substantially along the line XXVII-XXVII in FIG.
  • FIG. 28A is a plan view showing a state in which the Tori BI spring of the memory semiconductor device at the second tier from the lowest position in FIG. 25 is cut off.
  • FIG. 28B is a diagram showing a cross section substantially along the line XXVIII-XXVin in FIG.
  • FIG. 29D is a plan view showing a state in which the third line of the memory semiconductor device from the lowest position in FIG.
  • FIG. 29B is a diagram showing a cross section substantially along the line XIX-XXIX in FIG.
  • FIG. 3OA is a plan view showing a state in which the wiring of the uppermost memory semiconductor device in FIG. 25 is cut.
  • FIG. 30B is a diagram showing a cross section substantially along the line XXX-XXX in FIG.
  • FIG. 31 is a diagram showing a state where the first manufacturing process of forming the electrode pad structure and the wiring by performing the rewiring process on the lowermost memory semiconductor device is completed.
  • FIG. 32 is a view showing a cross section taken along line ⁇ - ⁇ in FIG.
  • FIG. 33 is a diagram showing a state in which the wiring is cut.
  • FIG. 34 is a diagram showing a state where the back surface of the silicon wafer is ground and thinned.
  • FIG. 35 is a plan view showing a state after the completion of the etching step.
  • FIG. 36 is a diagram showing a cross section taken along line XXXVI-XXXVI in FIG.
  • FIG. 37 is a plan view C in a state where an insulating film is formed.
  • FIG. 38 is a plan view showing a state where slits and the like are formed on the insulating film.
  • FIG. 39 is a view showing a cross section taken along line XXXIX-XXXIX in FIG.
  • FIG. 40 is a sectional view showing a state where a seed metal layer is formed.
  • FIG. 41 is a plan view showing a state where the second electrode portion and the through electrode portion are formed.
  • FIG. 42 is a diagram showing a cross section along the line XLII-XLII in FIG.
  • FIG. 43 is a cross-sectional view of the state where the plating resist has been removed.
  • FIG. 44 is a view showing a memory three-dimensionally mounted semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 45 is a perspective view showing a portion of the memory semiconductor device constituting the memory three-dimensionally mounted semiconductor device of FIG.
  • FIG. 46 is a plan view of the memory semiconductor device of FIG.
  • FIG. 47 is a diagram showing a stacked structure obtained by stacking the memory semiconductor devices of FIG. 45.
  • FIG. 48 is a diagram showing a state of the external select bump terminal-select terminal corresponding processing.
  • FIG. 49 is a view showing a memory three-dimensionally mounted semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 1 shows the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 shows an enlarged cross section of a main part of the semiconductor device 10.
  • an electronic circuit section integrated circuit including active elements, passive elements, and electrodes / wiring layers is provided on one main surface 12 of the thinned silicon semiconductor substrate 11. 13) is formed, and the wiring layer derived from the electronic circuit portion 13 extends to the insulating layer 14 # and is electrically connected to the electrode pad 15.
  • the semiconductor substrate 11 is provided with holes 16 at positions corresponding to the electrode pads 15. This hole 16 does not penetrate the electrode pad 15.
  • a buried electrode 18 is provided in the hole 16 via an insulating layer 17 and a base (seed) metal layer 17a formed so as to cover the inner peripheral surface thereof.
  • the buried electrode 18 is electrically connected at one end to an electrode pad, and the other end is provided to slightly protrude from the other main surface 19 of the semiconductor substrate.
  • the buried electrode 18 constitutes the “leading part” described in the claims.
  • the buried electrode 18 penetrates the semiconductor substrate 11, but does not penetrate the electrode pad 15. ), Through the opening 20 formed in the insulating layer 17 It is electrically connected to the ground electrode 18. Therefore, the buried electrode 18 and the electrode pad 15 can be connected with low resistance.
  • an active element, a passive element, and a semiconductor substrate (wafer) 11 having a substantially circular shape are formed on one main surface 12 of the semiconductor substrate 11 by a well-known wafer process.
  • An electronic circuit section (integrated circuit section) 13 composed of electrodes / wiring layers is formed.
  • the electrode pads 15 are formed simultaneously with the electrodes z / a of the electronic circuit portion, as shown in FIG. 2, for example, three aluminum (A1) layers 15 Aa, It is composed of 15 Ab, 15 Ac, and tungsten (W) plugs 15 Ba, 15 Bb, 15 Bc disposed therebetween.
  • a plating layer consisting of a gold (Au) top layer, nickel (Ni) / copper (Cu) / titanium (i) underlayer is provided as necessary.
  • the other main surface 19 of the semiconductor substrate is subjected to a grinding treatment by a known method, and the thickness of the semiconductor substrate 11 is set to 25 to 100 ⁇ .
  • a selective etching process is performed on the thinned semiconductor substrate at a position corresponding to the electrode pad 15 from the other main surface 19 side, penetrating the semiconductor substrate and the insulating layer 14, and A through hole 16 reaching the lowermost aluminum layer 15 Aa constituting the pad 15 is formed.
  • a known photo etching method can be applied as the selective etching process.
  • the formed hole 16 is etched (diameter Dl) on the other main surface 19 side of the semiconductor substrate and small (D 2) on the one main surface 12 side (electrode pad side). It is formed with a tapered shape (conical shape).
  • the etching process can be performed in a short time and with high accuracy.
  • the insulating layer 1 of silicon oxide (Si02) having a thickness of about 1 ⁇ m is formed.
  • the insulating layer 17 may be a silicon nitride (Si3N4) layer, and a sputtering method or a chemical vapor deposition (CVD) method can be used for forming these layers.
  • Si3N4 silicon nitride
  • CVD chemical vapor deposition
  • the insulating layer 17 is formed with a substantially uniform thickness. At this time, the insulating layer 17 is also formed on the other main surface 19 of the semiconductor substrate. Next, by applying a selective etching method, the insulating layer 17 covering the electrode pad 15 Aa in the hole 16 is selectively removed to form an opening 20.
  • the hole 16 is filled with copper (Cu) to form a buried electrode 18.
  • the electrode pad 15 disposed on the one main surface 12 side of the semiconductor substrate can be electrically led to the other main surface 19 of the semiconductor substrate via the buried electrode 18.
  • the buried electrode 18 can be formed by electroplating. In such an electric plating, if necessary, an underlayer is first provided by an electric fieldless plating method. As described above, since the semi-finished body substrate is thinned, the electric plating process can be performed in a short time.
  • a plating layer including a gold (Au) surface layer and a nickel (Ni) underlayer is formed on the surface of the protrusion of the buried electrode 18.
  • the thickness of the nickel layer is about 2 zm and the thickness of the gold layer is about 0.5 ⁇ .
  • dicing is performed on the substantially circular semiconductor substrate by a well-known method to form individual semiconductor devices (semiconductor chips) 10.
  • FIG. 3 A structure in which a three-dimensional semiconductor device 50 is formed by using a plurality of semiconductor devices 10 according to the present invention having such a configuration is shown in FIG. 3 as a second embodiment of the present invention.
  • FIG. 4 shows an enlarged cross section of a main part of the semiconductor device 50, that is, a semiconductor device laminated body.
  • the semiconductor device 50 is one of a support substrate (interposer) 51 having an insulating resin sheet as a base material and an electrode / wiring layer disposed on the surface and / or inside thereof.
  • a plurality of semiconductor devices 10 according to the first embodiment are stacked and mounted on the main surface of An external connection terminal 52 is provided on the other main surface of the support substrate 51.
  • the laminate of the semiconductor device 10 is externally sealed with an epoxy resin 53.
  • Such a structure is based on a force for sequentially stacking the semiconductor devices 10 on one main surface of the support substrate (interposer) 51 or a desired number of the semiconductor devices 10 previously stacked and fixed. This can be realized by mounting and fixing on one main surface of the supporting substrate 51, and then performing resin covering.
  • the buried electrode 18 of the lowermost semiconductor device i 0-1 is electrically and mechanically connected to the electrode on the surface of the support substrate 51 by solder bumps 54, and is supported by the semiconductor device 10-1. It is fixed by a resin (underfill) material 55 that fills the space between the substrate 51.
  • the embedded electrode 18 of the semiconductor device 10-2 is mechanically and electrically connected to the electrode pad 15 of the semiconductor device 10-1 by an ultrasonic connection method or a thermocompression bonding method.
  • An underfill material may be filled between the two semiconductor devices as needed.
  • the semiconductor device 1 0- 3, 1 0 which is disposed on the upper side - by 4 also similar means, stacked 'anchored by b'
  • a thin semiconductor substrate and a semiconductor device 10 in which a buried electrode is provided so as to penetrate the semiconductor substrate are used.
  • the height can be reduced, thereby enabling higher-density mounting.
  • the height (length) of the buried electrode itself is short, its resistance can be made low, and the operation of the semiconductor device can be speeded up.
  • the electrode pads 15 of the semiconductor device 10-4 at the uppermost position and the electrodes of the support substrate 51 It is also possible to perform wire bonding to a pad (not shown) to electrically connect the uppermost semiconductor device 10-4 to the support substrate 51.
  • FIG. 5 A modification of the three-dimensional semiconductor device using a plurality of the semiconductor devices 10 according to the present invention is shown in FIG. 5 as a third embodiment of the present invention.
  • the semiconductor device 50A is a support substrate (interposer 1) 61 having an insulating resin sheet as a base material and having an electrode / fiber layer disposed on its surface and / or inside. On one main surface, a plurality (four in FIG. 5, 10-1 to 10-4 in FIG. 5) of the semiconductor devices 10 according to the first embodiment are stacked and mounted. An external connection terminal 62 is provided on the other main surface of the second embodiment.
  • the laminate of the semiconductor device 10 is externally sealed with the epoxy resin 63.
  • 64 is a solder bump
  • 65 is an underfill material made of resin.
  • the semiconductor device 10-1 is mounted upside down on the support substrate 61, unlike the second embodiment.
  • the semiconductor devices 10-2, 10-3 and 10-4 placed on the semiconductor device 10-1 are also turned upside down.
  • the uppermost semiconductor device 10-4 As the uppermost semiconductor device 10-4, a semiconductor device without a buried electrode can be applied, and the manufacturing cost can be reduced.
  • a method of manufacturing the semiconductor device 10 according to the present invention will be described in more detail. 6 to 8 show steps of manufacturing a semiconductor device having a buried electrode according to the present invention.
  • an electronic circuit unit (integrated circuit unit) 10 including a plurality of active elements, passive elements, and electrode Z wiring layers is formed on one main surface 102 by using a well-known wafer process technique.
  • a wire layer derived from the electronic circuit portion is extended into the insulating layer 104, and the electrode pad 105 is formed.
  • a silicon semiconductor substrate 101 electrically connected to the substrate is formed and prepared.
  • a support substrate 132 is fixed to one main surface 102 of the semiconductor substrate 101 by using a double-sided adhesive tape 131.
  • the double-sided tape 13 1 needs to have a property that it can be easily separated from the semiconductor substrate under a high vacuum or through a temperature profile in the subsequent embedded electrode formation process.
  • a thermal foaming tape eg, Nippon Denko's Riba Alpha (trade name)
  • a UV tape eg, a Sekisui Chemical Co., Ltd. UV tape
  • the support substrate 132 a material having rigidity even when the semiconductor substrate is thinned in a later step, for example, quartz glass, Pyrex glass, a silicon plate, a metal plate, or the like is used. 0.5 to 1.0 mm is used.
  • the other main surface (back surface) 106 of the semiconductor substrate 101 is subjected to a grinding treatment using a known polishing method, and as shown in FIG. Reduce the thickness of the.
  • a process such as light etching or polishing may be applied to the surface to be ground of the semiconductor substrate for the purpose of removing grinding damage or grinding stress.
  • FIG. 6C shows an enlarged portion of the electrode pad 105 in the semiconductor substrate 101 after the grinding process.
  • a photoresist layer is formed on the back surface 106 of the semiconductor substrate, and a selective etching process is performed on the semiconductor substrate at a position corresponding to the electrode pad 105 using a known photo process. Apply.
  • a photoresist pattern is selectively formed (not shown) so that an opening is formed at a position corresponding to the electrode pad 105 on the back surface 106 of the semiconductor substrate, and the resist pattern is used as a mask.
  • a dry etching process using a fluorine-based gas as an etchant is performed to form a hole 107 extending from the back surface of the semiconductor substrate to the surface of the lower surface of the electrode pad (the surface on the semiconductor substrate side).
  • the electrode pad 105 functions as an etching stop layer.
  • the semiconductor substrate must be thin; the time required for the etching is short. It is. .
  • the photoresist is removed.
  • Figure 6D shows the state after the etching process.
  • the hole 107 has a tapered shape in which the opening size on the back surface side of the semiconductor substrate is larger than the opening size on the electrode pad side. That is, the opening has a substantially conical shape.
  • the opening dimension D1 of the hole 107 on the back side of the semiconductor substrate is set to 80 ⁇ , and the electrode pad The opening dimension D 2 can be set to 5 ⁇ .
  • an insulating layer 108 is formed on the inside of the hole 107 and on the back surface 106 of the semiconductor substrate. This situation is shown in Figure 7 7.
  • the insulating layer 108 is for preventing unnecessary conduction between the semiconductor substrate and the buried electrode when the buried electrode is provided in the hole 107 and has a thickness of 1 A silicon oxide film or a silicon nitride film of about m is applied.
  • the insulating layer 108 is formed by a known sputtering method or a vapor deposition (CVD) method. If the sputtering method is used, the temperature can be raised to a maximum of about 80 ° C., and no thermal shock is applied to the double-sided adhesive tape or the like.
  • CVD vapor deposition
  • a dry film 109 is then attached to the back surface 106 of the semiconductor substrate so as to cover the hole 107. Such a state is shown in FIG. 7B.
  • a through hole 110 is formed in the dry film 109 at a position corresponding to the hole 107 and substantially at the center of the electrode pad.
  • the force is shown in Figure 7C.
  • the opening diameter of the through hole 110 is about 30 ⁇ m.
  • the through hole 110 is not formed in the dry film 109.
  • an anisotropic dry etching process is performed using the dry film 109 as a mask, and the insulating layer 108 covering the surface of the electrode pad is selectively removed to form an opening 111. This is shown in Figure 7D.
  • the dry film 109 is removed.
  • the force is shown in Figure 8A.
  • the electrode pad 105 is formed in the insulating layer 108 in the hole 107.
  • the opening made is represented by 1 1 1.
  • a base (seed) metal layer 112 for electric plating is formed in the hole 107 and on the back surface 106 of the semiconductor substrate.
  • the base metal layer 112 is formed in contact with the exposed portion of the electrode pad in the through hole.
  • the base metal layer 112 is composed of a titanium (i) layer (lower layer) having a thickness of 2 ⁇ , a copper (Cu) layer (upper layer) having a thickness of 0.5 / xm, and a copper. As a method for forming these layers, a sputtering method can be applied.
  • a dry film 113 is again adhered to the back surface 106 of the semiconductor substrate so as to cover the hole 107, and a portion of the dry film 113 corresponding to a region where the buried electrode is to be formed. Openings 1 1 4 are formed.
  • the force is shown in Figure 8B.
  • an electric plating process is performed using the dry film 113 as a mask, and the hole 107 is filled with metal to form a buried electrode 115.
  • copper (Cu) is suitable because of the ease of plating and the electrical resistance.
  • a plating layer composed of a gold (Au) surface layer and a nickel (Ni) underlayer is formed on the surface of the buried electrode 115 as necessary.
  • the thickness of the nickel layer is 2 // m and the thickness of the gold layer is about 0.5 / m.
  • the dry film is removed.
  • FIG. 8C Such a state is shown in FIG. 8C.
  • the underlayer (seed) metal layer 112 left around the buried electrode 115 is removed to expose the insulating layer 108.
  • a buried electrode 115 is formed protruding from the back surface 106 of the semiconductor substrate to a height of 5 to 15 m.
  • FIG. 8D Such a state is shown in FIG. 8D.
  • the semiconductor substrate is separated into electronic circuit units (integrated circuit units) by a well-known dicing process. Before or after the dicing process, the double-sided adhesive tape 1331 is removed to form the semiconductor device 10 shown in FIG. 8E and shown in the first embodiment.
  • the buried electrodes are provided corresponding to the positions of the electrode pads. Therefore, in order to stack a plurality of semiconductor devices 10 and to establish electrical connection with each other, it is required that the positions of the electrode pads be identical so that the electrode pads overlap each other.
  • a semiconductor device having similar functions and operations such as a semiconductor memory can relatively easily respond to such a demand.
  • a combination of a semiconductor device mainly composed of a logic circuit or a semiconductor memory and a logic circuit can be used. It is difficult to cope with the combination with the main semiconductor device because the semiconductor chip size is different.
  • the present invention also provides means for facilitating stacking of semiconductor devices that are difficult to combine.
  • FIG. 9 shows a configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 10 shows an enlarged cross section of a main part of the semiconductor device 10A.
  • an electronic circuit section composed of an active element, a passive element, and an electrode Z wiring layer is formed on one main surface 12 of the silicon semiconductor substrate 11.
  • the wiring layer formed from S and derived from the electronic circuit section 13 extends into the insulating layer 14 and is electrically connected to the electrode pad 15.
  • a hole 16 is formed in the semiconductor substrate 11 at a position corresponding to the disgusting electrode pad 15, but the hole 16 does not penetrate the electrode pad 15. .
  • a buried electrode 18 is provided in the hole 16 via an insulating layer 17 formed to cover the inner peripheral surface thereof.
  • the buried electrode 18 is electrically connected to the electrode pad 15 through an opening formed in the insulating layer 17 in the hole 16, and the other end is connected to the other main surface 19 of the semiconductor substrate. It is arranged to protrude slightly.
  • a conductive layer extending from the buried electrode 18 is provided on the other main surface 19 of the semiconductor substrate around the protrusion of the buried electrode 18. 20 force S is arranged.
  • the conductive layer 20 is provided so as to extend toward the inside of the semiconductor device.
  • the extended conductive layer 20 is formed on the plating base (seed) layer with a laminated structure made of an aluminum (A1) surface layer Z nickel (Ni) / copper (Cu).
  • FIG. 11 shows a configuration of a semiconductor device according to a fifth embodiment of the present invention.
  • an electronic circuit section integrated circuit section
  • an active element comprising an active element, a passive element and an electrode / wire layer
  • the wiring layer derived from the electronic circuit portion 13 extends into the insulating layer 14 and is electrically connected to the electrode pad 15.
  • the semiconductor substrate 11 is provided with a hole 16 at a position corresponding to the electrode pad 15, but the hole 16 does not penetrate the electrode pad 15.
  • a buried electrode 18 is provided in the hole 16 via an insulating layer 17 formed to cover the inner peripheral surface thereof.
  • the buried electrode 18 is electrically connected to the electrode pad 15 through an opening formed in the insulating layer 17 in the hole 16, and the other end is connected to the other main surface 19 of the semiconductor substrate. It is arranged to protrude slightly.
  • a conductive layer 21 extending from the electrode pad on the upper surface of the electrode pad, that is, on the upper surface on the one main surface 12 side of the semiconductor substrate, is provided. Will be arranged.
  • the conductive layer 21 is provided so as to extend toward the inside of the semiconductor device.
  • the extended conductive layer 21 is formed of aluminum (A1) on the insulating layer.
  • the provision of the conductive layer 21 that extends strongly increases the electrode area or the electrode pattern length on the front surface side of the semiconductor device 10A.
  • FIG. 12 shows a configuration of a semiconductor device according to a sixth embodiment of the present invention.
  • an electronic circuit section (integrated circuit section) 1 comprising an active element, a passive element, and an electrode / layer is provided on one main surface 12 of the silicon semiconductor substrate 11.
  • the three-layered S is formed, and the wiring layer derived from the electronic circuit part 13 extends into the insulating layer 14 and is electrically connected to the electrode pad 15.
  • the semiconductor substrate 11 is provided with a hole 16 at a position corresponding to the electrode pad 15, but the hole 16 does not penetrate the electrode pad 15.
  • a buried electrode 18 is provided in the hole 16 via an insulating layer 17 formed to cover the inner peripheral surface thereof.
  • the buried electrode 18 is electrically connected to the electrode pad 15 through an opening formed in the insulating layer 17 in the hole 16, and the other end is connected to the other main surface 19 of the semiconductor substrate. It is arranged to protrude slightly.
  • a conductive layer 21 extending from the electrode pad on the upper surface of the electrode pad, that is, on the upper surface on the one main surface 12 side of the semiconductor substrate, is provided. Will be arranged.
  • the other main surface 19 of the semiconductor substrate around the protrusion of the buried electrode 18 is provided with a conductive layer 2 extending from the buried electrode. 0 is established by rooster.
  • These conductive layers 20 and 21 are provided to extend toward a part of the semiconductor device.
  • the provision of the extended conductive layers 20 and 21 substantially increases the electrode area or the electrode pattern length on both the front and back surfaces of the semiconductor device 10A.
  • the semiconductor device provided by these Examples 4 to 6 has a substantially increased electrode area or electrode pattern length. It is possible to stack a plurality of semiconductor devices having different sizes.
  • the electrode pad of the first semiconductor device is in direct contact with the buried electrode of the second semiconductor device.
  • the connection layer can be improved by arranging the plating layer 151 on the substrate.
  • the plating layer is provided on the surface of the protruding portion of the buried electrode.
  • a solder coating 161 such as a solder ball, is further provided.
  • the semiconductor substrate and the buried electrode structure in which metal is filled in the hole penetrating the insulating layer on one main surface of the semiconductor substrate are described.
  • the metal layer 17 1 is formed continuously on the surface, the exposed portion of the electrode pad, and the back surface of the semiconductor substrate to form a buried electrode. good.
  • 17 1 a is a metal layer on the side wall of the hole 16
  • 17 1 b is a metal layer on the main surface 19 of the silicon semiconductor substrate 11.
  • the metal layer can be formed by a sputtering method or the like.
  • the metal layer 171 constitutes the “leading portion” described in the claims.
  • the film formed by the sputtering method can be formed with a substantially uniform thickness.
  • the conductive layer can be formed more easily, so that the time required for manufacturing can be reduced.
  • FIG. 1 Such a structure is shown enlarged in FIG.
  • FIG. 20 shows a configuration in which a plurality of semiconductor devices in which a buried electrode layer is formed by extending a metal layer instead of the buried electrode structure formed by metal filling are stacked.
  • the lowermost semiconductor device 10-1 connected to the supporting substrate is composed of a force S taking a buried electrode by filling the metal, and a semiconductor device 10-2, 1 mounted thereon.
  • a buried electrode 171 constituted by extending a metal layer is applied.
  • gold (A u) After connecting the wires, the gold wire is led out, and the lead-out portion is blown off to form a so-called stud bump 18 1.
  • the stud bumps 18 1 constitute the “lead-out part” described in the claims.
  • the stud bump structure utilizes a wire bonding technique in a semiconductor device, and can be easily and inexpensively implemented using the wire bonding apparatus.
  • FIG. 1 Such a structure is shown in FIG.
  • FIG. 21 shows a configuration in which a plurality of semiconductor devices each having a buried electrode having a stud bump structure are stacked instead of the buried electrode structure formed by metal filling.
  • a semiconductor device 10-1 or 10-2 connected to a supporting substrate a buried electrode 181 having a stud bump structure is applied.
  • an insulating layer is selectively formed in the hole.
  • conductive paste 19 1 may be filled instead of filling the metal layer.
  • the conductive paste 191 constitutes the “lead-out part” described in the claims.
  • the buried electrode structure can be formed at a lower cost by using a method of filling a conductive paste, as compared with a method of filling a metal.
  • Fig. 19 shows the enlarged structure.
  • -FIG. 22 shows a configuration in which a plurality of semiconductor devices each having a buried electrode formed by filling a conductive paste instead of the buried electrode structure formed by filling a metal are stacked.
  • the buried electrode 191 having the filling of the conductive paste is provided. Has been applied.
  • the method of fixing the supporting substrate to one main surface of the semiconductor substrate by using a double-sided tape is adopted.
  • a plating method and a sputtering method are used. May be used to form a base metal layer, and a support substrate made of a metal plate such as a copper (Cu) plate may be provided on the base metal layer via an adhesive.
  • a metal plate such as a copper (Cu) plate
  • a support substrate 201 made of copper (Cu) is fixed to one main surface of the semiconductor substrate 11, and as shown in FIG. After the buried electrode is formed by using 01 as an electrode at the time of forming the buried electrode, the support substrate 201 can be melted and removed as shown in FIG. 23C.
  • the following method can be used as a means for attaching and forming the support substrate 201 made of copper (Cu) to a semiconductor substrate.
  • a gold (Au) surface layer, a nickel (Ni) underlayer, and a plating layer are formed on the electrode pads 15 exposed on one main surface side of the semiconductor substrate 11.
  • 202 is formed by an electroless plating method.
  • nickel (Ni) or nickel (Ni) is formed on the entire surface including the plating layer 202 on the electrode pad 105 and the insulating layer around the electrode pad 15.
  • An underlayer 203 made of titanium (Ti) is formed.
  • an organic adhesive such as serazine (trade name of Mitsubishi Gas Chemical Co., Ltd.) or a polyimide-based heat-resistant adhesive is applied on the underlayer 203. Then, a support substrate 201 made of copper (Cu) having substantially the same size as the semiconductor substrate is attached and fixed.
  • an organic adhesive such as serazine (trade name of Mitsubishi Gas Chemical Co., Ltd.) or a polyimide-based heat-resistant adhesive is applied on the underlayer 203.
  • a support substrate 201 made of copper (Cu) having substantially the same size as the semiconductor substrate is attached and fixed.
  • the copper constituting the supporting substrate is removed with an acid-based etchant, and the adhesive layer is removed with an Al-based etchant.
  • a conductive path penetrating from one main surface to the other main surface of a semiconductor substrate is provided.
  • a hole that penetrates the semiconductor substrate and the insulating layer formed on the surface thereof but does not penetrate the electrode pad is provided. Then, by forming a conductive layer and a force for filling a conductive substance into the holes, a buried conductive layer penetrating the front and back of the semiconductor substrate is formed.
  • the lead-out structure using such a buried conductive layer is different from the means in the prior art, and does not employ a configuration penetrating the electrode pad. Therefore, a laminated structure with high reliability can be realized without impairing the electrical and mechanical connectivity of the electrode pad.
  • FIGS. 25 to 30 show a memory three-dimensionally mounted semiconductor device 50M.
  • the memory three-dimensional mounting semiconductor device 50M is composed of four memory semiconductor devices 10M—1 to 10M—4 formed by a memory integrated circuit.
  • a memory semiconductor device specifying means 290 for specifying a memory semiconductor device to be performed is provided.
  • the memory semiconductor device specifying means 290 includes select electrode pads 209 (see FIGS. 27A and 27B) formed for each memory semiconductor device 10 M ⁇ 1 to ⁇ 0M ⁇ 14, and Select terminals 210-1 to 210-4, and wiring 211-of a comb pattern formed in association with select terminals 210-1 to 210-4 for each memory semiconductor device 10 M-1 to 10 M-4 1 to 211-4 and electrode pad structure 221 to 224, 231 to 234, 241 to 244, 251 to 254, and external select bump terminals 260-1 to 260-4 on the lower surface of the interposer 51M Is done.
  • the memory semiconductor device specifying means 290 is configured by the wirings 271 to 274 and the wirings 211-1 to 211-4 in which the portion indicated by the symbol "X" is cut. Be composed.
  • the electrode pad structure 221 is formed between the first electrode 281 disposed on the front side of the memory semiconductor chip and the side to the back of the memory semiconductor chip.
  • the extended second electrode portion 291 is connected on the side surface of the semiconductor chip.
  • the electrode pad structures 231, 241, and 251 have the same structure as the electrode pad structure 221.
  • the electrode pad structures 222, 232, 242, and 252 also have the same structure as the electrode pad structure 221.
  • the electrode pad structures 223, 233, 243, and 253 also have the same structure as the electrode pad structure 221.
  • the electrode pad structures 224, 234, 244, and 254 have the same structure as the electrode pad structure 221.
  • the electrode pad structures 221 to 224, 231 to 234, 241 to 244, and 251 to 254 are located at the end of the rooster 2 / ⁇ 211—1 to 211—4.
  • the memory semiconductor devices 10 # 1 to 10 # 4 are located at positions corresponding to the side surfaces of the semiconductor chips, and extend along the side surfaces of the semiconductor chip to the upper surface and the lower surface.
  • Rooster 3 / ⁇ 211—1 to 211—4 are lasers in Figure 26, Figure 27A, Figure 27B, Figure 28A, Figure 28B, Figure 29A, Figure 29B, Figure 30A, and Figure 30B. Has been disconnected.
  • the electrode pad structures 221 to 224 of the lowermost memory semiconductor device 10M-1 are Each is electrically connected to the external select bump terminals 260-1 to 260-4 of the interposer 51M.
  • the upper and lower electrode pad structures 221 to 224, 231 to 234, 241 to 244, or 251 to 254 are electrically connected to each other through the corresponding side electrode and back electrode. I have. That is, the electrode pad structures 221, 231, 241, and 251 are electrically connected, and the electrode pad structures 222, 232, 242, and 252 are electrically connected. Further, the electrode pad structures 223, 233, 243, 253 are electrically connected, and the electrode pad structures 224, 234, 244, 254 are electrically connected.
  • the electrode pad structure part 22 When the memory three-dimensionally mounted semiconductor device 50M is viewed from the side, the electrode pad structure part 22:! ⁇ 224, 231-234, 241-244, 251-254, as shown in Fig. 25, Four wires 271 to 274, which extend vertically on the side surface of the device 50M, are formed.
  • the select signal applied to the external select bump terminal 260-1 is applied only to the select terminal 210-1.
  • the select signal applied to select bump terminal 260-2 is applied only to select terminal 210-2, and the select signal applied to external select bump terminal 260-3 is applied only to select terminal 210-3.
  • the select signal applied to the external select bump terminal 260-4 is applied only to the select terminal 210-4. Therefore, a memory semiconductor device for reading and writing data is specified from among the four memory semiconductor devices 10M_1 to L0M-4 by the above select signal.
  • the memory semiconductor device specifying means 290 is formed using the side surface of the memory three-dimensionally mounted semiconductor device 50M, the memory semiconductor device specifying means is mounted on the interposer on which the memory integrated circuit is mounted.
  • the size of the memory semiconductor device can be reduced as compared with the case where terminals and roosters are provided and formed. Therefore, the above-described memory three-dimensionally mounted semiconductor device 50M has a smaller size in a plan view and is smaller than the conventional memory three-dimensionally mounted semiconductor device.
  • 0 is formed together with each memory integrated circuit at the stage of forming the memory integrated circuit on the semiconductor substrate. Therefore, there is no need to perform an operation for forming the memory semiconductor device specifying means after stacking the chip-shaped memory semiconductor devices, and the memory three-dimensionally mounted semiconductor device 5OM is completed simply by stacking the chip-shaped memory semiconductor devices. . Therefore, the memory three-dimensionally mounted semiconductor device 50M is manufactured with high productivity.
  • a rewiring process is performed on the silicon wafer 310 formed by the memory integrated circuit and the select electrode pad 209, and the select terminals 210- are formed on the select electrode pad 209.
  • Substantially half of the first electrode portions 281 to 284 are located on a scribe line 300 for separating a silicon semiconductor substrate into semiconductor chips.
  • the wire 211-1 is cut at the portion indicated by the symbol “X” using a laser having a spot diameter of 100 / Zin, and the first electrode portion 282 to 284 is selected.
  • the electrical connection with the terminal 210-1 is cut off, and only the first electrode portion 281 is electrically connected to the select terminal 210-1.
  • the semiconductor substrate 310 is attached to a plate-like support member (support substrate) 132 using a double-sided tape 131 with the surface on the side of the memory integrated circuit side facing down, and Is ground, and the semiconductor substrate 310 is thinned.
  • a predetermined resist pattern 301 is formed on the back surface of the thinned semiconductor substrate 31OA, and etching is performed to form holes 107 and scribe lines 300 as shown in FIGS. 35 and 36.
  • a scribe groove 302 is formed. On the bottom surface of the scribing groove 302, a substantially half portion on the tip side of the first electrode portions 281 to 284 is exposed.
  • an insulating film 108 is formed on the back surface of the semiconductor substrate 31OA as shown in FIG.
  • a dry The film 109 is forked, and a slit 11 OA and a pinhole 110 are formed in the dry film 109.
  • dry etching is performed, the insulating film 45 is selectively removed, a slit 303 is formed at the bottom of the scribe groove 302, and an opening 111 is formed at the bottom of the hole 107. .
  • a seed metal layer 112 is formed on the insulating film.
  • the semiconductor substrate is immersed in a Cu plating bath and an electric plating process is performed.
  • a highly soluble resist is used, and exposure with a stepper exposure apparatus is performed with a small numerical aperture (NA).
  • NA numerical aperture
  • the second electrode portions 291 to 294 are formed in the scribe groove 302 and the buried electrode 115 is formed in the hole 107 by the electric plating process.
  • the second electrode unit 291 is electrically connected to the first electrode unit 281 and is formed to extend from the side surface of the semiconductor substrate 31OA to the back surface thereof.
  • the second electrode 292 is electrically connected to the first electrode 282
  • the second electrode 293 is electrically connected to the first electrode 283
  • the second electrode 294 is electrically connected to the first electrode 284. Formed by being connected to These electrode portions 282, 293, and 294 are also formed to extend from the side surface to the back surface of the semiconductor substrate.
  • the plating resist 304 is removed, and the exposed seed metal layer 112 is removed.
  • the other memory semiconductor devices 10M-2, 10M-3, and 10M-4 are also manufactured through the same steps as described above except for the force for changing the cut portion of the wirings 211-2 to 211-4.
  • the memory semiconductor devices 1 OM-1 to 10M-4 are manufactured in a stage of a wafer process by deciding in advance on which stage they are to be stacked.
  • the memory semiconductor device 10M-1 is picked up from the first semiconductor substrate
  • the memory semiconductor device 10M-2 is picked up from the second semiconductor substrate.
  • —3 is picked up from the third semiconductor substrate
  • the memory semiconductor device 10M-4 is manufactured by picking up from the fourth semiconductor substrate and stacking them in a predetermined order.
  • the memory three-dimensionally mounted semiconductor device 50 M—A shown in FIG. 44 has a memory semiconductor device 10 M—A— 1 to: L 0 M—A— 4 that are electrically connected and stacked.
  • the memory semiconductor device 1 OM—A—1 to 1 OM—A—4 has a structure including memory semiconductor device specifying means 29 OA for specifying a memory semiconductor device to which data is to be read / written from among the memory semiconductor devices. is there.
  • each memory semiconductor device is composed of a plurality of buried electrodes 115 and are connected to each other when they are stacked as in the above-described embodiment.
  • the memory semiconductor devices 1 OM-A-1 to 10M-A-4 all have the same structure, and are semiconductor chips arbitrarily picked up from the same semiconductor substrate. After the four memory semiconductor devices 1 OM—A—1 to 1 OM—A—4 are stacked, the external select pump terminals 260—1 to 260, as shown in FIG. These pins are formed by performing an external select bump terminal-to-select terminal corresponding process so that pins 4 are electrically connected only to select terminals 210-1 to 210-4, respectively.
  • FIGS. 45 and 46 show a part of the memory semiconductor device 10M-A constituting the memory three-dimensionally mounted semiconductor device 5OM-A.
  • the memory semiconductor device 10M-A is different from the memory semiconductor device 10M-1 shown in FIG. 25 in the following points (1), (2), and (3).
  • the first electrode portions 281 to 284 of the electrode pad structure portions 221 to 224 are covered with the insulating film 400.
  • the electrode pad structures 4 11 1 to 4 14 for capture are arranged next to the electrode pad structures 2 2 1 to 2 24.
  • the auxiliary electrode pad structures 4 11 1 to 4 14 have the same configuration as the auxiliary electrode pad structures 2 21 to 2 24.
  • Each pair Rooster B spring 4 3 1 to 4 3 4 is composed of a first side rooster 3 ⁇ ⁇ 4 4 1 to 4 4 4 and a second side wiring 4 5 1 to 4 5 4.
  • the first side surface & line 441 is the electrode pad of each stage of the memory semiconductor device 10M—A—1 to 10M—A—4 constituting the stacked structure.
  • Four structural parts 2 2 1 are formed in a line vertically.
  • the adjacent upper and lower electrode pad structures 221 are insulated by an insulating film 400 shown in FIG.
  • the other first sides 5 / wires 4 4 2, 4 4 3, 4 4 4 also have the electrode pad structure of the memory semiconductor device 10M-A- 1 to 10M-A-4 at each stage.
  • Each of 2 2 2 to 2 2 4 is formed vertically in a row.
  • the adjacent upper and lower electrode pad structures 222, 223, 224 are insulated by an insulating film 400, respectively.
  • the second side wiring 45 1 is formed by vertically arranging the auxiliary electrode pad structures 4 11 of the memory semiconductor device 10 M-A in each stage, and forming the adjacent upper and lower auxiliary electrode pad structures. 4 1 1 is electrically connected and formed.
  • Reference numerals 5 3 and 4 5 4 denote electrode pad structure portions 4 4 2 ⁇ 4 4 4 of each stage, respectively, and an electrical connection between adjacent upper and lower auxiliary electrode pad structure portions 4 4 2 to 4 4 4. It is formed by being electrically connected.
  • the electrode pad structure portions 441 to 444 of the memory semiconductor device 10M-A-1 at the lowermost position are electrically connected to the external select bump terminals 260-1-2 to 260-4. ing.
  • the external select bump terminal-to-select terminal corresponding process uses a silver paste dispenser 450 at a predetermined location of the pair wirings 431 to 4334. And place the silver paste on it, perform thermosetting treatment, and conduct electricity between the paired wires. Connection.
  • the memory three-dimensionally mounted semiconductor device 50M-A on the side surface of the memory semiconductor device 1 OM-A-1, a space between the first side surface wiring 441 and the second side surface wiring 451 is provided.
  • the silver paste 470-2 short-circuits the first side 442 and the second side wiring 452 on the side of the memory semiconductor device 10M-A-2. I have.
  • the first side wiring 443 and the second side wiring 453 are short-circuited by the silver paste 470-3, so that the memory semiconductor device 10M-A-4 On the side surface, the first side surface B; ⁇ 444 and the second side surface wiring 454 are short-circuited by silver paste 470-4.
  • the external select bump terminal 260-1 is connected to the second side surface wiring 451 (electrode pad structure 411), the silver paste 470-1, and the first side surface 3; Only the select terminal 210-1 of the select terminals 210_1 to 210-4 is electrically connected via the section 221) and @ S ⁇ 211-1.
  • the external select bump terminal 260-2 is electrically connected to only the select terminal 210-2 via the second side wiring 452, the silver paste 470-2, the first side wiring 442, and the wiring 211_2. It is connected.
  • the external select bump terminal 260-3 is electrically connected only to the select terminal 210-3 via the second side panel 453, the silver paste 470-3, the first side panel 443, and the wiring 211-3. It is connected.
  • the external select bump terminal 260-4 is connected to the second side rooster El ⁇ 454, silver paste 470-4, the first side rooster H / ⁇ 444, rooster B spring 211-4, and the select terminal 210-4. Is only electrically connected to
  • the memory three-dimensionally mounted semiconductor device 50M_A is formed using the side surface of the stacked structure 420, so that the size in the plan view is small and small.
  • the stacked structure 420 is formed by stacking chips picked up randomly from the same silicon wafer without considering the stacking order, a memory three-dimensional mounting semiconductor device is used. 5 OM-A is easy to manufacture.
  • the memory semiconductor device specifying means 29 OA is provided after forming the stacked structure 420.
  • the external select bump terminals 260-1 through 260-4 and the select terminals 210-1 through 21-4 have a high degree of freedom because they are formed by performing an external select bump terminal-to-select terminal corresponding process. Have. Therefore, the memory three-dimensionally mounted semiconductor device 50M-A is suitable for small-scale production of memory three-dimensionally mounted semiconductor devices having different specifications.
  • the memory three-dimensionally mounted semiconductor device 50M-A is easy to manufacture from this point as well.
  • FIG. 49 shows a memory three-dimensionally mounted semiconductor device 50M-B according to the ninth embodiment of the present invention.
  • the memory three-dimensionally mounted semiconductor device 50M-B is a memory semiconductor device 10M-B-1 to 10M-B-4 which is electrically connected and stacked, and the memory semiconductor device 10M-B is provided on the side surface.
  • the memory semiconductor device 10M—B—1 to 1 OM—B—4 does not have the insulating film 400 shown in FIGS. 45 and 46! Except for /, the structure is the same as that of the memory semiconductor devices 10M-A-1 to 10M_A-4.
  • the first side wirings 441B to 444B are electrically connected over the entire length, similarly to the second side wirings 451 to 454.
  • External select bump terminal-to-select terminal processing is performed by placing a silver paste on a predetermined location using a silver paste dispenser and thermally curing it, and cutting a predetermined location on the first side wiring 441B to 444B with a laser. Processing.
  • the memory semiconductor device specifying means 290B is characterized in that the first side wirings 441B to 444B and the second side wirings 451 to 454 are short-circuited by silver pastes 470-1 to 470-4, respectively.
  • the first side surfaces 441 B to 444 B are cut by a laser for each of the memory semiconductor devices 1 OM—B— 1 to 10 M—B—4 at the X-marked portion indicated by reference numeral 480.
  • Such memory semiconductor device specifying means 290B Therefore, the external select bump terminals 260-0-1 to 260-4 are electrically connected to the select terminals of the memory semiconductor devices 1 OM-B-1 to 10M-B-4, respectively.
  • the stacked memory semiconductor devices 1 OM—B—1 to: LOM—B—4 have an electrode portion 291, which extends to the back side of the semiconductor substrate in the electrode pad structure portion 221, in FIG. There may be no configuration. In the case where the memory semiconductor devices are stacked, cutting by laser indicated by reference numeral 480 in FIG. 49 is unnecessary.
  • the memory three-dimensionally mounted semiconductor device 50M_B described above has a small size in a plan view, is small in size, and is easy to manufacture, like the memory three-dimensionally mounted semiconductor device 5OM-A. This is advantageous in that it is suitable for small-scale production of three-dimensionally mounted semiconductor devices having different memories.

Abstract

本発明は、複数の半導体装置が積み重ねられてなる三次元実装半導体装置を構成する一つの半導体装置に関し、表面側の主面に集積回路部及び電極パッドを有するシリコン半導体基板に、孔が、電極パッドをエッチングストッパ層として機能させておこなうエッチング加工によって形成してあり、この孔内に埋設電極が設けてある。この埋設電極は、電極パッドを電気的にシリコン半導体基板の裏面側の主面にまで導き出す。

Description

明細書 半導体装置及び三次元実装半導体装置、 並びに半導体装置の製造方法 技術分野
本発明は半導体装置及び三次元実装半導体装置、 並びに半導体装置の製造方法 に係り、 特に、 積み重ね実装に適した構造の半導体装置、 及びこの半導体装置を 積み重ね実装してなる三次元実装半導体装置、 並びに半導体装置の製造方法に関 する。
近年、 半導体部品の高集積化及び小型ィ匕のために、 複数の半導体装置を積み重 ね実装した構造の三次元実装半導体装置が開発されている。 三次元実装半導体装 置の信頼性の向上を図るには、 積み重ねられている半導体装置の間の電気的接続 の信頼性が重要であり、 積み重ねられている半導体装置の間の電気的接続の信頼 性の向上のためには、 各半導体装置にその基板を貫通して形成してある電極部の 信頼性が重要である。 背景技術
三次元実装構造を有する半導体装置の一例として、 特開 2 0 0 0— 2 7 7 6 8 9号公報に開示されるものがある。
同公報に示される三次元実装構造を有する半導体装置の形成にあっては、 まず 複数の半導体素子部を含み且つ薄形化された半導体基板の、 前記半導体素子の電 極パッドに対応する箇所に、 当該半導体基板のみならず電極パッドをも貫通する 孔を設け、 当該貫通孔内に樹脂を充填した後、 当該樹脂に貫通孔 （再貫通孔） を 形成し、 当該貫通孔内に導電物質を充填して貫通ビア配線プラグを形成し、 しか る後半導体素子毎に切断分離して三次元実装用半導体チップを形成する。
そして、当該半導体チップを積層し、上下の半導体チップ間の電気的な接続を、 前記貫通ビア配線プラグ同士を半田ポール或いはスタツドバンプを用いて接続す ることにより成すものである。
カゝかる構造にあっては、 電極パッド部に貫通孔が配設され、 且つ同貫通孔内に 樹脂層を介してビア酉 a /線プラグが配設されることから、 電極パッドとビア酉己線プ ラグとの電気的接続手段が別途必要であり、 両者の間の接続抵抗の増加は避け難 レ、。
しかも当該電極パッドは、 その主要部に貫通電極が配設されることから、 実質 的に面積が減じ、 ワイヤボンディング或いは他の電極の接続が困難となる。 また、 特開 2 0 0 0— 9 4 0 3 9号公報には、 一方の主面に突起電極が形成さ れた複数の半導体チップを積層した後、 積層体の前記突起電極部及び半導体チッ プを貫通してほぼ垂直な穴を設け、 当該貫通穴内に絶縁層を介して導電部材を形 成する他に、 一方の主面に突起電極が形成された半導体チップの該突起電極下に 貫通穴を設け、 当該貫通穴内に絶縁層を介して導電部材を形成し、 かかる突起電 極及び貫通穴部の導電部材を有する半導体チップを積層する第 2の構成が開示さ れている。
力かる構成にあっては、 半導体チップの表面に突起電極を形成して後、 該半導 体チップへ穴開け加工を行うことから、 半導体チップの平坦性を維持しての穴開 け加工を精度良く行うことが困難である。
また半導体チップに貫通形成される穴は、 高いァスぺクト比を有し、 且つほぼ 垂直とされること力ゝら、 該貫通穴内に絶縁層及び導電層を十分な膜厚をもって形 成することが困難である。
また、 特開平 1 0— 2 2 3 8 3 3号公報には、 シリコン基板の素子形成面の絶 縁層を形成した後、 該絶縁層を貫いてシリコン基板のある深さに至るほぼ垂直な 孔を形成し、 該孔内に金属を充填し、 更に該孔の上部にパッドを形成した後、 シ リコン基板の裏面から該シリコン基板の厚さを減じて、 前記充填金属層を表出す ることにより貫通ブラグを形成することが開示されている。
該貫通プラグの形成後、 素子形成面に回路素子の形成がなされる。 またかかる シリコン基板を積層することが開示されている。
力かる構成にあっても、 シリコン基板に貫通形成される孔は、 高いアスペクト 比を有し、 且つほぼ垂直とされることから、 該貫通穴内に絶縁層及ぴ導電層を十 分な膜厚をもって形成することが困難である。
また、 特開平 8 - 3 0 6 7 2 4号公報には、 半導体チップの回路パターン形成 面に於いて電極パッドの近傍に、 半導体チップの非回路形成面 （裏面） に至る貫 通したェツチングホール部を形成し、該ェツチングホール部に導電材を形成して、 半導体チップの裏面に外部端子を設けること、 並びに該半導体チップを複数積層 することが開示されている。
力かる構造にあっては、 電極パッドから離間して貫通孔が形成される。 従って 半導体チップの必要面積は大きく、 高集積ィヒに適さない。
また、 特開平 1 1一 2 5 1 3 2 0号公報には、 シリコン基板の下面から上面に 貫通孔を形成し、 該貫通孔内に絶縁層を介して貫通接触領域を形成して、 シリコ ン基板の上面に形成された電子的構成要素の電極を金属層を介して貫通接触領域 に接続することにより、 シリコン基板の下面に電子的構成要素の電気的導出を行 うことが開示されている。
かかる構造にあっては、 半導体デパイスを複数個積層する技術思想には触れて おらず、 従って電極パッド部の半導体基板に貫通孔を配設する構成については示 唆されていない。
また、 三次元実装構造の半導体装置のうち、 メモリ三次元実装半導体装置にお いては、 積み重なつている複数のメモリ半導体チップのうちからデータの読み書 きを行うメモリ半導体チップを特定させるためのチップセレクト手段を備えてい る。 従来のメモリ三次元実装半導体装置は、 チップセレクト手段としてのチップ セレクト回路が各メモリ半導体チップに設けてある構成である。 チップセレクト 回路が形成されている部分は、 メモリ半導体チップのうち集積回路が形成してあ る面である。 このため、 各メモリ半導体チップのサイズが大きくなり、 メモリ三 次元実装半導体装置は平面図上のサイズが大きくなつてしまい、 小型ィヒが困難で めった。
発明の開示
本発明は、 上述の従来技術の有する問題点を解決し、 積層される半導体チップ 相互間の接続抵抗を低減することができ、 もってより高密度の積層構造を実現す ることができる半導体半導体装置（半導体チップ)、当該半導体装置の三次元実装 構造、 並びに当該半導体装置の製造方法を«することを総括的な目的とする。 本発明のより詳細な目的は、表裏である第 1及び第 2の面を有する基板を有し、 且つ、 該第 1の面に集積回路部及ぴ電極パッドを有する半導体装置において、 該 基板に上記第 2の面から凹となって該基板を貫通して形成してあり、 その底に上 記電極パッドの裏面が露出している孔の内部に、 一端を該電極パッドの裏面と電 気的に接続させて且つ他端を該基板の第 2の面に露出させて形成してあり、 上記 電極パッドを電気的に該基板の第 2の面にまで導き出す導き出し部を有する構成 とした半導体装置を提供することにある。
上記発明によれば、 電極パッド力 S壊されていないため、 電極パッドの抵抗値が 無用に上昇することが起きない。 また、 電極パッドの上面はワイヤボンディング に使用することも可能である。
本発明のより詳細な目的は、表裏である第 1及び第 2の面を有する基板を有し、 且つ、 該第 1の面に集積回路部及ぴ電極パッドを有し、 該基板の孔の内部に電極 パッドを電気的に基板の第 2の面にまで導き出す導き出し部を有する構成の半導 体装置を、 複数個、 各半導体装置の電極パッド同士が電気的に接続されて積み重 なっている構成の三次元実装半導体装置を提供することにある。
上記発明によれば、 電極パッドが壊されていないため、 電極パッドの上面を利 用して、 上下間の半導体装置の電気的接続をとることが可能となる。 また、 電極 パッドが壊されていないため、 電極パッドの抵抗値が無用に上昇することも起き ない。
本発明のより詳細な目的は、 半導体基板の第 1の面側を支持板部材に接着し、 ウェハの第 2の面を研削して半導体基板を薄くし、 この薄くされた半導体基板の 第 2の面側をエッチングして、 該基板を貫通してその底に上記電極パッドの裏面 が露出する孔を形成し、 この孔の内部に導き出し部を形成するようにした半導体 装置の製造方法を提供することにある。
上記発明によれば、 単結晶インゴットをスライスして得た半導体基板の原結晶 厚みよりも薄い半導体装置を製造することが可能となる。 半導体基板を薄くして から導き出し部を形成するため、 半導体基板への孔の形成を短い時間で行うこと が可能となる。 図面の簡単な説明 本発明の他の目的、 特徴及び利点は添付の図面を参照しながら以下の詳細な説 明を読むことにより一層明瞭となるであろう。
図 1は本発明の第 1実施例である半導体装置を示す図である。
図 2は図 1中、 貫通電極部及ぴ電極パッドの部分を拡大して示す図である。 図 3は本発明の第 2実施例である三次元実装半導体装置を示す図である。 図 4は図 3中の装置本体を拡大して示す図である。
図 5は本発明の第 3実施例である三次元実装半導体装置を示す図である。 図 6 A乃至 6 Dは図 1の半導体装置の製造工程を示す図である。
図 7 A乃至 7 Dは図 6 Dに続く半導体装置の製造工程を示す図である。
図 8 A乃至 8 Eは図 7 Dに続く半導体装置の製造工程を示す図である。
図 9は本発明の第 4実施例である半導体装置を示す図である。
図 1 0は図 9中、 貫通電極部及び電極パッドの部分を拡大して示す図である。 図 1 1は本発明の第 5実施例である半導体装置を示す図である。
図 1 2は本発明の第 6実施例である半導体装置を示す図である。
図 1 3は別の三次元実装半導体装置を示す図である。
図 1 4は別の三次元実装半導体装置を示す図である。
図 1 5は別の半導体装置を示す図である。
図 1 6は別の半導体装置を示す図である。
図 1 7は導き出し部の第 1の変形例を拡大して示す図である。
図 1 8は導き出し部の第 2の変形例を拡大して示す図である。
図 1 9は導き出し部の第 3の変形例を拡大して示す図である。
図 2 0は別の三次元実装半導体装置を示す図である。
図 2 1は別の三次元実装半導体装置を示す図である。
図 2 2は別の三次元実装半導体装置を示す図である。
図 2 3 A乃至 2 3 Cはシリコンウェハを支持する構造の変形例を示す図である 図 2 4 A乃至 2 4 Cは C u製支持板部材のシリコンウェハへの接着を説明する 図である。
図 2 5は本発明の第 7実施例であるメモリ三次元実装半導体装置を示す図であ る。 図 2 6は図 2 5のメモリ三次元実装半導体装置を:^して示す斜視図である。 図 2 7 Aは、 図 2 5中、 最下位置のメモリ半導体装置の配線の切断の状態示す 平面図である。
図 2 7 Bは、 図 2 5中、 略 XXVII-XXVII線に沿う断面を示す図である。 図 2 8 Aは、 図 2 5中、 最下位置からニ段目のメモリ半導体装置の酉 BI泉の切断 の状態を示す平面図である。
図 2 8 Bは、 図 2 5中、 略 XXVIII-XXVin線に沿う断面を示す図である。 図 2 9 Αは、 図 2 5中、 最下位置から三段目のメモリ半導体装置の酉 3 /線の切断 の状態を示す平面図である。
図 2 9 Bは、 図 2 5中、 略 XIX-XXIX線に沿う断面を示す図である。
図 3 O Aは、 図 2 5中、 最上位置のメモリ半導体装置の配線の切断の状態を示 す平面図である。
図 3 0 Bは、 図 2 5中、 略 XXX-XXX線に沿う断面を示す図である。
図 3 1は最下位置のメモリ半導体装置に再配線プロセスを行って電極パッド構 造部及び配線を形成する最初の製造工程を完了したときの示す図である。
図 3 2は図 3 1中、 ΧΧΧΠ-ΧΧΧΠ線に沿う断面を示す図である。
図 3 3は配線を切断した状態を示す図である。
図 3 4はシリコンウェハの裏面を研削して薄くした状態を示す図である。 図 3 5はェチング工程を終了した後の状態の平面図である。
図 3 6は図 3 5中、 XXXVI-XXXVI線に沿う断面を示す図である。
図 3 7は絶縁膜を形成した状態の平面図 Cある。
図 3 8は絶縁膜にスリツト等を形成した状態の平面図である。
図 3 9は図 4 0中、 XXXIX-XXXIX線に沿う断面を示す図である。
図 4 0はシードメタル層を形成した状態の断面図である。
図 4 1は第 2電極部及び貫通電極部を形成した状態の平面図である。
図 4 2は図 4 1中、 XLII-XLII線に沿う断面を示す図である。
図 4 3はメツキレジストを除去した状態の断面図である。
図 4 4は本発明の第 8実施例であるメモリ三次元実装半導体装置を示す図であ る。 図 4 5は図 4 4のメモリ三次元実装半導体装置を構成するメモリ半導体装置の —部を示す斜視図である。
図 4 6は図 4 5のメモリ半導体装置の平面図である。
図 4 7は図 4 5のメモリ半導体装置を積み重ねてなる積重構造体を示す図であ る。
図 4 8は外部セレクトバンプ端子一セレクト端子対応処理の状態を示す図であ る。
図 4 9は本発明の第 9実施例であるメモリ三次元実装半導体装置を示す図であ る。 発明を実施するための最良の形態
以下、 本発明の実施例を図面に基づいて説明する。
瞧例 1 ]
本発明の第 1実施例にかかる半導体装置の構成を図 1に示す。 そして当該半導 体装置 1 0の要部拡大断面を図 2に示す。 ' 図 1に示す半導体装置 1 0にあっては、 薄化されたシリコン半導体基板 1 1の 一方の主面 1 2に能動素子、 受動素子及び電極/配線層からなる電子回路部 （集 積回路部） 1 3が形成され、 当該電子回路部 1 3から導出された配線層は絶縁層 1 4內に延在して、 電極パッド 1 5に電気的に接続されている。
そして、 前記半導体基板 1 1には、 前記電極パッド 1 5に対応する位置に、 孔 1 6が配設されている。 この孔 1 6は電極パッド 1 5を貫通するものではない。 当該孔 1 6内には、 その内周面を覆って形成された絶縁層 1 7及び下地 （シー ド)金属層 1 7 aを介して埋設電極 1 8が配設されている。当該埋設電極 1 8は、 その一端において電極パッドと電気的に接続され、 他端は当該半導体基板の他方 の主面 1 9から若干突出して配設されている。 埋設電極 1 8が請求の範囲の記載 「導き出し部」 を構成する。
即ち、 本発明による半導体装置にあっては、 埋設電極 1 8は、 半導体基板 1 1 を貫通するものの、電極パッド 1 5を貫通するものではなく、電極パッド 1 5は、 その下面 （半導体基板側） にて絶縁層 1 7に形成された開口 2 0を通して当該埋 設電極 1 8と電気的に接続される。 従って、 埋設電極 1 8と電極パッド 1 5とを 低抵抗をもって接続することができる。
また、 電極パッド 1 5の上面は、 平坦な面のままとされることから、 当該上面 へのワイヤボンディング、 或いは他の電極の接続を容易に行うことができる。 カゝかる本努明による半導体装置 1 0の形成に際しては、 まず略円形を有する半 導体基板（ウェハー） 1 1の一方の主面 1 2に、周知のウェハープロセスにより、 能動素子、 受動素子及び電極/配線層からなる電子回路部 （集積回路部） 1 3を 形成する。
この時、 前記電極パッド 1 5は、 電子回路部の電極 z酉 a /線と同時に形成される ため、 図 2に示されるように、 例えば 3層のアルミニューム （A1) 層 1 5 A a， 1 5 A b， 1 5 A cと、その間に配設されたタングステン（W)プラグ 1 5 B a， 1 5 B b， 1 5 B cとをもって構成される。
半導体装置の構成によっては、 力かる多層構成を採るとは限らない。
アルミ-ユーム最上層 1 5 A cの表面には、必要に応じて金（Au)最上層 ュ ッケル （Ni) /銅 (Cu) /チタン（ i)下地層からなるメツキ層が配設される。 しかる後、 当該半導体基板の他方の主面 1 9に対し、 周知の方法により研削処 理を施し、 当該半導体基板 1 1の厚さを 2 5〜1 0 0 μ πιとする。
次いで、 薄化された半導体基板の、 前記電極パッド 1 5に対応する位置に、 他 方の主面 1 9側から選択エッチング処理を施し、 当該半導体基板及び絶縁層 1 4 を貫通し、 前記電極パッド 1 5を構成する最下層のアルミニューム層 1 5 A aに 至る貫通孔 1 6を形成する。 選択エッチング処理は、 周知のフォトエッチング法 を適用することができる。
この結果、 電極パッド 1 5を構成する最下層のアルミニューム層 1 5 A aの下 面が表出される。
このとき、 形成される孔 1 6は、 半導体基板の他方の主面 1 9側で大きく （口 径 D l )、 一方の主面 1 2側 （電極パッド側） で小さく （D 2 ) エッチングされ、 テーパー状 （円錐状） をもって形成される。
前述の如く、 半導体基板が薄化されていることから、 当該エッチング処理は短 時間で且つ高い精度をもって行うことができる。 次いで、 前記孔 1 6内に表出した半導体基板 1 1、 電極パッド 1 5 A a及ぴ絶 縁層 1 4を覆って、 酸化シリコン (Si02)からなる厚さ 1 μ m程の絶縁層 1 7を形 成する。
かかる絶縁層 1 7は、 窒ィヒシリコン (Si3N4)層であっても良く、 またこれらの 形成方法はスパッタリング方法、 或いは化学気相成長 (C VD) 法を適用するこ とができる。
前記孔 1 6は、 半導体基板の裏面側に開いたテーパー状 （円錐状） をもって形 成されていることから、 当該絶縁層 1 7はほぼ均一な厚さをもって形成される。 この時、 半導体基板の他方の主面 1 9にも、 当該絶縁層 1 7が形成される。 次いで、 選択エッチング法を適用して、 孔 1 6内に於いて前記電極パッド 1 5 A a部を覆う絶縁層 1 7を選択的に除去し、 開口 2 0を形成する。
次いで、 当該孔 1 6内に銅 （Cu) を充填し、 埋設電極 1 8を形成する。
当該埋設電極 1 8はその一端が前記電極パッド 1 5に電気的に接続され、 他端 は半導体基板の他方の主面 1 9から若干突出 （高さ & = 5〜1 5 ^ ηι) して形成 される。
即ち、 半導体基板の一方の主面 1 2側に配設された電極パッド 1 5は、 埋設電 極 1 8を介して、 半導体基板の他方の主面 1 9に電気的に導出可能とされる。 当該埋設電極 1 8の形成は、 電気メッキ法を適用することができる。 かかる電 気メツキの際、 必要であれば先に無電界メツキ法により下地層を配設する。 前述の如く、 半寧体基板が薄ィ匕されていることから、 当該電気メツキ処理も短 時間で行うことができる。
次いで、前記埋設電極 1 8の突出部の表面に、金（Au)表面層、ニッケル（Ni) 下地層からなるメツキ層を形成する。 ニッケル層の厚さは 2 z m、 金層の厚さは 0 . 5 μ πι程とされる。
しかる後、 これまた周知の方法により、 略円形半導体基板にダイシング処理を 施し、 個々の半導体装置 （半導体チップ） 1 0を形成する。
[実施例 2 ]
このような構成を有する、 本発明による半導体装置 1 0を複数個用いて、 三次 元半導体装置 5 0を形成した構造を、 本発明の第 2実施例として図 3に示す。 そして当該半導体装置 5 0の要部、 即ち半導体装置積層体の拡大断面を図 4に 示す。
本実施例によれば、 前記半導体装置 5 0は、 絶縁性樹脂シートを基材とし、 そ の表面及び/又は内部に電極/配線層が配設された支持基板 (インターポーザー） 5 1の一方の主面に、 前記第 1の実施例にかかる半導体装置 1 0が複数個 （第 3 図、 第 4図では 4個、 1 0— 1〜： L 0— 4 ) 積層して搭載され、 当該支持基板 5 1の他方の主面に外部接続端子 5 2が配設されて構成される。
そして、 半導体装置 1 0の積層体は、 エポキシ樹脂 5 3により外装'封止され る。
かかる構造は、 支持基板 （インターポーザー） 5 1の一方の主面上に、 半導体 装置 1 0を順次積み上げてゆく力 或いは所望の数の半導体装置 1 0を予め積 層 -固着しておき、 これを支持基板 5 1の一方の主面上に搭載固着し、 しかる後 樹脂外装を行うことで実現することができる。
最下層の半導体装置 i 0— 1の埋設電極 1 8は、 半田バンプ 5 4によって、 支 持基板 5 1表面の電極と電気的、 機械的に接続され、 また当該半導体装置 1 0— 1と支持基板 5 1との間を満たした樹脂 （アンダーフィル） 材 5 5により固着さ れる。
半導体装置 1 0— 2の埋設電極 1 8は、 半導体装置 1 0 - 1の電極パッド 1 5 と、 超音波接続法、 或いは熱圧着法により、 機械的'電気的に接続される。 両半導体装置間には、 必要に応じてアンダーフィル材を充填しても良い。 上側に配設される半導体装置 1 0— 3， 1 0 - 4も同様の手段により、 積層 ' 固着される b '
力かる当該半導体装置 5 0にあっては、 薄化された半導体基板を用い、 且つ当 該半導体基板を貫通する如く埋設電極が配設された半導体装置 1 0を用いること 、 その積層体の高さを低くすることができ、 もってより高密度の実装が可能 とされる。
また、 埋設電極自体の高さ （長さ） も短いことから、 その抵抗を低い値とする ことができ、 当該半導体装置の動作の高速化を図ることができる。
なお、 最上位置の半導体装置 1 0 - 4の電極パッド 1 5と支持基板 5 1の電極 パッド （図示せず） とにワイヤボンディングを行って、 最上位置の半導体装置 1 0— 4と支持基板 5 1との間を電気的に接続することも可能である。
[実施例 3 ]
前記本発明による半導体装置 1 0を複数個用いて、 三次元半導体装置の変形例 を、 本発明の第 3実施例として図 5に示す。
本実施例によれば、 前記半導体装置 5 0 Aは、 絶縁性樹脂シートを基材とし、 その表面及び/又は内部に電極/酉纖層が配設された支持基板 （ィンターポーザ 一） 6 1の一方の主面に、前記第 1の実施例にかかる半導体装置 1 0が複数個（第 5図では 4個、 1 0— 1〜1 0— 4) 積層して搭載され、 当該支持基板 6 1の他 方の主面に外部接続端子 6 2が配設されて構成される。
そして、半導体装置 1 0の積層体はエポキシ樹脂 6 3により外装'封止される。 なお、 同図に於いて、 6 4は半田バンプであり、 6 5は樹脂からなるアンダー フィル材である。
本実施例にあっては、 半導体装置 1 0—1が前記第 2実施例とは異なり、 表裏 反転して支持基板 6 1に搭載される。
半導体装置 1 0—1上に载置される半導体装置 1 0— 2， 1 0 - 3 , 1 0 - 4 も同様に表裏反転して載置される。
力かる構造によれば、 最上層の半導体装置 1 0— 4については、 埋設電極を用 いない構造のものを適用することができ、製造コストの低減を図ることができる。 次いで、 本発明による半導体装置 1 0の製造方法を、 より詳細に説明する。 図 6〜図 8に、 本発明にかかる埋設電極を有する半導体装置の製作工程を示 す。
本発明によれば、 周知のウェハープロセス技術を用いて、 その一方の主面 1 0 2に、 複数の能動素子、 受動素子及び電極 Z配線層からなる電子回路部 （集積回 路部） 1 0 3が複数個形成され、 当該電子回路部 1 0 3それぞれにあっては、 当 該電子回路部から導出された酉線層が絶縁層 1 0 4内に延在されて、 電極パッド 1 0 5に電気的に接続されてなるシリコン半導体基板 1 0 1が形成、準備される。 そして、 図 6 Aに示されるように、 当該半導体基板 1 0 1の一方の主面 1 0 2 に、 両面接着テープ 1 3 1を用いて、 支持基板 1 3 2が固着される。 ここで両面テープ 1 3 1は、 これ以降の埋設電極形成プロセスの高真空下或い は温度プロファイルを通った後に半導体基板から容易に分離できる性質を有する ことが必要であり、 例えばある温度により接着性が低下する熱発泡テープ （例： 日東電工製のリバアルファ （商品名））や、 UV照射により接着性が低下する UV テープ （例：積水化学工業製 UVテープ） を用いることができる。
また支持基板 1 3 2としては、 後の工程で半導体基板が薄ィ匕された場合にも剛 性を有する材料、 例えば石英ガラス、 パイレックスガラス、 シリコン板、 金属板 等を用い、 その厚さは 0 . 5〜1 . O mm程度のものを用いる。
次いで、 前記半導体基板 1 0 1の他方の主面 （裏面） 1 0 6に対し、 周知の研 削法を用いて研削処理を施し、 図 6 Bに示されるように、 当該半導体基板 1 0 1 の厚さを減ずる。 , ' 前述のウェハープロセス段階では t 2 = 7 2 5 μ πι ( 8インチ径） 或いは 6 2 5 ( 6インチ径） であったシリコン半導体基板は、 当該研肖 ϋ加工により、 t 1 = 2 5〜： L 0 0 μ πιの厚さに加工される。
この後、必要に応じて、研削ダメージ或いは研削ストレスの除去を目的として、 ライトエッチング或いはポリッシング等の処理を半導体基板の被研削面に施して あよい。
図 6 Cは、 研削処理された半導体基板 1 0 1のうち前記電極パッド 1 0 5の部 分を拡大して示す。
本発明によれば、 次いで前記半導体基板の裏面 1 0 6にフォトレジスト層を形 成し、 周知のフォトプロセスを用いて、 前記電極パッド 1 0 5に対応する位置の 半導体基板に選択ェッチング処理を施す。
即ち、 半導体基板裏面 1 0 6の、 前記電極パッド 1 0 5に対応する位置に開口 が形成されるよう、 フォトレジストパターンを選択的に形成 （図示せず） し、 当 該レジストパターンをマスクとし、 フッ素系ガスをエツチャントとするドライエ ツチング処理を施し半導体基板の裏面から前記電極パッド下面 （半導体基板側の 面） の表出に至る孔 1 0 7を形成する。
この時、 当該電極パッド 1 0 5は、 エッチング停止層として作用する。 また、 前記半導体基板は薄ィ匕されていること；^ら、 そのェツチングに要する時間は僅か である。 .
エッチング処理後、 フォトレジストは除去される。
エッチング処理後の状態を、 図 6 Dに示す。
当該孔 1 0 7は、 半導体基板裏面側の開口寸法が、 電極パッド側の開口寸法よ りも大とされたテーパー形状である。 即ち略円錐形状の開口とされる。
電極パッドサイズが 9 0 口、 電極パッド間ピッチが 1 3 5 であれば、 当該孔 1 0 7の、 半導体基板裏面側の開口寸法 D 1を 8 0〃ηιΦとし、 電極パッ ド表出部の開口寸法 D 2を 5 Ο μ ηιΦとすることができる。
本発明によれば、次いで、前記孔 1 0 7内及ぴ前記半導体基板の裏面 1 0 6に、 絶縁層 1 0 8を被覆形成する。 かかる状態を、 図 7 Αに示す。
当該絶縁層 1 0 8は、 前記孔 1 0 7内に埋設電極を配設した際、 当該半導体基 板と埋設電極とが不要に導通することを防止する為のものであって、 厚さ 1 m 程のシリコン酸ィ匕膜或いはシリコン窒化膜が適用される。
当該絶縁層 1 0 8は、 周知のスパッタリング法、 或いは気相成長 (CVD) 法 により形成される。 スパッタリング法を用いれば、 温度上昇も最高 8 0°C程度と することができ、 前記両面接着テープなどに熱的な衝撃を与えない。
本発明によれば、 次いで前記孔 1 0 7上を覆って前記半導体基板の裏面 1 0 6 にドライフィルム 1 0 9を貼り付ける。 かかる状態を、 図 7 Bに示す。
次いで、 前記ドライフィルム 1 0 9の、 前記孔 1 0 7に対応し且つ前記電極パ ッドのほぼ中央に対応する位置に、 貫通孔 1 1 0を形成する。 力かる状態を、 図 7 Cに示す。
かかる貫通孔 1 1 0の開口径は 3 0 μ m程とされる。
なお、 前記孔 1 0 7内に於いて、 電極パッドと埋設電極との電気的接触を望ま ない場合には、 上記ドライフィルム 1 0 9への貫通孔 1 1 0の形成を行わない。 次いで、 前記ドライフィルム 1 0 9をマスクとする異方性ドライエッチング処 理を施し、 前記電極パッドの表面を覆う絶縁層 1 0 8を選択的に除去して、 開口 1 1 1を形成する。 かかる状態を、 図 7 Dに示す。
次いで、 前記ドライフィルム 1 0 9を除去する。 力かる状態を図 8 Aに示す。 同図において、 電極パッド 1 0 5は、 孔 1 0 7内において、 絶縁層 1 0 8に形 成された開口 1 1 1によって表出されている。
次いで、 前記孔 1 0 7内及び前記半導体基板の裏面 1 0 6に、 電気メツキのた めの下地 （シード） 金属層 1 1 2を形成する。 当該下地金属層 1 1 2は、 貫通孔 内に於いて前記電極パッドの表出部と接して形成される。
当該下地金属層 1 1 2は、 厚さ 2 μ πιのチタン （ i) 層 （下層） と、 厚さ 0. 5 /x mの銅（Cu)層（上層）とカゝら構成される。これらの層の形成方法としては、 スパッタリング法を適用することができる。
次いで前記孔 1 0 7を覆って前記半導体基板裏面 1 0 6に、 再びドライフィル ム 1 1 3を貼り付け、 当該ドライフィルム 1 1 3の、 前記埋設電極を形成する領 域に対応する箇所に開口 1 1 4を形成する。 力かる状態を図 8 Bに示す。
次いで、 前記ドライフィルム 1 1 3をマスクとして電気メツキ処理を行い、 前 記孔 1 0 7内に金属を充填し、 埋設電極 1 1 5を形成する。
電気メッキ法により充填される金属としては、 メッキ処理のし易さ、 電気抵抗 値などからして銅 （Cu) が適当である。
更に、 当該埋設電極 1 1 5の表面には、必要に応じて、金（Au)表面層、 ニッ ケル （Ni) 下地層からなるメツキ層を形成する。 二ッケル層の厚さは 2 // m、 金 層の厚さは 0 . 5 / m程とされる。
しかる後、 前記ドライフィルムを除去する。 かかる状態を図 8 Cに示す。 次いで、 前記埋設電極 1 1 5の周囲に残された下地 （シード） 金属層 1 1 2を 除去し、 絶縁層 1 0 8を表出する。 この結果、 半導体基板の裏面 1 0 6から、 5 〜1 5 mの高さに突出して埋設電極 1 1 5が形成される。 かかる状態を図 8 D に示す。 ， 次いで、 前記半導体基板は、 周知のダイシング処理によって、 電子回路部 （集 積回路部） 毎に分離される。 かかるダイシング処理の前或いは後に、 前記両面接 着テープ 1 3 1が除去されて、 図 8 Eに示す前記第 1の実施例に示す半導体装置 1 0が形成される。
以上の本発明の実施例にあっては、 埋設電極は電極パッドの位置に対応して配 設される。 従って、 複数の半導体装置 1 0が積層され、 且つ相互に電気的接続を 成す為には、 互いに電極パッドが重なるよう、 その位置の同一性が要求される。 半導体メモリーなど、機能'動作の類似した半導体装置であれば、 かかる要求に 比較的容易に対応することができるが、 論理回路を主体とする半導体装置の組み 合わせ或いは、 半導体メモリ一と論理回路を主体とする半導体装置との組み合わ せにあっては、 半導体チップサイズも異なることから対応は困難である。
本発明は、 このように組み合わせの困難とされる半導体装置の積層を容易とす る手段をも提供する。
[実施例 4 ]
本発明の第 4実施例にかかる半導体装置の構成を図 9に示す。 そして当該半 導体装置 1 0 Aの要部拡大断面を図 1 0に示す。
図 9に示す半導体装置 1 0 Aにあっては、 シリコン半導体基板 1 1の一方の主 面 1 2に能動素子、受動素子及び電極 Z配線層からなる電子回路部（集積回路部） 1 3力 S形成され、 当該電子回路部 1 3から導出された配線層は絶縁層 1 4内に延 在して、 電極パッド 1 5に電気的に接続されている。
前記半導体基板 1 1には、 嫌己電極パッド 1 5に対応する位置に、 孔 1 6が酉 S 設されるが、 当該孔 1 6は電極パッド 1 5を貫通するものではない。 .
当該孔 1 6内には、 その内周面を覆って形成された絶縁層 1 7を介して埋設電 極 1 8が配設される。 当該埋設電極 1 8は、 前記孔 1 6内において絶縁層 1 7に 形成された開口を介して電極パッド 1 5と電気的に接続され、 他端は当該半導体 基板の他方の主面 1 9に若干突出して配設される。
そして、 本実施例に於ける特徴的構成として、 当該埋設電極 1 8の突出部の周 囲の、 半導体基板の他方の主面 1 9には、 当該埋設電極 1 8から延在して導電層 2 0力 S配設される。 当該導電層 2 0は、 半導体装置の内部に向かって延在されて 配設される。 当該延在される導電層 2 0は、 前記メツキ下地 （シード） 層上に、 アルミニューム （A1) 表面層 Zニッケル （Ni) /銅 (Cu) からなる積層構造を もって形成される。
即ち、 力かる延在された導電層 2 0の配設によって、 当該半導体装置 1 O Aの 裏面に於ける、 電極面積或レヽは電極パターン長が実質的に増加される。
[実施例 53
本発明の第 5実施例にかかる半導体装置の構成を、 図 1 1に示す。 図 1 1に示す半導体装置 1 O Aにあっては、 シリコン半導体基板 1 1の一方の 主面 1 2に能動素子、 受動素子及び電極/酉線層からなる電子回路部 （集積回路 部） 1 3が形成され、 当該電子回路部 1 3から導出された配線層は絶縁層 1 4内 に延在して、 電極パッド 1 5に電気的に接続されている。
前記半導体基板 1 1には、 前記電極パッド 1 5に対応する位置に、 孔 1 6が配 設されるが、 当該孔 1 6は電極パッド 1 5を貫通するものではない。
当該孔 1 6内には、 その内周面を覆って形成された絶縁層 1 7を介して埋設電 極 1 8が配設される。 当該埋設電極 1 8は、 前記孔 1 6内において絶縁層 1 7に 形成された開口を介して電極パッド 1 5と電気的に接続され、 他端は当該半導体 基板の他方の主面 1 9に若干突出して配設される。
そして、 本実施例に於ける特徴的構成として、 前記電極パッドの上面、 即ち半 導体基板の一方の主面 1 2側の上面に於いて、 当該電極パッドから延在して導電 層 2 1が配設される。 当該導電層 2 1は、 半導体装置の内部に向かって延在され て配設される。 当該延在される導電層 2 1は、 前記絶縁層上に、 アルミニューム (A1) をもって形成される。
即ち、 力かる延在された導電層 2 1の配設によって、 当該半導体装置 1 0 Aの 表面側に於ける、 電極面積或いは電極パターン長が実質的に増加される。
[実施例 6 ] ·
本発明の第 6実施例にかかる半導体装置の構成を、 図 1 2に示す。
図 1 2に示す半導体装置 1 0 Aにあっては、 シリコン半導体基板 1 1の一方の 主面 1 2に能動素子、 受動素子及び電極/酉織層からなる電子回路部 （集積回路 部） 1 3力 S形成され、 当該電子回路部 1 3から導出された配線層は絶縁層 1 4内 に延在して、 電極パッド 1 5に電気的に接続されている。
前記半導体基板 1 1には、 前記電極パッド 1 5に対応する位置に、 孔 1 6が配 設されるが、 当該孔 1 6は電極パッド 1 5を貫通するものではない。
当該孔 1 6内には、 その内周面を覆って形成された絶縁層 1 7を介して埋設電 極 1 8が配設される。 当該埋設電極 1 8は、 前記孔 1 6内において絶縁層 1 7に 形成された開口を介して電極パッド 1 5と電気的に接続され、 他端は当該半導体 基板の他方の主面 1 9に若干突出して配設される。 そして、 本実施例に於ける特徴的構成として、 前記電極パッドの上面、 即ち半 導体基板の一方の主面 1 2側の上面に於いて、 当該電極パッドから延在して導電 層 2 1が配設される。
また、 本実施例に於ける更なる特徴的構成として、 当該埋設電極 1 8の突出部 の周囲の、 半導体基板の他方の主面 1 9には、 当該埋設電極から延在して導電層 2 0が酉己設される。
これらの導電層 2 0， 2 1は、 半導体装置の內部に向かって延在されて配設さ れる。
即ち、 カゝかる延在された導電層 2 0 , 2 1の配設によって、 当該半導体装置 1 0 Aの表裏両面に於いて、電極面積或いは電極パターン長が実質的に増加される。 これらの実施例 4〜 6によってもたらされる半導体装置は、 電極面積或いは電 極パターン長が実質的にが実質的に増加されていることにより、 図 1 3或いは図 1 4に示されるように、 チップサイズの異なる半導体装置を複数個積層すること を可能とする。
従って、 異なる機能を有する半導体チップの組み合わせを容易とし、 もって、 より高機能を有する半導体装置の実現が容易となる。
例えば、フラッシュ ·メモリ素子とスタティック 'メモリ素子との組み合わせ、 或いはマイクロコンピュータとこれらのメモリ素子との組み合わせなど、 チップ サイズ、 動作条件、 或いは機能の異なる半導体装置の組み合わせがより容易とな る。
なお、 前記実施例にあっては、 第一の半導体装置の電極パッドが直接第二の半 導体装置の埋設電極に接する構造としたが、 図 1 5に示すように、 当該電極パッ ドの表面にメツキ層 1 5 1を配設して、 接続性を向上させることができる。 また、 前記実施例にあっては、 埋設電極の突出部表面にメツキ層を配設する構 造としたが、 図 1 6に示されるように、 更に半田ボールなどの半田被 ¾ϋ 1 6 1 を酉己設することにより、 接続性を向上させることができる。
一方、前記実施例 1に示す構造、並びにその製造方法にあっては、半導体基板、 及びその一方の主面における絶縁層を貫通する孔内に、 金属を充填してなる埋設 電極構造としたが、 本発明によれば、 前記図 8 Αに示されるように、 ΙίίΐΒ孔內に 選択的に絶縁層が配設された状態に於いて、 その表面及び前記電極パッドの表出 部、 半導体基板裏面に連続して金属層 1 7 1を形成して、 埋設電極を構成しても 良い。 1 7 1 aは孔 1 6の側壁上の金属層、 1 7 1 bはシリコン半導体基板 1 1 の主面 1 9上の金属層である。 当該金属層は、 スパッタリング法などにより形成 することができる。金属層 1 7 1が請求の範囲の記載「導き出し部」を構成する。 前述の如く、 貫通孔はテーパ形状を有することから， 当該スパッタリング法に よる皮膜は、 ほぼ一様な厚さをもって形成することができる。
当該スパッタリング法によれば、 より容易に導電層を形成できることから、 製 造に要する時間を短縮することができる。
かかる構造を、 図 1 7に拡大して示す。
このように、 金属の充填による埋設電極構造に代えて金属層を延在させて埋設 電極層を構成した半導体装置を、 複数個積層した構成を図 2 0に示す。
同図において、 支持基板に接続される最下の半導体装置 1 0— 1は、 前記金属 の充填による埋設電極を採っている力 S、その上に載置される半導体装置 1 0— 2、 1 0 - 3は金属層を延在させて構成された埋設電極 1 7 1が適用されている。 また、 本発明によれば、 前記図 8 Aに示されるように、 孔内に選択的に絶縁層 力配設された状態に於いて、 前記電極パッドの表出部に対し金 （A u ) 線を接続 した後、 当該金線を導出し、 その導出部を溶断して、 所謂スタッドバンプ 1 8 1 としてもよレ、。 スタッドバンプ 1 8 1が請求の範囲の記載 「導き出し部」 を構成 する。
当該スタツドバンプ構造は、 半導体装置に於けるワイヤボンディング技術を応 用したものであり、 当該ワイヤボンディング装置を用いて容易に、 従って安価に 実施することができるものである。
かかる構造を、 図 1 8に拡大して示す。
このように、 金属の充填による埋設電極構造に代えて、 スタッドバンプ構造を もって埋設電極を構成した半導体装置を、 複数個積層した構成を図 2 1に示す。 同図において、支持基板に接続される半導体装置 1 0 - 1 , 1 0— 2に於いて、 スタツドバンプ構造をもって構成された埋設電極 1 8 1が適用されている。 また、 本 明によれば、 前記図 8 Aに示されるように、 孔内に選択的に絶縁層 力配設された状態に於いて、 前記金属層の充填に代えて、 導電性ペースト 1 9 1 を充填してもよい。 導電性ペースト 1 9 1が請求の範囲の記載 「導き出し部」 を 構成する。
当該埋設電極構造は、 導電性ペーストの充填という手段を用いることにより、 金属の充填法に比較して安価に形成することができる。
カかる構造を、 図 1 9に拡大して示す。 - このように、 金属の充填による埋設電極構造に代えて導電性ペーストの充填を もって埋設電極を構成した半導体装置を、 複数個積層した構成を図 2 2に示す。 同図において、 支持基板に接続される半導体装置 1 0— 1、 1 0 - 2 , 1 0— 3の何れに於レヽても、 導電性ペーストの充填をもつて構成された埋設電極 1 9 1 が適用されている。
なお、図 2 0〜2 2に示される構成において、チップサイズが異なる場合には、 必要に応じて図 1 2をもって説明した、 電極面積の拡大或いは電極引出しパター ンの延長構造が採られる。
更に、 本発明の前記実施例にあっては、 半導体基板の一方の主面に、 両面テー プを用いて支持基板を固着する方法を採ったが、 これに代えてメツキ法、 スパッ タリング法を用いて下地金属層を形成し、 当該下地金属層上に接着材を介して銅 (Cu) 板などの金属板からなる支持基板を配設しても良い。
即ち、 図 2 3 Aに示すように、半導体基板 1 1の一方の主面に、銅 （Cu) から なる支持基板 2 0 1を固着し、 同図 2 3 Bに示すように当該支持基板 2 0 1を埋 設電極の形成の際の電極として用いて当該埋設電極を形成した後、 同図 2 3 Cに 示すように当該支持基板 2 0 1を溶融除去することができる。
かかる銅（Cu) からなる支持基板 2 0 1を、半導体基板に貼り付け形成する手 段として、 次のような方法を執ることができる。
即ち、 図 2 4 Aに示すように、 半導体基板 1 1の一方の主面側に表出された電 極パッド 1 5上に、金（Au) 表面層 ニッケル（Ni) 下地層からなるメツキ層 2 0 2を無電解メッキ法により形成する。
次いで、 図 2 4 Bに示すように、 当該電極パッド 1 0 5上のメツキ層 2 0 2及 び、 当該電極パッド 1 5周囲の絶縁層上を含んで、全面にニッケル (Ni),或いは チタン （Ti) 力 らなる下地層 2 0 3を形成する。
しかる後、 同図 2 4 Cに示すように、 当該下地層 2 0 3上にセラジン （三菱ガ ス化学製の商品名） などの有機接着剤、 或いはポリイミド系の耐熱性接着剤を塗 布し、 当該半導体基板とほぼ同一の大きさを有する銅（Cu) カゝらなる支持基板 2 0 1を貼り付けて固定する。
貫通孔を形成した後、 支持基板を構成した銅を酸系エッチング液にて、 また接 着剤層をアル力リ系エッチング液にて除去する。
このような本発明によれば、 複数の半導体装置 （半導体チップ） を積層するこ とを容易化する為に、 半導体基板の一方の主面から他方の主面に貫通する導電路 を配設する際、 基本的に当該半導体基板及びその表面に形成された絶縁層を貫通 するも、 電極パッドを貫通するものではない孔を設けることを特徴としている。 そしてかかる孔内に導電物質を充填する力、、 導電層を形成することにより、 半導 体基板の表裏を貫通する埋設導電層を形成してレ、る。
このような埋設導電層を用いた導出構造は、 前記先行技術に於ける手段とは異 なり、電極パッドを貫通する構成は採らない。よって、当該電極パッドの電気的、 機械的接続性を損なうことなく、 高レヽ信頼性をもつて積層構造を実現することが できる。
[実施例 7 ]
次に、 本発明の第 7実施例であるメモリ三次元実装半導体装置について説明す る。
メモリ三次元実装半導体装置 5 0 Mを図 2 5乃至図 3 0に示す。
メモリ三次元実装半導体装置 5 0 Mは、 メモリ集積回路が形成してある 4つの メモリ半導体装置 1 0M— 1〜1 0M— 4力 図 2 5、図 2 6、図 2 7 B， 図 2 8 B , 図 2 9 B， 図 3 O Bに示すように、 電気的に接続されて積み重なつており、 側面側に、 メモリ半導体装置 1 0M- 1 ~ 1 0M- 4の中からデータの読み書き を行うメモリ半導体装置を特定させるためのメモリ半導体装置特定手段 2 9 0が 配設されている。
メモリ半導体装置特定手段 2 9 0は、 各メモリ半導体装置 1 0 M—1〜丄 0M 一 4毎に形成してあるセレクト電極パッド 2 0 9 (図 2 7 A， 2 7 B参照） 及び セレクト端子 210— 1〜210— 4と、 各メモリ半導体装置 10M— 1〜10 M— 4毎にセレクト端子 210— 1〜210— 4に関連して形成してある櫛歯パ ターンの配線 211— 1〜211— 4及ぴ電極パッド構造部 221〜 224、 2 31〜 234、 241〜 244、 251〜 254と、 インターポーザー 51 Mの 下面の外部セレクトバンプ端子 260— 1〜260— 4とから構成される。 後述するように配線 271〜 274が形成された状態では、 メモリ半導体装置 特定手段 290は、 配線 271〜274と記号 「X」 で示す箇所が切断してある 配線 211— 1〜211— 4とによって構成される。
電極パッド構造部 221は、 図 26及び図 27 A， 図 27 Bに示すように、 メ モリ半導体チップの表面側に配設された第 1の電極部 281と当該メモリ半導体 チップの側面から裏面に延在して形成された第 2の電極部 291とが半導体チッ プの側面で接続されている。
電極パッド構造部 231、 241、 251も電極パッド構造部 221と同じ構 造とされている。
図 28A、図 28Bに示すように、電極パッド構造部 222、 232、 242、 252も電極パッド構造部 221と同じ構造とされている。
図 29A、図 29Bに示すように、電極パッド構造部 223、 233、 243、 253も電極パッド構造部 221と同じ構造とされている。 図 30A、 図 30B に示すように、 電極パッド構造部 224、 234、 244、 254も電極パッド 構造部 221と同じ構造とされている。
図 26に示すように、 電極パッド構造部 221〜 224、 231〜 234、 2 41〜 244、 251〜 254は、酉 2/镍 211— 1〜 211— 4の端に位置して、 且つ、 各メモリ半導体装置 10Μ—1〜10Μ—4の半導体チップの側面の互レヽ に対応する部位に位置しており、 半導体チップの側面に沿って上面及び下面にま で延在している。
酉 3/镍 211— 1〜211— 4は、 図 26、 図 27A、 図 27B， 図 28A、 図 28B, 図 29A、 図 29B, 図 30A、 図 30B中、 記号 「X」 で示す部分が レーザで切断されている。
最下位置のメモリ半導体装置 10 M— 1の電極パッド構造部 221〜 224は 夫々インターポーザー 51 Mの外部セレクトバンプ端子 260— 1〜260— 4 と電気的に接続されている。
また、 上下の電極パッド構造部 221〜224、 231〜234、 241〜2 44、 或いは 251〜254は、 それぞれ対応する側面電極部、 裏面電極部を通 して、相互に電気的に接続されている。即ち、電極パッド構造部 221, 231, 241， 251が電気的に接続され、電極パッド構造部 222、 232， 242， 252が電気的に接続されている。 また、 電極パッド構造部 223、 233， 2 43， 253が電気的に接続され、 電極パッド構造部 224、 234， 244， 254が電気的に接続されている。
メモリ三次元実装半導体装置 50 Mを側面から見ると、 電極パッド構造部 22 ：!〜 224、 231〜 234、 241〜 244、 251〜 254は、 図 25に示 すように、 メモリ三次元実装半導体装置 50 Mの側面に縦に延びる 4本の配線 2 71〜274を形成する。
配線 211— 1〜211— 4の、 記号 「X」 で示す箇所が切断してあるため、 外部セレクトバンプ端子 260-1へ加えられたセレクト信号はセレクト端子 2 10-1にだけ加えられ、 外部セレクトバンプ端子 260-2へ加えられたセレ クト信号はセレクト端子 210— 2にだけ加えられ、 外部セレクトバンプ端子 2 60-3へ加えられたセレクト信号はセレクト端子 210-3にだけ加えられ、 また、 外部セレクトバンプ端子 260— 4へ加えられたセレクト信号はセレクト 端子 210— 4にだけ加えられる。 よって、 上記のセレクト信号によって、 4つ のメモリ半導体装置 10 M_ 1〜： L 0 M— 4の中から、 データの読み書きを行う メモリ半導体装置が特定される。
ここで、 上記のメモリ半導体装置特定手段 290がメモリ三次元実装半導体装 置 50Mの側面を利用して形成されているため、 メモリ半導体装置特定手段をメ モリ集積回路が載置されるインターポーザー上などに端子、 酉職を配設して形成 する場合に比べ、メモリ半導体装置のサイズを小さくすることができる。よって、 上記のメモリ三次元実装半導体装置 50Mは、 従来のメモリ三次元実装半導体装 置と比較して平面図上のサイズが小さく小型である。
また、 図 31乃至図 43に示すように、 上記のメモリ半導体装置特定手段 29 0は半導体基板にメモリ集積回路を形成する段階で各メモリ集積回路と共に形成 される。 よって、 チップ形状のメモリ半導体装置を積み重ねた後にメモリ半導体 装置特定手段を形成するための作業は必要なく、 メモリ三次元実装半導体装置 5 OMは、 チップ形状のメモリ半導体装置を単に積み重ねるだけで完成する。 この ため、 メモリ三次元実装半導体装置 50Mは、 生産性良く製造される。
次に、 メモリ半導体装置 10 M— 1の、 特に電極パッド構造部 221及び酉 B#泉 211-1の製造方法について説明する。
先ず、 図 31及び図 32に示すように、 メモリ集積回路及びセレクト電極パッ ド 209が作り込んであるシリコンウェハ 310に対して再配線プロセスを行つ て、 セレクト電極パッド 209上にセレクト端子 210-1, セレクト端子 21 0—1から延びているパターン幅は 5 O^um以下の配線 211-1, M211 一 1の先端の第 1の電極部 281〜 284を形成する。 第 1の電極部 281〜 2 84の略半分の部分は、 シリコン半導体基板を半導体チップに分離するスクライ ブ線 300上に位置している。
次いで、 図 33に示すように、 スポット径が 100 /Z inのレーザを使用して配 線 211— 1を記号 「 X」 で示す箇所を切断して、 第 1の電極部 282〜 284 とセレクト端子 210— 1との電気的に接続を断ち、 第 1の電極部 281だけが セレクト端子 210—1と電気的に接続される状態とする。
次いで、 図 34に示すように、 半導体基板 310をメモリ集積回路部側の面を 下側にして、 両面テープ 131を用いて板状の支持部材 （支持基板） 132上に 貼り付けた後、 裏面を研削し、 当該半導体基板 310を薄くする。
次いで、 薄化された半導体基板 31 OAの裏面に所定のレジストパターン 30 1を形成し、 エッチングを行って、 図 35及ぴ図 36に示すように、 孔 107を 形成すると共にスクライブ線 300上にスクライブ溝 302を形成する。 スクラ ィブ溝 302の底面には、 第 1の電極部 281〜 284の先端側の略半分の部分 が露出する。
次いで、 レジストパターン 301を除去した後、 図 37に示すように、 半導体 基板 31 OAの裏面上に絶縁膜 108を形成する。
次いで、 図 38及ぴ図 39に示すように、 半導体基板 310 Aの裏面にドライ フィルム 109を貝占り、 ドライフィルム 109にスリット 11 OA及びピンホー ル 110を形成する。 当該ドライフィルム 109をマスクとして、 ドライエッチ ングを行い、 絶縁膜 45を選択的に除去して、 スクライブ溝 302の底にスリッ ト 303を形成すると共に、 孔 107の底に開口部 111を形成する。
次いで、 図 40に示すように、 前記絶縁膜 108上にシードメタル層 112を 形成する。
次いで、 図 41、 図 42に示すように、 メツキレジスト層 304を選択的に形 成した後、 それから半導体基板を Cuめっき槽に浸漬し電気メツキ処理を行う。 半導体基板 31 OAの裏面には段差があるけれども、 溶解性の高いレジストを使 用し、 ステツパ露光装置での露光を開口数 （NA) を小さくして行うことによつ て、 メツキレジスト 303は良好に形成される。 電気メツキ処理によって、 スク ライブ溝 302の部分に第 2の電極部 291〜 294が、 孔 107内に埋設電極 115が形成される。
図 42に示すように、 第 2の電極部 291は、 第 1の電極部 281と電気的に 接続され、 且つ半導体基板 31 OAの側面からその裏面に延在して形成される。 —方、 第 2の電極部 292は第 1の電極部 282と、 第 2の電極部 293は第 1の電極部 283と、 第 2の電極部 294は第 1の電極部 284と夫々電気的に 接続されて形成される。 これらの電極部 282、 293, 294も半導体基板の 側面から裏面に延在して形成される。
次いで、 図 43に示すように、 メツキレジスト 304を除去し、 且つ、 露出し ているシードメタル層 112を除去する。
しかる後、 两面テープ 131の接着力を低下させて板状支持部材 132を取り 外す。 これによつて、 図 25及ぴ図 26に示すメモリ半導体装置 10M-1が得 られる。
他のメモリ半導体装置 10M— 2、 10M— 3、 10M— 4も、 配線 211— 2〜 211—4のうちの切断する箇所を変える力 その他は上記と同様の工程を 経て製造される。
上記のように、 メモリ半導体装置 1 OM— 1~10M—4は、 ウェハープロセ スの段階で、 それが何段目に積み重ねるものであるかを予め決めて製作される。 メモリ三次元実装半導体装置 50 Mは、 メモリ半導体装置 10 M— 1は第 1の 半導体基板からピックアップし、 メモリ半導体装置 10 M— 2は第 2の半導体基 板からピックアップし、 メモリ半導体装置 10 M— 3は第 3の半導体基板からピ ックアップし、 メモリ半導体装置 10 M— 4は第 4の半導体基板からピックアツ プして、 これらを所定の順番で積み重ねることによって製造される。
[実施例 8]
次に、 本発明の第 8実施例であるメモリ三次元実装半導体装置 5 OM—Aにつ いて説明する。
図 44に示すメモリ三次元実装半導体装置 50 M— Aは、 メモリ半導体装置 1 0 M— A— 1〜： L 0 M— A— 4が電気的に接続されて積み重なつており、 側面側 に、 メモリ半導体装置 1 OM— A— 1〜1 OM— A— 4の中からデータの読み書 きを行う対象のメモリ半導体装置を特定するためのメモリ半導体装置特定手段 2 9 OAを有する構造である。
なお、 図示されてはいないが、 夫々のメモリ半導体装置における他の電極は複 数の埋設電極 115力ら構成され、 前記実施例の如く積層された際相互に接続さ れる。
メモリ半導体装置 1 OM— A— 1〜10M—A— 4は、 共に同じ構造を有して おり、 同じ半導体基板から任意にピックアップした半導体チップである。 メモリ 半導体装置特定手段 29 OAは、 当該 4つのメモリ半導体装置 1 OM— A— 1〜 1 OM— A— 4を積み重ねた後に、 図 48に示すように、 外部セレクトパンプ端 子 260— 1〜260— 4が夫々セレクト端子 210— 1〜 210— 4にだけ電 気的に接続されるようにする、 外部セレクトバンプ端子一セレクト端子対応処理 を行って形成される。
メモリ三次元実装半導体装置 5 OM— Aを構成するメモリ半導体装置 10M- Aの一部を、 図 45及ぴ図 46に示す。 メモリ半導体装置 10M—Aは、 前記図 25に示すメモリ半導体装置 10 M— 1とは、 以下の①、 ②、 ③点が相違する。
①配線 211-1は切断されていない。
②電極パッド構造部 221〜 224の第 1の電極部 281〜 284は、 絶縁膜 400により覆われている。 ③電極パッド構造部 2 2 1〜 2 2 4の隣りに、 捕助の電極パッド構造部 4 1 1 〜4 1 4が配設されている。 補助電極パッド構造部 4 1 1〜4 1 4は補助電極パ ッド構造部 2 2 1〜 2 2 4と同じ構成である。
4つのメモリ半導体装置 1 OM— Aをインターポーザー 5 1 Mの上に積み重ね ると、 図 4 7に示す積重構造体 4 2 0が形成される。
積重構造体 4 2 0の側面には、 4つの対配線 4 3 1〜4 3 4が形成される。 各 対酉 B泉 4 3 1〜 4 3 4は、 第 1の側面酉 3^镍4 4 1〜 4 4 4と第 2の側面配線 4 5 1〜4 5 4とよりなる。
図 4 7に示すように、 かかる第 1の側面酉 &線4 4 1は積重構造体を構成する各 段のメモリ半導体装置 1 0M— A— 1〜1 0 M— A— 4の電極パッド構造部 2 2 1が 4つ縦に並んで形成されている。 この第 1の側面配線 4 4 1においては、 隣 り合う上下の電極パッド構造部 2 2 1間は、 図 4 6に示す絶縁膜 4 0 0によって 絶縁されている。 他の第 1の側面酉 5 /線 4 4 2， 4 4 3 , 4 4 4も、 夫々各段のメ モリ半導体装置 1 0M-A- 1〜 1 0 M—A— 4の電極パッド構造部 2 2 2〜 2 2 4が夫々 4つ縦に並んで形成されている。 これらの第 1の側面酉 S/锒 4 4 2 , 4
4 3， 4 4 4も、隣り合う上下の電極パッド構造部 2 2 2 , 2 2 3， 2 2 4間は、 それぞれ絶縁膜 4 0 0によって絶縁されている。
一方、 第 2の側面配線 4 5 1は、 各段のメモリ半導体装置 1 0 M— Aの補助電 極パッド構造部 4 1 1が縦に並んでおり、 隣り合う上下の捕助電極パッド構造部 4 1 1間が電気的に接続されて形成されている。 他の第 2の側面 ¾锒 4 5 2， 4
5 3， 4 5 4は、 夫々各段の電極パッド構造部 4 4 2 ^ 4 4 4が縦に並んで、 且 つ隣り合う上下の補助電極パッド構造部 4 4 2〜4 4 4間が電気的に接続されて 形成されている。
また、 最下位置のメモリ半導体装置 1 0 M— A— 1の電極パッド構造部 4 4 1 〜4 4 4が外部セレクトバンプ端子 2 6 0— 1〜2 6 0— 4と電気的に接続され ている。
このような構成において、外部セレクトバンプ端子一セレクト端子対応処理は、 図 4 8に示すように、 対配線 4 3 1〜 4 3 4の所定の場所に銀ペーストディスぺ ンサ 4 5 0を使用して銀ペーストを载置し、 熱硬ィ匕処理を行って対配線間を電気 的に接続する。
図 44に示すように、 メモリ三次元実装半導体装置 50M— Aにおいて、 メモ リ半導体装置 1 OM-A-1の側面では、 第 1の側面配線 441と第 2の側面配 線 451との間が銀ペースト 470— 1によつて短絡され、 メモリ半導体装置 1 0M-A- 2の側面では、 第 1の側面 锒442と第 2の側面配線 452との間 が銀ペースト 470— 2によって短絡されている。 また、 メモリ半導体装置 10 M— A— 3の側面では、 第 1の側面配線 443と第 2の側面配線 453との間が 銀ペースト 470— 3によって短絡され、 メモリ半導体装置 10M-A- 4の側 面では、 第 1の側面酉 B;锒 444と第 2の側面配線 454との間が銀ペースト 47 0— 4によって短絡されている。
このような構成により、 外部セレクトバンプ端子 260— 1は、 第 2の側面配 線 451 (電極パッド構造部 411)、銀ペースト 470— 1、第 1の側面酉 3；镍 4 41 (電極パッド構造部 221)、 @S^211-1を介して、セレクト端子 210 _1〜 210— 4のうちセレクト端子 210— 1にのみ電気的に接続されている。 また、 外部セレクトバンプ端子 260— 2は、 第 2の側面配線 452、 銀ペース ト 470— 2、 第 1の側面配線 442、 配線 211 _ 2を介して、 セレクト端子 210— 2にのみ電気的に接続されている。 外部セレクトバンプ端子 260-3 は、 第 2の側面酉镍 453、 銀ペースト 470— 3、 第 1の側面酉镍 443、 配 線 211— 3を介して、セレクト端子 210— 3にのみ電気的に接続されている。 外部セレクトバンプ端子 260— 4は、 第 2の側面酉 El镍 454、 銀ペースト 47 0— 4、 第 1の側面酉 H/镍 444、 酉 B泉 211—4を介して、 セレクト端子 210 一 4にのみ電気的に接続されている。
上記のメモリ三次元実装半導体装置 50 M_ Aは、 図 44に示すように、 積重 構造体 420の側面を利用して形成されているため、 平面図上のサイズが小さく 小型である。
また、積重構造体 420は、 同じシリコンウェハから選ばないでランダムにピ ックアップしたチップを、 積み重ねる順番を考慮しなレヽで積み重ねることによつ て井成されるため、メモリ三次元実装半導体装置 5 OM— Aは製造が容易である。 また、 メモリ半導体装置特定手段 29 OAは、 積重構造体 420を形成した後 に外部セレクトバンプ端子一セレクト端子対応処理を行って形成されるため、 外 部セレクトバンプ端子 260— 1〜260— 4とセレクト端子 210— 1〜21 ◦— 4とを対応させることに関して自由度を有する。 よって、 メモリ三次元実装 半導体装置 50 M— Aは仕様の異なるメモリ三次元実装半導体装置を少量ずつ生 産する場合に適している。
また、 外部セレクトバンプ端子一セレクト端子対応処理には、 レーザ切断作業 が不要であるため、 この点からもメモリ三次元実装半導体装置 50M— Aは製造 が容易である。
[実施例 9〕
本発明の第 9実施例であるメモリ三次元実装半導体装置 50M—Bを、 図 49 に示す。
メモリ三次元実装半導体装置 50 M— Bは、 メモリ半導体装置 10M-B- 1 〜10M— B— 4が電気的に接続されて積み重なつており、 側面側に、 メモリ半 導体装置 10M— B— 1〜10M—B— 4の中からデータの読み書きを行うメモ リ半導体装置を特定させるためのメモリ半導体装置特定手段 290 Bを有する構 造である。
メモリ半導体装置 10M— B— 1〜1 OM— B— 4は、 図 45及び図 46に示 す絶縁膜 400を有しな！/、以外は、 メモリ半導体装置 10M—A—1〜10M_ A— 4と同じ構造である。
第 1の側面配線 441 B〜444 Bは、 第 2の側面配線 451〜454と同じ く、 その全長に亘つて電気的に接続されている。
外部セレクトバンプ端子一セレクト端子対応処理は、 銀ペーストデイスペンサ を使用して銀ペーストを所定の場所に載せて熱硬化させる処理と、 レーザにより 第 1の側面配線 441B〜444Bの所定の箇所を切断する処理とよりなる。 メモリ半導体装置特定手段 290 Bは、 第 1の側面配線 441B〜444Bと 第 2の側面酉镍 451〜 454との間が夫々銀ペースト 470— 1〜470— 4 によって短絡されていることに加えて、 第 1の側面酉镍441 B〜444Bが、 符号 480で示す X印部分で、 メモリ半導体装置 1 OM— B— 1〜10M— B— 4毎にレーザにより切断されている。 かかるメモリ半導体装置特定手段 290B によって、 外部セレクトバンプ端子 2 6 0— 1〜2 6 0— 4は、 夫々メモリ半導 体装置 1 O M— B— 1〜1 0M— B— 4のセレクト端子と電気的に接続されてい る。
また、 積み重ねるメモリ半導体装置 1 O M— B— 1〜： L O M— B— 4は、 図 4 5中、 電極パッド構造部 2 2 1のうち半導体基板の裏側に回り込んだ電極部 2 9 1が存在ない構成とされてもよい。このメモリ半導体装置を積み重ねた場合には、 図 4 9中、 符号 4 8 0で示すレーザによる切断は不要である。
上記のメモリ三次元実装半導体装置 5 0 M_ Bは、 前記のメモリ三次元実装半 導体装置 5 OM— Aと同様に、 平面図上のサイズが小さく小型である、 製造が容 易である、 仕様の異なるメモリ三次元実装半導体装置を少量ずつ生産する に 適しているという効果を有する。

Claims

請求の範囲
1 . 第 1及び第 2の面を有する基板を有し、 且つ、 該第 1の面こ集積回路部及 ぴ電極パッドを有する半導体装置において、
該基板に上記第 2の面から凹となって該基板を貫通して形成してあり、 その底 に上記電極パッドの裏面が露出している孔の内部に、 一端を該電極パッドの裏面 と電気的に接続させて且つ他端を該基板の第 2の面に露出させて形成してあり、 上記電極パッドを電気的に該基板の第 2の面にまで導き出す導き出し部を有する 構成とした半導体装置。
2 . 第 1及び第 2の面を有する基板を有し、 且つ、 該第 1の面に集積回路部及 ぴ電極パッド及ぴセレクト端子を有する半導体装置において、
該基板に上記第 2の面から凹となって該基板を貫通して形成してあり、 その底 に上記電極パッドの裏面が露出している孔の内部に、 一端を該電極パッドの裏面 と電気的に接続させて且つ他端を該基板の第 2の面に露出させて形成してあり、 上記電極パッドを電気的に該基板の第 2の面にまで導き出す導き出し部を有し、 且つ、 該基板の側面に、 上記セレクト端子と電気的に接続された側面電極パッ ドを有する構成とした半導体装置。
3 . クレーム 1又はクレーム 2の半導体装置において、
上記導き出し部は、 上記孔を埋めている導体よりなる構造である半導体装置。
4 . クレーム 1又はクレーム 2の半導体装置において、
上記導き出し部は、 上記孔の內壁面上に形成してある導体よりなる構造である 半導体装置。
5 . クレーム 1又はクレーム 2の半導体装置において、
上記基板の孔は、 その底の直径が第 2の面の開口の直径よりも小さいテーパ形 状をある半導体装置。
6 . クレーム 1又はクレーム 2の半導体装置において、 該基板は、 その厚さが原結晶厚さよりも薄い構成である半導体装置。
7. クレーム 1又はクレーム 2の半導体装置において、
該基板の第 1の面に上記導き出し部と電気的に接続されて形成してある配線を 有し、 又は、 該基板の第 2の面に上記電極パッドと電気的に接続されて形成して ある配線を有する半導体装置。 .
8. 第 1及び第 2の面を有し、 且つ、 該第 1の面に集積回路部及び電極パッド を有する基板よりなる半導体装置が、 複数個積み重なつている構成の三次元実装 半導体装置において、
該半導体装置は、 上記基板に上記第 2の面から凹となつて該基板を貫通して形 成してあり、 その底に上記電極パッドの裏面が露出している孔の内部に、 一端を 該電極パッドの裏面と電気的に接続させて且つ他端を該基板の第 2の面に露出さ せて形成してあり、 上記電極パッドを電気的に該基板の第 2の面にまで導き出す 導き出し部を有する構成であり、
該半導体装置が、 複数個、 各半導体装置の電極パッド同士が電気的に接続され て積み重なつている構成の三次元実装半導体装置。
9 . 第 1及び第 2の面を有し、 且つ、 該第 1の面に集積回路部及び電極パッド を有する基板よりなる半導体装置が、 複数個積み重なつている構成の三次元実装 半導体装置において、
該半導体装置は、 上記基板に上記第 2の面から凹となつて該基板を貫通して形 成してあり、 その底に上記電極パッドの裏面が露出している孔の内部に、 一端を 該電極パッドの裏面と電気的に接続させて且つ他端を該基板の第 2の面に露出さ せて形成してあり、 上記電極パッドを電気的に該基板の第 2の面にまで導き出す 導き出し部を有し、 且つ、 該基板の側画こ、 上記セレクト端子と電気的に接続さ れた側面電極パッドを有する構成であり、 該半導体装置が、 複数個、 各半導体装置の電極パッド同士が電気的に接続され て、 且つ、 上記側面電極パッド同士が電気的に接続されて積み重なつており、 且つ、 特定の半導体装置を選定する信号が入力される外部セレクト端子を複数 有し、
上記側面電極パッド同士が電気的に接続されている部分を含んで構成され、 複 数の外部セレクト端子の夫々を複数の半導体装置のセレクト端子のうち特定の半 導体装置のセレクト端子にだけ電気的に接続させる半導体装置特定手段が、 側面 側に設けてある構成の三次元実装半導体装置。
1 0 . クレーム 9の三次元実装半導体装置において、
積み重なつている各半導体装置は、 半導体装置毎に、 該半導体装置特定手段の 一部であって、 互いに異なる半導体装置特定手段部分を有し、
上記半導体装置特定手段は、 重なり合う半導体装置の半導体装置特定手段部分 が電気的に接続されて 成される構成の三次元実装半導体装置。
1 1 . クレーム 9の三次元実装半導体装置において、
積み重なつている各半導体装置は、 半導体装置毎に、 該半導体装置特定手段の 一部であって、 同じ半導体装置特定手段部分を有し、
上記半導体装置特定手段は、 重なり合う半導体装置の半導体装置特定手段部分 が電気的に接続されて、 且つ、 所定の箇所を短絡、 或いは切断、 又は短絡及び切 断されて形成される構成の三次元実装半導体装置。
1 2. 対向する第 1及び第 2の面を有するウェハの第 1の面に集積回路部及び 電極パッドを形成する工程と、
該ウェハの第 1の面側を支持板部材に接着し、 該ウェハの第 2の面を研削して 該ウェハを薄くする工程と、
該薄くされたウェハの第 2の面側をエッチングして、 該基板を貫通してその底 に上記電極パッドの裏面が露出する孔を形成する孔形成工程と、
該孔の内部に、 一端が該電極パッドの裏面と電気的に接続され他端が該基板の 第 2の面に露出して上記電極パッドを電気的に該基板の第 2の面にまで導き出す 導き出し部を形成する工程と、
上記導き出し部を形成したのちに、 上記支持板部材を除去する工程とを有する 半導体装置の製造方法。
1 3 . クレーム 1 2の孔形成工程は、
上記電極パッドをエッチングストッパ層として機能させておこなうエッチング 加工である半導体装置の製造方法。
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