WO2004068578A2 - Verfahren zum herstellen von bitleitungen für ucp-flash-speicher - Google Patents

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Definitions

  • the invention relates to a method for producing bit lines for UCP flash memories with a floating gate arrangement arranged on a substrate and an insulation underneath the floating gate arrangement, the floating gate initially being etched over the entire surface after the previous photolithography by etching deposited poly-silicon layer is produced.
  • the grid dimension is usually designed to be minimal, according to the state of the art.
  • the current concepts for UCP memories therefore use particularly aggressive metal design rules in order to make cell sizes as small as possible.
  • a substantial reduction in the cell size can only be achieved if one of the two bit lines can be buried, ie essentially underneath the substrate surface.
  • Such a buried bit line must meet further requirements with regard to its resistive and capacitive coating and must not significantly increase the manufacturing costs.
  • the conductive material used for the buried bit line must survive the temperature budget of the subsequent processes without damage.
  • the invention is therefore based on the object of providing a method for producing bit lines for UCP flash memories, with which a reduction in cell size is achieved, the production costs are insignificantly influenced and the bit line survives the temperature budget of the subsequent processes without damage.
  • bit line is arranged in a self-aligned manner as a buried bit line made of a temperature-resistant material in a silicon substrate or within the insulation of the active regions under the floating gate.
  • a trench is etched into the insulation, which is then filled with a low-resistance material.
  • the solution according to the invention has the advantage that no additional photolithographic steps have to be carried out, as a result of which the additional process costs for producing the buried bit line are minimized.
  • the self-adjustment of the buried bit line to the floating gate means that No further tolerance buffers are necessary to ensure minimum distances and there are extremely stable conditions with regard to parasitic capacitive couplings, in particular to the floating gate and the control gate of the memory cell. These can also be largely adapted to the process and circuitry requirements by appropriate design of the lateral and upper termination of the buried bit line.
  • a low-resistance material e.g. a high-melting metal, preferably tungsten, is used.
  • the trench can easily be filled with tungsten, tungsten silicide or a highly doped polysilicon by CVD deposition.
  • An embodiment of the invention is characterized in that the etching of the trench is stopped just above the bottom of the insulation, so that the buried bit line remains completely insulated within the insulation.
  • the trench is etched through the insulation, as a result of which a well contact is formed outside the insulation by the buried bit line.
  • one or more so-called insulating or conductive liners can be deposited in the trench before the bit line is deposited, as a lateral and / or lower termination of the buried bit line.
  • the lateral and / or lower end of the buried bit line can be made of an insulating material, preferably silicon dioxide, silicon nitride, or titanium or titanium nitride. stand.
  • the buried bit line is self-aligning with the floating gate in the cell arrangement, as a result of which an additional mask layer is not necessary for its formation.
  • the starting point is in each case a floating gate arrangement 1 on a Si substrate 2 and an insulation 3 (shallow trench insulation) made of SiO 2 , in the Si substrate 2 under the float ting gate arrangement 1, wherein the floating gate 1 is first produced by etching into a poly-silicon layer 4 located on the silicon substrate after previous photolithography.
  • the buried bit line 4 is located within the insulation 3, or in a second variant extends through the insulation 3 into the region of the trough below it (FIG. 1 c), so that an additional Trough contact can be realized in the P-substrate 2.
  • the schematic sectional view according to FIG. 1 c shows a variant in which the buried bit line 5 is simultaneously used as a well contact.
  • the etching trench 6 can extend into the insulation 3 or extend through it. In the latter case, a buried contact can additionally be implemented through the buried bit line 5.
  • the buried bit line 5 is preferably above the normal level of insulation 3 (FIG. 1b).
  • the second exemplary embodiment (FIGS. 2a-e) contains the following method steps:
  • tungsten silicide can also be used to fill the trench 6.
  • floating gate 1 is used as an etching mask.
  • FIG. 4 prior art
  • FIG. 5 shows the considerable area saving.
  • the conventional UCP flash memory cell consists of a drain 10, a source region 11, a cell region 12, bit lines 13, 14.
  • the contacting of different metallization levels is effected by vias 15.
  • the significant area saving is achieved clearly visible.

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen von Bitleitungen für UCP Flash Speicher mit einem auf einem Substrat angeordneten Floating-Gate Anordnung und einer Isolation im Substrat unter der Floating-Gate Anordnung, wobei zunächst das Floating-Gate nach vorhergehender Photolithographie durch Ätzen einer auf dem Substrat befindliche ganzflächig abgeschiedenen Poly-Silizium-Schicht hergestellt wird. Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zu schaffen, mit dem eine Verringerung der Zellengröße erreicht wird, die Herstellungskosten unwesentlich beeinflusst werden und die Bitleitung das Temperaturbudget der Folgeprozesse ohne Schaden übersteht. Erreicht wird das dadurch, dass die Bitleitung (13) als vergrabene Bitleitung aus einem temperaturbeständigen Material in einem Silizium Substrat (2) bzw. innerhalb der Isolation (3) der aktiven Gebiete unter dem Floating Gate (1) selbstjustiert zu diesem angeordnet ist. Dabei wird unter Verwendung des bereits strukturierten Floating Gates (1) als Ätzmaske ein Graben (6) in die Isolation (3) geätzt, der anschließend mit einem niederohmigen Material verfüllt wird.

Description

Verfahren zum Herstellen von Bitleitungen für UCP-Flash-
Speicher
Die Erfindung betrifft ein Verfahren zum Herstellen von Bitleitungen für UCP Flash Speicher mit einer auf einem Substrat angeordneten Floating-Gate Anordnung und einer Isolation unter der Floating-Gate Anordnung, wobei zunächst das Floating-Gate nach vorhergehender Photolithographie durch Ätzen einer auf dem Substrat befindlichen ganzflächig abgeschiedenen Poly-Silizium- Schicht hergestellt wird.
Bei UCP (Uniform Channel Program) Flash Speichern sind zwei Bitleitungen zum Anschluss von Source und Drain der Speichertransistoren notwendig. Dadurch kann das Rastermaß im Zellenfeld in Richtung senkrecht zu den Bitleitungen nicht kleiner werden, als das zweifache minimale Raster zwischen den Metall- Leitbahnen. Auch das Führen der Bitleitungen in verschiedenen Verdrahtungsebenen ändert daran prinzipiell nichts, da der Abstand zwischen den Leitbahnen und den Kontaktlöchern (Vias) zur Verbindung verschiedener Verdrahtungsebenen in aller Regel im wesentlichen die selbe Größe aufweist, wie der Abstand zweier Leitbahnen.
In Richtung parallel zu den Bitleitungen ist das Rastermaß in der Regel bereits dem Stand der Technologie entsprechend minimal gestaltet. Die gegenwärtigen Konzepte für UCP-Speicher verwenden daher besonders aggressive Metall-Design-Regeln, um möglichst geringe Zellgrößen zu ermöglichen. Dennoch bleibt gegenüber anderen Konzepten ein Konkurrenznachteil bestehen, insbesondere bei großen und sehr großen Speichern. Eine wesentliche Verringerung der Zellengröße lässt sich nur erzielen, wenn es gelingt, eine der beiden Bitleitungen zu vergraben, d.h. im wesentlichen unterhalb der Substratoberfläche, zu führen. Eine solche vergrabene Bitleitung uss weiteren Anforderungen in Bezug auf ihren resistiven und kapazitiven Belag genügen und darf die Herstellungskosten nicht wesentlich erhöhen. Darüber hinaus muss das für die vergrabene Bitleitung verwendete leitfähige Material das Temperaturbudget der Folgeprozesse ohne Schaden überstehen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen von Bitleitungen für UCP-Flash-Speicher zu schaffen, mit dem eine Verringerung der Zellengröße erreicht wird, die Herstellungskosten unwesentlich beeinflusst werden und die Bitleitung das Temperaturbudget der Folgeprozesse ohne Schaden übersteht.
Die der Erfindung zugrundeliegende Aufgabenstellung wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass die Bitleitung als vergrabene Bitleitung aus einem temperaturbeständigen Material in einem Silizium Substrat bzw. innerhalb der Isolation der aktiven Gebiete unter dem Floating Gate selbstjustiert zu diesem angeordnet ist.
In einer Fortführung der Erfindung wird unter Verwendung des bereits strukturierten Floating Gates als Ätzmaske ein Graben in die Isolation geätzt wird, der anschließend mit einem nie- derohmigen Material verfüllt wird.
Die erfindungsgemäße Lösung besitzt den Vorteil, dass keine zusätzlichen photolithographischen Schritte ausgeführt werden müssen, wodurch die zusätzlichen Prozesskosten zur Herstellung der vergrabenen Bitleitung minimiert werden. Durch die Selbst- justage der vergrabenen Bitleitung zum Floating Gate sind au- ßerde keine weiteren Toleranzpuffer zur Sicherung von Minimalabständen notwendig und es ergeben sich außerordentlich stabile Verhältnisse bezüglich parasitärer kapazitiver Kopplungen, insbesondere zum Floating-Gate und dem Control-Gate der Speicherzelle. Diese lassen sich außerdem durch eine entsprechende Gestaltung des seitlichen und oberen Abschlusses der vergrabenen Bitleitung prozess- und schaltungstechnischen Bedürfnissen in weitem Rahmen anpassen.
Zur Füllung des Grabens mit einem niederoh igen Material wird z.B. ein hochschmelzendes Metall, vorzugsweise Wolfram, verwendet.
Der Graben kann einfach durch eine CVD-Abscheidung mit Wolfram, Wolfram-Silizid oder einem hochdotierten Poly-Silizium gefüllt werden.
Eine Ausgestaltung der Erfindung ist dadurch gekennzeichnet dass die Ätzung des Grabens kurz über dem Boden der Isolation gestoppt wird, so dass die vergrabene Bitleitung innerhalb der Isolation vollständig isoliert bleibt.
In einer weiteren vorteilhaften Ausgestaltung der Erfindung wird der Graben durch die Isolation hindurch geätzt, wodurch durch die vergrabene Bitleitung ein Wannenkontakt außerhalb der Isolation ausgebildet wird.
Schließlich können im Graben vor der Abscheidung der Bitleitung ein oder mehrere sogenannte isolierende oder leitfähige Liner als seitlicher und/oder unterer Abschluss der vergrabenen Bitleitung abgeschieden werden.
Der seitliche und/oder untere Abschluss der vergrabenen Bitleitung kann dabei aus einem isolierenden Material, vorzugsweise Siliziumdioxid, Siliziumnitrid, oder Titan bzw. Titannitrid be- stehen.
Die vergrabene Bitleitung befindet sich selbstjustierend zum Floating Gate in der Zellenanordnung, wodurch eine zusätzliche Maskenschicht zu deren Ausbildung nicht notwendig ist.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
Fig. 1 a - e: einen schematischen Prozessablauf zur Herstellung einer vergrabenen selbstjustierenden Bitleitung in der Isolation der aktiven Gebiete;
Fig. 2 a - e: einen schematischen Prozessablauf nach Fig. 1 mit einem zusätzlichen Oxid-Liner der die Bitleitung im Ätzgraben umgibt;
Fig. 3 a - e: eine Variante des Verfahrens nach Fig. 1, bei dem Poly-Silizium für die vergrabene Bitleitung eingesetzt wird, die wie in Fig. 2 mit einem Oxid-Liner umgeben ist;
Fig. 4: das Layout einer konventionellen UCP-Flash Speicherzelle (Stand der Technik) , und
Fig. 5: das durch das vereinfachte Verfahren zur Herstellung einer selbstjustierend vergrabenen Bitleitung ermöglichte Layout einer UCP Flash Speicher Zelle mit deutlich verringertem Flächenbedarf .
In dem Ausführungsbeispiel werden drei Prozessvarianten beschrieben. Ausgangspunkt ist jeweils eine Floating-Gate Anordnung 1 auf einem Si-Substrat 2 und eine Isolation 3 (Shallow Trench Isolation) aus Si02, im Si-Substrat 2 unter der Floa- ting-Gate Anordnung 1, wobei zunächst das Floating-Gate 1 nach vorhergehender Photolithographie durch Ätzen in eine auf dem Silizium-Substrat befindliche Poly-Silizium-Schicht 4 hergestellt wird.
In einer ersten Variante (Fig. 1 b) befindet sich die vergrabene Bitleitung 4 innerhalb der Isolation 3, oder erstreckt sich in einer zweiten Variante durch die Isolation 3 in den darunter befindlichen Bereich der Wanne (Fig. 1 c) , so dass zusätzlich ein Wannenkontakt im P-Substrat 2 realisiert werden kann.
Die schematische Schnittdarstellung nach Fig. lc zeigt eine Variante, bei der die vergrabene Bitleitung 5 gleichzeitig als Wannen-Kontakt verwendet wird.
Um dies realisieren zu können, sind folgende Verfahrensschritte notwendig (Fig. 1 a - e) :
a) Ätzung des Floating Gate 1. b) Ätzung der vergrabenen Bitleitung 4 (buried bitline: BB) durch das Floating Gate 1 und Ausbildung eines Grabens 6. c) Abscheidung von Wolfram 7 im Ätzgraben 6 und anschließendes chemisch-mechanisches Polieren (CMP) . d) Rückätzen des Wolframs 7. e) Füllung des Ätzgrabens 6 mit einem Oxid und nachfolgendes Rückätzen.
Der Ätzgraben 6 kann sich in die Isolation 3 , oder sich durch diese hindurch erstrecken. Im letzteren Fall kann durch die vergrabene Bitleitung 5 zusätzlich ein Wannenkontakt realisiert werden kann.
In einer Variante befindet sich die vergrabene Bitleitung 5 vorzugsweise oberhalb des normalen Niveaus der Isolation 3 (Fig. 1b) . Das zweite Ausführungsbeispiel (Fig. 2a - e) beinhaltet folgende Verfahrensschritte:
a) Ätzung des Floating Gate 1. b) Ätzung des Grabens 6 durch das Floating Gate 1 und Beschichtung des Grabens 6 mit einem Liner 8. c) Abscheiden von Wolfram 7 im Graben 6 und chemisch mechanisches Polieren. d) Rückätzen von Wolfram 7. e) Abschließende Füllung des Grabens 6 mit einem Oxid 9 und Rückätzen.
Anstelle von Wolfram kann zur Füllung des Grabens 6 auch Wolf- ram-Silizid verwendet werden.
Bei der dritten Variante (Fig. 3) wird Wolfram schließlich durch hoch dotiertes Poly-Si ersetzt. Dazu werden folgende Verfahrensschritte abgearbeitet:
a) Ätzung des Floating Gate 1. b) Ätzung des Grabens 6 für die vergrabene Bitleitung 5 durch das Floating Gate 1 und Füllung des Grabens 6 mit einem Oxid-Liner 8. c) Abscheidung von Poly-Si im Graben 6 und Rückätzen. d) Reoxidation des Poly-Si. e) Abschließende Füllung des Grabens mit einem Oxid 9 und ab¬ schließendes Rückätzen.
Bei sämtlichen Varianten wird das Floating Gate 1 als Ätzmaske verwendet .
Der Vergleich zwischen Fig. 4 (Stand der Technik) und Fig. 5 mit vergrabener Bitleitung zeigt die erhebliche Flächeneinsparung. Die herkömmliche UCP Flash Speicherzelle besteht aus einem Drain 10, einem Source-Gebiet 11, einem Zellengebiet 12, Bitleitungen 13, 14. Die Kontaktierung unterschidlicher Metallisierungsebenen erfolgt durch Vias 15. Bei der aus Fig. 5 ersichtlichen UCP Flash Memory Speicherzelle ist die deutliche Flächeneinsparung deutlich zu erkennen.
Verfahren zum Herstellen von Bitleitungen für UCP-Flash-
Speicher
Bezugzeichenliste
Floating Gate
Si-Substrat
Isolation
Poly-Silizium vergrabene Bitleitung
Graben
Wolfram
Liner
Oxid
Drain
Source-Gebiet
Zellengebiet
Bitleitung
Bitleitung
Via

Claims

Verfahren zum Herstellen von Bitleitungen für UCP-Flash-SpeicherPatentansprüche
1. Verfahren zum Herstellen von Bitleitungen für UCP-Flash- Speicher mit einem auf einem Substrat angeordneten Floating- Gate und einer Isolation unter der Floating-Gate Anordnung, wobei zunächst das Floating-Gate nach vorhergehender Photolithographie durch Ätzen einer auf dem Substrat befindlichen ganzflächig abgeschiedenen Poly-Si-Schicht hergestellt worden ist, d a d u r c h g e k e n n -z e i c h n e t, dass die Bitleitung (13) als vergrabene Bitleitung aus einem temperaturbeständigen Material in einem Silizium Substrat (2) bzw. innerhalb der Isolation (3) der aktiven Gebiete unter dem Floating Gate (1) selbstjustiert zu diesem angeordnet ist.
2. Verf hren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass unter Verwendung des bereits strukturierten Floating Gates (1) als Ätzmaske ein Graben (6) in die Isolation (3) geätzt wird, der anschließend mit einem niederohmigen Material verfüllt wird.
3. Verfahren nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass zur Füllung des Grabens (6) als niederohmiges Material ein hochschmelzendes Metall, vorzugsweise Wolfram verwendet wird.
4. Verfahren nach Anspruch 2, d a du r c h g e k e n n z e i c hn e t, dass zur Füllung des Grabens (6) als niederohmiges Material ein Silizid oder ein hochdotiertes Poly-Silizium verwendet wird.
5. Verfahren nach Anspruch 2, d a du r c h g e k e nn z e i c hn e t, dass der Graben (6) durch eine CVD-Abscheidung mit Wolfram oder Wolframsilizid gefüllt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , dass die Ätzung des Grabens (6) kurz über dem Boden der Isolation (3) gestoppt wird.
7. Verfahren nach einem der Ansprüche 1 bis 5, d a d u r c h g e k enn z e i c hn e t, dass der Graben (6) durch die Isolation (3) hindurch geätzt wird und dass durch die im Graben (6) ausgebildete Bitleitung zusätzlich ein Wannenkontakt unterhalb der Isolation (3) ausgebildet wird.
8. Verfahren nach einem der Ansprüche 1 bis 6, d a du r c h g e k e n n z e i c h n e t, dass im Graben (6) vor der Abscheidung der Bitleitung ein oder mehrere sogenannte Liner (8) als seitlicher und/oder unterer Abschluss der vergrabenen Bitleitung (13) abgeschieden werden.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e nn z e i c hn e t, dass als Liner Siliziumdioxid, Siliziumnitrid, oder Titan bzw. Titannitrid verwendet werden.
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