WO2005117420A1 - 固体撮像装置 - Google Patents

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WO2005117420A1
WO2005117420A1 PCT/JP2005/003162 JP2005003162W WO2005117420A1 WO 2005117420 A1 WO2005117420 A1 WO 2005117420A1 JP 2005003162 W JP2005003162 W JP 2005003162W WO 2005117420 A1 WO2005117420 A1 WO 2005117420A1
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WO
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solid
state imaging
imaging device
photoelectric conversion
mos transistor
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PCT/JP2005/003162
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English (en)
French (fr)
Inventor
Takahiko Murata
Takumi Yamaguchi
Shigetaka Kasuga
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
    • H04N3/1562—Control of the image-sensor operation, e.g. image processing within the image-sensor for selective scanning, e.g. windowing, zooming
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
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    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a MOS type solid-state imaging device used for a digital camera or the like, and particularly relates to a technique effective for pixel addition.
  • FIG. 1 is a diagram illustrating a configuration of a signal readout circuit of a conventional solid-state imaging device.
  • the signal readout circuit includes memories (capacitors) 101, 102, 103, 104 for storing signals from the respective pixels of the solid-state imaging device, and MOS transistors 105.
  • MOS transistors 105, 106, 107, 108 become conductive when a high level signal is applied to their gates, and the memories 101, 102, 103, 104 are connected in parallel. , 102, 103, 104 The average signal of the pixel power accumulated in signal output line 1
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-292453 (Page 111, Fig. 4)
  • the pixel signals are not added and the average value of the pixel signals is output because the pixel mixing operation is performed by connecting the memory for storing the pixel signals in parallel and performing averaging. Is done.
  • each photoelectric conversion element is read individually, so the amount of light that requires a long accumulation time increases, and the output signal increases. Effective photoelectric conversion to mix signals at high speed The number of elements is reduced, and the storage time is substantially reduced. Therefore, in the conventional solid-state imaging device, the amount of light decreases and the output signal value is not added. Therefore, the output signal value decreases in proportion to the shortened accumulation time, resulting in a decrease in sensitivity.
  • an object of the present invention is to provide a solid-state imaging device and a camera that prevent a decrease in sensitivity even in the case of pixel mixture.
  • the solid-state imaging device having a plurality of pixel units including photoelectric conversion elements, the signals output from the photoelectric conversion elements.
  • a plurality of storage circuits that individually store electric charges according to the above and a plurality of switch circuits that are alternately connected to the respective storage circuits, and each of the photoelectric conversion elements is cut off when each of the switch circuits is cut off.
  • the charge corresponding to the output signal is stored in the corresponding storage circuit, and in the case of pixel addition, the switch circuits are turned on to connect the storage circuits in series.
  • the solid-state imaging device further includes a signal output line for taking out a signal obtained by adding a post-stage force pixel of each storage circuit connected in series; And a high input impedance circuit that is disposed downstream of each storage circuit and outputs a pixel-added signal to the signal output line.
  • the high input impedance circuit is configured by any one of a follower circuit and an inverter circuit.
  • the follower circuit and the inverter circuit may be shifted between the gate of the MOS transistor and the base of the bipolar transistor.
  • One of them may be configured as an input.
  • each of the storage circuits is composed of (N + 1) capacitors (N: a positive integer), and each of the switch circuits is composed of (N + 1) MOS transistors.
  • Each terminal of the Nth MOS transistor is close to the photoelectric conversion element in the Nth capacitor, and the other terminal is the terminal in the (N + 1) th capacitor.
  • Connected to the terminal far from the photoelectric conversion element, and one terminal of the (N + 1) MOS transistor is connected to the terminal near the photoelectric conversion element in the (N + 1) capacitor.
  • it is characterized by a connection configuration in which an added value of the voltage accumulated in each capacitor is output from the other terminal of the (N + 1) th MOS transistor.
  • each capacitor is clamped after both terminals are set to the same potential during a period of each frame in which each MOS transistor is cut off. It's a monkey.
  • each of the switch circuits is characterized in that a plurality of storage circuits respectively corresponding to the plurality of photoelectric conversion elements arranged in the row direction are connected in series. be able to.
  • each of the switch circuits is characterized in that a plurality of storage circuits respectively corresponding to the plurality of photoelectric conversion elements arranged in the column direction are connected in series. Say it with a word.
  • each of the switch circuits has a row direction and a The plurality of storage circuits respectively corresponding to the plurality of photoelectric conversion elements arranged in the column direction are simultaneously connected in series.
  • pixels can be added in the row direction and the column direction at a time, and this corresponds to moving images and the like.
  • each of the pixel units includes a color filter
  • each of the switch circuits corresponds to each of a plurality of photoelectric conversion elements provided with the same color filter.
  • the plurality of storage circuits may be connected in series.
  • the color filter is a Bayer array.
  • the present invention can be realized not only as such a solid-state imaging device but also as a camera including a solid-state imaging device such as NAGKO.
  • pixel signals can be added and output, so that even when the accumulation time is shorter and the amount of light is smaller than in the still image mode, the solid-state imaging device can output. Force signal value can be increased more than before. Therefore, it is possible to prevent a decrease in sensitivity even in the moving image mode. Further, pixel signals of the same color can be added and output.
  • FIG. 1 is a signal readout circuit configuration diagram of a conventional solid-state imaging device.
  • FIG. 2 is a diagram showing a circuit configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a diagram showing timing in the case of normal operation by the solid-state imaging device 1 shown in FIG.
  • FIG. 4 is a diagram showing timing in the case of pixel addition operation by the solid-state imaging device 1 shown in FIG.
  • FIG. 5 is a diagram showing an equivalent circuit during pixel addition operation by the solid-state imaging device 1 shown in FIG.
  • FIG. 6 is a diagram showing a pixel addition operation.
  • FIG. 7 is a circuit diagram showing a configuration of a solid-state imaging apparatus according to Embodiment 2 of the present invention.
  • FIGS. 8A and 8D are diagrams showing an example of a specific circuit configuration of the high input impedance circuit 13 shown in FIG.
  • FIG. 9 is a circuit diagram showing a configuration of a solid-state imaging apparatus according to Embodiment 3 of the present invention.
  • FIG. 10 is a diagram showing an operation timing at the time of pixel addition in the solid-state imaging device 3.
  • FIG. 11 is a diagram showing an equivalent circuit during a pixel addition operation by the solid-state imaging device 3 shown in FIG.
  • FIG. 12 is a circuit diagram showing a solid-state imaging device according to Embodiment 4 of the present invention.
  • FIG. 13 is a diagram showing a solid-state imaging device in which color filters are provided on different photoelectric conversion elements arranged in a matrix according to Embodiment 5 of the present invention.
  • FIG. 14 is a diagram showing a configuration of a camera using the solid-state imaging device according to the first to sixth embodiments described above.
  • FIG. 2 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the first embodiment. In the illustrated example, the case where there are two pixel portions (photoelectric conversion elements) arranged in the row direction is shown.
  • the solid-state imaging device 1 includes a pixel unit 11a, l ib and a plurality of MOS transistors Qla, Qlb, Q2a, Q2b, Q3a, Q3b, Q4a, Q4b, Q5a, Q5b, Q6a, Q6b, Q7, Q8a, Q8b, Q9a, Q9b, multiple capacitors Cla, Clb, C2a, C2b, row driving circuit 12, and drive pulses from the column scanning circuit and signal readout circuit (not shown)
  • Drive pulse application terminals PI, P2, P3, P4, P5, P6, P7, P8 and a noise application terminal Pl to which a bias voltage from the above-mentioned column drive circuit part or signal readout circuit part is applied l, P12, and signal output line L1 and the like.
  • a diffusion capacitor C9 is formed between the signal output line L1 and GND.
  • Each pixel unit 1 la, 1 lb includes a photoelectric conversion element, a charge transfer unit, a charge voltage conversion unit, a voltage amplification unit, and the like.
  • the detailed circuit configuration of the pixel portions 11a and ib is omitted.
  • Each MOS transistor Qla, Qlb, Q2a, Q2b, Q3a, Q3b, Q4a, Q4b, Q5a, Q5b, Q6a, Q6b, Q7, Q8a, Q8b, Q9a, Q9b has a switch circuit function.
  • ON conductive
  • OFF non-conductive
  • Capacitors Cla and Clb transmit the output voltages of the pixel units 11a and l ib.
  • Capacitors C2a and C2b store voltages according to the outputs of the pixel units 11a and ib.
  • the row scanning circuit unit 12 has signal output lines ml, m2, ..., and reads out the charges accumulated in the capacitors C2a, C2b from the signal output lines ml, m2, ... in the row direction (horizontal direction). ) Outputs a running signal.
  • the drain of the MOS transistor Qla is connected to the pixel portion 11a, the source is connected to the capacitor Cla, and the gate is connected to the driving nors application terminal P1.
  • the MOS transistor Q1 b is also connected in the same manner as the MOS transistor Qla.
  • the drain of the MOS transistor Q2a is connected to the capacitor Cla, its source is connected to the bias application terminal P11, and its gate is connected to the drive pulse application terminal P2.
  • the MOS transistor Q2b is also connected in the same manner as the MOS transistor Q2a.
  • the drain of the MOS transistor Q3a is connected to the capacitor Cla, the source is connected to the capacitor C2a, and the gate is connected to the drive pulse application terminal P3.
  • the MOS transistor Q3b is also connected in the same manner as the MOS transistor Q3a.
  • the drain of the MOS transistor Q5a is connected to the capacitor C2a, the source is connected to the bias application terminal P12, and the gate is connected to the drive pulse application terminal P6.
  • the drain of the MOS transistor Q5b is connected to the capacitor C2b, the source is connected to the bias application terminal P12, and the gate is connected to the drive pulse application terminal P5.
  • MOS transistor Q6a The drain of the MOS transistor Q6a is connected to the capacitor Cla, its source is connected to the signal output line L1, and its gate is connected to the drain of the MOS transistor Q8a. Even though MOS transistor Q6b is connected! /, It is connected in the same way as MOS transistor Q6a.
  • MOS transistor Q4a The drain of MOS transistor Q4a is close to the photoelectric conversion element of capacitor C2a !, its source is connected to a terminal far from the photoelectric conversion element of capacitor C2b, and its gate is connected to drive pulse application terminal P4.
  • MOS transistor Q4b is close to the photoelectric conversion element of the capacitor C2b !, its terminal is connected to the drain of the MOS transistor Q7, and its gate is connected to the driving nors application terminal P4. .
  • the source of the MOS transistor Q7 is connected to the signal output line L1, and the gate thereof is connected to the drain of the MOS transistor Q9a.
  • the drain of the MOS transistor Q8a is connected to the gate of the MOS transistor Q6a, and the gate thereof is connected to the drive pulse applying terminal P7. Also for MOS transistor Q8b
  • the gate of the MOS transistor Q9a is connected to the drive pulse application terminal P8, and the drain thereof is connected to the gate of the MOS transistor Q7 as described above.
  • the gate of the MOS transistor Q9b is connected to the drive pulse application terminal P8, and its drain is connected to the gate of the MOS transistor (not shown in FIG. 2) corresponding to the MOS transistor Q7 in the next horizontal direction.
  • the signal output line ml of the row scanning circuit unit 12 is connected to the sources of the MOS transistors Q8a and Q9a, respectively, and the signal output line m2 is connected to the sources of the MOS transistors Q8b and Q9b, respectively. .
  • FIG. 3 is a diagram showing timing in the case of normal operation by the solid-state imaging device 1 shown in FIG.
  • a high level signal is applied to the drive pulse application terminals P2, P3, P5, and P6 before the time tl for each frame, and the MOS transistors Q2a, Q2b, Q3a, Q3b, Q
  • the MOS transistors Q2a, Q2b, Q3a, Q3b, Q By turning on 5a and Q5b, applying a low level signal to the drive pulse application terminal P4, turning off the MOS transistors Q4a and Q4b, and applying a low level signal to the drive pulse application terminals P2 and P8, the MOS transistor After turning off Q2a, Q2b, Q9a, and Q9b, apply the desired voltage (V16) to the bias application terminal P11 and the GND voltage to the bias application terminal P12.
  • a high level signal is applied to the drive pulse application terminal P1 from time tl to time t4 to turn on the MOS transistor Q1.
  • a high level signal is applied to the drive pulse application terminal P2 for a predetermined period from time t2, thereby turning on the MOS transistors Q2a and Q2b.
  • the capacitor C2a (C2b) has time from time t2 as shown in Fig. 3 (d). Charges corresponding to the bias voltage value V16 are accumulated up to t3. That is, it is clamped.
  • the output of the pixel unit l la (. L ib) is the output voltage value (V0) in the initial state from time tl to time t3. From time t3 to time t4, an output voltage value (VI) obtained by charge-voltage conversion of the signal charge generated in the photoelectric conversion element is output. The part indicated by the arrow is the signal output (VO-V1).
  • the voltage value output to the signal output line L1 is a voltage corresponding to the capacitance ratio between the capacitor C2a (C2b) and the diffusion capacitor C9.
  • FIG. 4 is a diagram showing timing in the case of pixel addition operation by the solid-state imaging device 1 shown in FIG.
  • a low level signal is applied to the drive noise application terminals P3, P5 after time t5 to turn off the MOS transistors Q3a, Q3b, Q5b.
  • a high level signal is applied to the drive pulse application terminal P4 after time t6, and the MOS transistors Q4a and Q4b are turned on.
  • the capacitors C2a and C2b are connected in series in this state. That is, as shown in FIG. 5, the bias application terminal P12, the MOS transistor Q5a, the capacitor C2a, the MOS transistor Q4a, the capacitor C2b, and the MOS transistor Q4b are connected in series.
  • a voltage value obtained by adding the terminal voltages of the capacitor C2a and the capacitor C2b is applied to the drain of the MOS transistor Q7.
  • the MOS transistors Q8a and Q8b are turned off, and by applying a high level signal to the drive pulse application terminal P8, the MOS transistors Q9a, When Q9b is turned on and the row scanning circuit unit 12 starts running in this state, the high level of the first stage (ml) of the row scanning circuit unit at time t7 as shown in FIG. 4 (g).
  • a signal is applied to the gate of the MOS transistor Q7 via the MOS transistor Q9a to turn on the MOS transistor Q7.
  • Embodiment 1 the case where two photoelectric conversion elements are added in the row direction has been described as an example. However, the above technique has been developed, and three or more photoelectric conversion elements in the row direction have been developed. Addition of elements is also possible.
  • MOS transistor Q5a is always conductive, MOS transistor Q5a and drive pulse application terminal P6 are omitted, and bias application terminal P12 is far from the photoelectric conversion element of capacitor C2a and is directly connected to the other terminal. .
  • FIG. 7 is a circuit diagram showing a configuration of the solid-state imaging apparatus according to Embodiment 2 of the present invention.
  • the signal value output to the signal output line L1 is divided by the diffusion capacitor C9, so that a loss occurs.
  • the source of the MOS transistor Q4b and the drain of the MOS transistor Q7 And a high input impedance circuit 13 connected between the two.
  • the signal value output to the signal output line L1 is not divided by the diffusion capacitor C9, and 2XVt in the case of two storage circuits having the configuration of FIG. In this case, N XVt, and a signal voltage proportional to the number of storage circuits is output to the signal output line L1.
  • FIG. 8 is a diagram showing an example of a specific circuit configuration of the high input impedance circuit 13 shown in FIG. 8A is a follower circuit using a MOS transistor, FIG. 8B is an inverter circuit using a MOS transistor, and FIG. 8C is a bipolar transistor.
  • Figure 8 (D) shows an inverter circuit using bipolar transistors.
  • the high input impedance circuit 13 shown in Fig. 8 (A) includes MOS transistors 85 and 86, an input terminal 94, a bias terminal 95, and an output terminal 9 arranged between a power supply 93 and the ground.
  • This is a high-input-impedance follower circuit that also has a force of 6 and receives the input at the gate of MOS transistor 85.
  • the high input impedance circuit 13 shown in FIG. 8B includes MOS transistors 87 and 88, an input terminal 94, and an output terminal 96 arranged between the power supply 93 and the ground. This is an inverter circuit.
  • the gate and drain of the MOS transistor 87 are connected to form a load.
  • a high input impedance inverter circuit is configured with the input received by the gate of the MOS transistor 88.
  • the high input impedance circuit 13 shown in FIG. 8 (C) includes a bipolar transistor 89, a resistor 90, an input terminal 94, and an output terminal 96 arranged between the power supply 93 and the ground. Is done.
  • the high input impedance circuit 13 shown in Fig. 8 (D) includes a resistor 91, a bipolar transistor 92, an input terminal 94, and an output terminal 9 6 serving as a load arranged between the power supply 93 and the ground. It consists of.
  • a high-input impedance inverter circuit is configured that receives the input at the base of the bipolar transistor 92.
  • the high input impedance circuit 13 can be easily configured.
  • FIG. 9 is a circuit diagram showing a configuration of the solid-state imaging apparatus according to Embodiment 3 of the present invention.
  • the solid-state imaging device 3 is applied when there are two pixel units (photoelectric conversion elements) arranged in the column direction.
  • the pixel units 30a and 30b also serve as photoelectric conversion elements, charge transfer units, charge / voltage conversion units, voltage amplification units, and the like. In FIG. 9, the detailed circuit configuration of the pixel portions 30a and 30b is omitted.
  • MOS transistors Ql, Q2, Qlla, Qllb, Q12a, Q12b, Q13a, Q13b, and Q6 function as a switch circuit.
  • the MOS transistors Ql, Q2, Qlla, Q11b, Q12a, Q12b, Q13a, Q13b, and Q6i are switched on and switch on to switch on.
  • the capacitor C1 transmits a voltage.
  • Capacitors C3a and C3b function as a storage circuit.
  • the drain of the MOS transistor Q1 is connected to the outputs of the pixel portions 30a and 30b, its source is connected to the capacitor C1, and its gate is connected to the drive pulse application terminal P21.
  • the drain of the MOS transistor Q2 is connected to the capacitor C1, its source is connected to the bias application terminal P31, and its gate is connected to the drive pulse application terminal P25.
  • the drain of the MOS transistor Qlla is connected to the capacitor C1, its source is connected to the capacitor C3a, and its gate is connected to the drive pulse application terminal P23a.
  • the drain of the MOS transistor Ql lb is connected to the capacitor C1, its source is connected to the capacitor C3b, and its gate is connected to the drive pulse application terminal P23b.
  • the drain of the MOS transistor Q13a is connected to a terminal far from the photoelectric conversion element in the capacitor C3a, its source is connected to the bias application terminal P32, and its gate is connected to the drive nors application terminal P24a.
  • the drain of the MOS transistor Q13b is also far from the photoelectric conversion element force in the capacitor C3b, its source is connected to the bias application terminal P32, and its gate is connected to the drive pulse application terminal P24b.
  • the drain of the MOS transistor Q6 is connected to the capacitor C1, its source is connected to the signal output line L2, and its gate is connected to the signal output line ml of the row scanning circuit section 32.
  • the drain of the MOS transistor Q12a is at a terminal far from the photoelectric conversion element in the capacitor C3a, and the source is at a terminal near the photoelectric conversion element in the capacitor C3b.
  • the gates are connected to drive pulse application terminals P22, respectively.
  • the drain of the MOS transistor Q12b is close to the photoelectric conversion element in the capacitor C3a, its terminal is connected to the input of the buffer 31, and its gate is connected to the drive pulse application terminal P22.
  • FIG. 10 is a diagram showing the operation timing when the solid-state imaging device 3 adds pixels.
  • MOS transistors Ql la, Ql lb, Q13a, Q13b, Q2 are turned on by applying a high level signal to drive pulse application terminals P23a, P23b, P24a, P2 4b, P25
  • MOS transistors Q12a and Q12b are turned off by applying a low level signal to the drive pulse application terminal P22.
  • the capacitors C3a and C3b are connected between the bias application terminals P32 and P31.
  • the same voltage is applied to the bias application terminals P32 and P31 to set the capacitor C3a and C3b to have no electric charge.
  • the MOS transistor Q2 is turned on by applying a high level signal to the driving noise application terminal P25 for a predetermined time as shown in FIG. 10 (d). From time t2 to time t3, capacitor C3a accumulates charge according to voltage value V61
  • the pixel unit 30a displays the output voltage value (V0) in the initial state of the charge-voltage conversion unit from time tl to time t3, and the light voltage from time t3 to time t4. Output voltage value obtained by charge-voltage conversion of signal charge generated by the electricity conversion element
  • the signal component according to the output of the photoelectric conversion element force.
  • the drive pulse application terminal P21 has a low level between time t4 and time t5 as shown in FIG. 10 (c).
  • the MOS transistor Q1 is turned off by applying the above signal.
  • the MOS transistor Q1 is turned on again by applying a high level signal from the time t5 to the time t8 as shown in FIG. 10 (d). .
  • the MOS transistor Q2 is turned on again by applying a high level signal to the drive pulse application terminal P25 for a predetermined time as shown in FIG. 10 (d). From time t6 to time t7, capacitor C3b accumulates the charge according to voltage value V61.
  • the pixel unit 30b outputs the output voltage value (V2) in the initial state of the charge-voltage converter from time t6 to time t7, and from time t7 to time t8. Outputs the output voltage value (V3) obtained by charge-voltage conversion of the signal charge generated in the photoelectric conversion element.
  • V2 the portion indicated by the arrow is the signal output (V2-V3). This operation is the same as in the first embodiment.
  • the bias application terminal P32, the MOS transistor Q 13b, the capacitor C3b, the MOS transistor Q12a, the capacitor C3a, the MOS transistor Q12 b, and the input side of the buffer 31 are connected in series.
  • the voltage value obtained by adding the terminal voltages of the capacitors C3a and C3b is applied to the input of the buffer 31, and the voltage value obtained by adding the terminal voltages of the capacitors C3a and C3b is connected to the buffer 31.
  • Embodiment 3 the case where two photoelectric conversion elements are added in the column direction has been described as an example. However, the above technique has been developed, and three or more photoelectric conversion elements in the column direction have been developed. Addition of elements is also possible.
  • FIG. 12 is a circuit diagram showing a solid-state imaging device according to Embodiment 4 of the present invention.
  • FIG. 12 shows the case of photoelectric conversion elements arranged in the row and column directions (two in the row direction and two in the column direction).
  • the solid-state imaging device 4 is configured by combining the above-described solid-state imaging device 1 and the solid-state imaging device 3, and as illustrated in FIG. 12, the pixels 30a, 30b, 30c, 30d, and the switch circuit MOS transistors that function as Qla, Qlb, Q2a, Q2b, Ql la, Ql lb, Ql l c, Ql ld, Q12a, Q12b, Q12c, Q12d, Q13a, Q13b, Q13c, Q13d, Q6a, Q6 b, capacitors Cla, Clb, and pixels 30a , 30b, 30c, 30d capacitors C3a, C3b, C3 c, C3d, noffer 31, row scanning circuit 32, and drive pulse application terminals P21, P22, P23 a, P23b , P24a, P24b, P25, noisy marking caro terminals P31, P32, signal output lines L2, L3, etc.
  • a low level signal is applied to the drive pulse application terminals P23a, P23b, and P24a to turn off the MOS transistors Ql la, Ql lb, Ql lc, Ql ld, Q13a, Q13c, and Q13d.
  • the MOS transistors Q12 and Q13b are turned on by applying a high level signal to the drive pulse application terminals P22 and P24b. In this state, capacitors C3a, C3b, C3c, C3d are connected in series.
  • the output of the signal output line L3 is omitted from the circuit in FIG. 12, but it is output to the signal output line L2 and the addition operation in the row direction and the column direction is performed simultaneously as in the first embodiment. .
  • FIG. 13 is a diagram showing a solid-state imaging device in which color filters are provided on different photoelectric conversion elements arranged in a matrix according to Embodiment 5 of the present invention.
  • the color filter is an array of R, B, Gr, and Gb.
  • This bay arrangement is a color filter corresponding to the three primary colors of blue (B), green (G), and red (R). It is constituted by. This makes it possible to obtain images with excellent color reproducibility because color separation is good and conversion processing to RGB signals is unnecessary.
  • the pixel addition unit 81 includes nine pixels having the color filter B, which constitute three rows and three columns. These pixels are 81 ⁇ 11, 81 ⁇ 12, 81 ⁇ 13, 81 ⁇ 21, 81-22, 81-23, 81-31, 81-32, 81-33.
  • the signal voltages of these nine pixels are stored in the capacitors of the storage circuits corresponding to these nine pixels, the signal voltages of the nine pixels can be added by connecting the respective capacitors in series.
  • the solid-state imaging device that performs column addition like the solid-state imaging device 3 of Embodiment 3, three pixels 81-11, 81-21, 81-31 in the column direction, and pixels 81-12, The three pixels 81-22 and 81-3 and the three pixels 81-13, 81-23, and 81-33 may be added and then added in the row direction.
  • Embodiment 1 of the Present Invention By creating a camera using the solid-state imaging device according to 1-5, it is possible to perform pixel addition with little decrease in sensitivity!
  • a force analog memory using a capacitor or a signal delay line may be used as the storage circuit.
  • a MOS transistor is used as the switch circuit. Use other switches such as analog switches! ,.
  • a camera may be configured using the above-described solid-state imaging device.
  • FIG. 14 is a diagram showing a configuration of a camera using the solid-state imaging device according to the first to fifth embodiments.
  • the camera 400 includes a lens 401 that forms an optical image of a subject on an image sensor, an optical device such as a mirror that performs optical processing of the optical image that has passed through the lens 401, and a shirter.
  • a system 402 a MOS type imaging device 403 realized by the solid-state imaging device, a signal processing unit 410, a timing control unit 411, and the like are provided.
  • the timing control unit 411 includes a CDS circuit 404 that takes a difference between the field-through signal output from the MOS imaging element 403 and an output signal, and an OB clamp circuit that detects an OB level signal output from the CDS circuit 404.
  • GCA406 that takes the difference between the OB level and the signal level of the effective pixel, adjusts the gain of the difference
  • ADC407 that converts the analog signal output from GCA406 into a digital signal.
  • the timing control unit 411 performs signal processing on the digital signal output from the ADC 407 and performs various drive pulses to the MOS image sensor 403 in accordance with the DSP 408 that controls the drive timing and the instructions of the DSP 408.
  • the force is also configured with TG409 etc. generated at the timing.
  • the camera 400 configured in this manner, sensitivity reduction is eliminated by the MOS-type imaging device 403 realized by the solid-state imaging device, and pixel signals of the same color are added and output. A high-quality image can be obtained using a solid-state imaging device that can also be used.
  • the camera according to the present invention includes the solid-state imaging device described in the above embodiment, a lens, and the like, and has the same configuration, operation, and effect as described above.
  • the solid-state imaging device of the present invention is useful for pixel addition used for a moving image function used in a digital camera or the like, and is suitable for a camera using the same.
  • it is suitable for an image sensor, a digital still camera, a camera-equipped mobile phone, a camera provided in a notebook computer, a camera unit connected to an information processing device, and the like.

Abstract

　本発明は、画素混合の場合においても感度低下を防止した固体撮像装置を提供する。 　光電変換素子を含む複数の画素部１１ａ，１１ｂを有し、光電変換素子の出力ごとに応じた信号を画素加算することが可能な固体撮像装置１であって、各光電変換素子から出力される信号に応じた電荷を個別に蓄積する複数のコンデンサＣ２ａ，Ｃ２ｂと、コンデンサＣ２ａ，Ｃ２ｂと交互に接続される複数のＭＯＳトランジスタＱａ，Ｑｂとを備え、画素加算する場合、ＭＯＳトランジスタＱａ，Ｑｂの遮断時に各光電変換素子から出力される信号に応じた電荷を対応するコンデンサＣ２ａ，Ｃ２ｂにそれぞれ蓄積するとともに、ＭＯＳトランジスタＱａ，Ｑｂを導通して、コンデンサＣ２ａ，Ｃ２ｂを直列に接続する。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、デジタルカメラ等に使用される MOS型の固体撮像装置に関し、特に画 素加算に有効な技術に関するものである。
背景技術
[0002] 近年、 500万画素等にまで固体撮像装置の高画素化が進み、銀塩なみの静止画 を撮影したり、動画を撮影したりすることが可能になっている。ところで、動画を撮影 する場合には、数十万画素で撮影されるので、余った光電変換素子の有効利用を 図るベぐ光電変換素子ごとの信号を画素混合する手法が通常採用される (例えば、 特許文献 1)。
[0003] 図 1は、従来の固体撮像装置の信号読み出し回路の構成を示す図である。
図 1に示されるように信号読み出し回路は、固体撮像装置の各画素からの信号をそ れぞれ保存するメモリ（コンデンサ） 101, 102, 103, 104と、 MOSトランジスタ 105
, 106, 107, 108等と力ら構成される。
[0004] MOSトランジスタ 105, 106, 107, 108は、それぞれのゲートにハイレベルの信号 が印加されることにより導通し、メモリ 101, 102, 103, 104を並列に接続した状態に し、メモリ 101, 102, 103, 104に蓄積された画素力もの信号の平均が信号出力線 1
09に出力される。
特許文献 1 :特開 2001— 292453号公報 (第 1 11頁、第 4図）
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、従来の固体撮像装置では、画素信号を蓄積するメモリを並列接続し て、平均化による画素混合動作をするため、画素信号は加算されず画素信号の平均 値が出力される。ところで、静止画モードの場合は、各光電変換素子を個々に読みと るため蓄積時間が長ぐ光量も多くなり、出力信号が高くなるが、動画モードの場合 は、フレームごとに光電変換素子の信号を高速に混合するため、実効的な光電変換 素子数は少なくなり、実質的には蓄積時間が短くなる。したがって、従来の固体撮像 装置では、光量が少なくなるとともに出力信号値は加算されないため、短くなつた蓄 積時間に比例して出力信号値は少なくなり、感度低下が生じる。
[0006] そこで、本発明は、画素混合の場合においても感度低下を防止した固体撮像装置 およびカメラを提供することを目的とする。
課題を解決するための手段
[0007] 上記目的を達成するために、本発明に係る固体撮像装置においては、光電変換素 子を含む複数の画素部を有する固体撮像装置であって、前記各光電変換素子から 出力される信号に応じた電荷を個別に蓄積する複数の蓄積回路と、前記各蓄積回 路と交互に接続される複数のスィッチ回路とを備え、前記各スィッチ回路が遮断され ることにより、前記各光電変換素子力 出力される信号に応じた電荷が対応する前記 各蓄積回路にそれぞれ蓄積され、画素加算の場合に、前記各スィッチ回路が導通さ れることにより、前記各蓄積回路が直列に接続されることを特徴とする。
[0008] これにより、各蓄積回路の出力に応じた電圧を加算して、感度を上げることができる
[0009] また、本発明に係る固体撮像装置においては、前記固体撮像装置は、さらに、直 列に接続された前記各蓄積回路の後段力 画素加算された信号を取り出すための 信号出力線と、前記各蓄積回路の後段に配設され、画素加算された信号を前記信 号出力線に出力する高入力インピーダンス回路とを備えることを特徴とすることがで きる。
[0010] これにより、信号出力線に拡散容量が形成されていても、拡散容量による加算電圧 値の低下を抑制することができる。
[0011] また、本発明に係る固体撮像装置においては、前記高入力インピーダンス回路は、 フォロア回路およびインバータ回路のいずれか一方により構成されることを特徴とす ることちでさる。
[0012] これにより、高入力インピーダンス回路を容易に構成することができる。
[0013] また、本発明に係る固体撮像装置においては、前記フォロア回路およびインバータ 回路は、 MOSトランジスタのゲートおよびバイポーラトランジスタのベースの!/、ずれか 一方を入力として構成されることを特徴としてもよい。
[0014] これにより、高入力インピーダンスを簡単に実現することができる。
[0015] また、本発明に係る固体撮像装置においては、前記各蓄積回路は (N+ 1)個 (N: 正の整数）のコンデンサで、前記各スィッチ回路は（N+ 1)個の MOSトランジスタで 、それぞれ構成され、第 Nの MOSトランジスタの一方の端子は、第 Nのコンデンサに おける前記光電変換素子に近!、側の端子に、その他方の端子は第 (N+ 1)のコン デンサにおける前記光電変換素子から遠い側の端子に、それぞれ接続され、第 (N + 1)の MOSトランジスタの一方の端子は、第（N+ 1)のコンデンサにおける前記光 電変換素子に近 、側の端子に接続され、第 (N+ 1)の MOSトランジスタの他方の端 子から各コンデンサに蓄積された電圧の加算値を出力する接続形態を特徴とするこ とがでさる。
[0016] これにより、各コンデンサを直列に接続する回路を簡単に構成することができる。
[0017] また、本発明に係る固体撮像装置においては、前記各コンデンサは、前記各 MOS トランジスタが遮断するフレームごとの期間に、両端子を同一電位に設定された後、 クランプされることを特徴とすることちでさる。
[0018] これにより、オフセットがなくなるので、ダイナミックレンジを拡大し、高出力まで加算 することができる。
[0019] また、本発明に係る固体撮像装置においては、前記各スィッチ回路は、行方向に 配置される複数の光電変換素子にそれぞれ対応する複数の蓄積回路を直列に接続 することを特徴とすることができる。
[0020] これにより、行方向の画素加算を容易に実現することができ、行方向の画像圧縮に 対応することちでさる。
[0021] また、本発明に係る固体撮像装置においては、前記各スィッチ回路は、列方向に 配置された複数の光電変換素子にそれぞれ対応する複数の蓄積回路を直列に接続 することを特徴とすることちでさる。
[0022] これにより、列方向の画素加算を容易に実現することができ、列方向の画像圧縮に 対応することちでさる。
[0023] また、本発明に係る固体撮像装置においては、前記各スィッチ回路は、行方向およ び列方向に配置された複数の光電変換素子にそれぞれ対応する前記複数の蓄積 回路を同時に直列に接続することを特徴とすることができる。
[0024] これにより、行方向、列方向を一度に画素加算することができ、動画等に対応する ことちでさる。
[0025] また、本発明に係る固体撮像装置においては、前記各画素部はカラーフィルタを 有し、前記各スィッチ回路は、同色のフィルタが設けられた複数の光電変換素子にそ れぞれ対応する前記複数の蓄積回路を直列に接続することを特徴とすることができ る。
[0026] また、本発明に係る固体撮像装置にぉ 、ては、カラーフィルタは、べィャ配列であ ることを特徴とすることちでさる。
[0027] これにより、優れた色再現をすることができる。
[0028] なお、本発明は、このような固体撮像装置として実現することができるだけでなぐこ のような固体撮像装置を含むカメラとして実現したりすることもできる。
[0029] これにより、行方向や、列方向の画素合成による画像圧縮や動画に対応し、優れた 色再現のカメラを実現することができる。
発明の効果
[0030] 以上のように、本発明の固体撮像装置によれば、画素信号を加算して出力すること ができるため、静止画モードに比べ、蓄積時間が短くなつて光量が少なくなつても出 力信号値を従来より増カロさせることができる。従って動画モードにおいても、感度低 下を防止することができる。また、同色の画素信号を加算して出力することもできる。
[0031] よって、本発明により、撮影した画像の高画質ィ匕が可能となり、固体撮像装置を搭 載したデジタルカメラや、携帯電話機等が普及してきた今日における本願発明の実 用的価値は極めて高い。
図面の簡単な説明
[0032] [図 1]図 1は、従来の固体撮像装置の信号読み出し回路構成図である。
[図 2]図 2は、本実施の形態 1に係る固体撮像装置の回路構成を示す図である。
[図 3]図 3は、図 2に示される固体撮像装置 1による通常動作の場合のタイミングを示 す図である。 [図 4]図 4は、図 2に示される固体撮像装置 1による画素加算動作の場合のタイミング を示す図である。
[図 5]図 5は、図 2に示される固体撮像装置 1による画素加算動作時の等価回路を示 す図である。
[図 6]図 6は、画素加算動作を示す図である。
[図 7]図 7は、本発明の実施の形態 2に係る固体撮像装置の構成を示す回路図であ る。
[図 8]図 8 (A)一 (D)は、図 7に示される高入力インピーダンス回路 13の具体的な回 路構成の一例を示す図である。
[図 9]図 9は、本発明の実施の形態 3に係る固体撮像装置の構成を示す回路図であ る。
[図 10]図 10は、固体撮像装置 3の画素加算時における動作タイミングを示す図であ る。
[図 11]図 11は、図 9に示される固体撮像装置 3による画素加算動作時の等価回路を 示す図である。
[図 12]図 12は、本発明の実施の形態 4に係る固体撮像装置を示す回路図である。
[図 13]図 13は、本発明の実施の形態 5における行列に配置された異なる光電変換 素子上にカラーフィルタを設けた固体撮像装置を示す図である。
[図 14]図 14は、上述の実施の形態 1一 6の固体撮像装置を用いたカメラの構成を示 す図である。
符号の説明
1, 2, 3, 4 固体撮像装置
11a, l ib, 30a, 30b, 50a, 50b, 50c, 50d 画素部
13 高入力インピーダンス回路
31 ノッファ
81 画素加算ユニット
89, 92 バイポーラトランジスタ
90, 91 抵抗 C2a, C2b, C3a, C3b, C3c, C3d コンデンサ
Q4a, Q4b, Q12a, Q12b, Q12c, Q12d MOSトランジスタ
85, 86, 87, 88 MOSトランジスタ
LI, L2, L3 信号出力線
発明を実施するための最良の形態
[0034] 以下、本発明の実施の形態について、図面を用いて詳細に説明する。
[0035] (実施の形態 1)
図 2は、本実施の形態 1に係る固体撮像装置の回路構成を示す図である。なお、図 示例では、行方向に配列した画素部 (光電変換素子）が 2個の場合が示されて 、る。
[0036] 図 2に示されるように、固体撮像装置 1は、画素部 11a, l ibと、複数の MOSトラン ジスタ Qla, Qlb, Q2a, Q2b, Q3a, Q3b, Q4a, Q4b, Q5a, Q5b, Q6a, Q6b, Q7, Q8a, Q8b, Q9a, Q9bと、複数のコンデンサ Cla, Clb, C2a, C2bと、行走 查回路部 12と、不図示の列走査回路部や信号読み出し回路部からの駆動パルスが 印加される駆動パルス印加端子 PI, P2, P3, P4, P5, P6, P7, P8と、上記の列走 查回路部や信号読み出し回路部からのバイアス電圧が印加されるノ ィァス印加端子 Pl l, P12と、信号出力線 L1等とから構成される。なお、信号出力線 L1と GND間に は、拡散容量 C9が形成される。
[0037] 各画素部 1 la, 1 lbは、光電変換素子、電荷転送部、電荷電圧変換部および電圧 増幅部等からなる。なお、図 2では、画素部 11a, l ibの詳細な回路構成は省略され ている。
[0038] 各 MOSトランジスタ Qla, Qlb, Q2a, Q2b, Q3a, Q3b, Q4a, Q4b, Q5a, Q5b , Q6a, Q6b, Q7, Q8a, Q8b, Q9a, Q9bは、スィッチ回路の機能を有する。つまり 、各 MOSトランジスタ Qla, Qlb, Q2a, Q2b, Q3a, Q3b, Q4a, Q4b, Q5a, Q5b , Q6a, Q6b, Q7, Q8a, Q8b, Q9a, Q9biま、そのゲートにノヽィレべノレの信号力 口 カロされたときに導通（以下、「オン」とも記す。）の状態になり、ローレベルの信号が印 カロされたときに非導通（以下、「遮断」あるいは「オフ」とも記す。）の状態になる。
[0039] コンデンサ Cla, Clbは、画素部 11a, l ibの出力電圧を伝達する。
コンデンサ C2a, C2bは、画素部 11a, l ibの出力に応じた電圧を蓄積する。 [0040] 行走査回路部 12は、信号出力線 ml, m2,…を有し、コンデンサ C2a, C2bに蓄 積された電荷を読み出す際に信号出力線 ml, m2,…から行方向（水平方向）に走 查信号を出力する。
[0041] なお、番号中の「a」は画素部 11aに、「b」は画素部 l ibに、それぞれ対応している ので、以下では主として
Figure imgf000009_0001
、て説明する。
[0042] MOSトランジスタ Qlaのドレインは画素部 11aに、そのソースはコンデンサ Claに、 そのゲートは駆動ノルス印加端子 P1に、それぞれ接続される。 MOSトランジスタ Q1 bについても、 MOSトランジスタ Qlaの場合と同様に接続される。
[0043] MOSトランジスタ Q2aのドレインはコンデンサ Claに、そのソースはバイアス印加端 子 P11に、そのゲートは駆動パルス印加端子 P2に、それぞれ接続される。 MOSトラ ンジスタ Q2bについても、 MOSトランジスタ Q2aの場合と同様に接続される。
[0044] MOSトランジスタ Q3aのドレインはコンデンサ Claに、そのソースはコンデンサ C2a に、そのゲートは駆動パルス印加端子 P3に、それぞれ接続される。 MOSトランジスタ Q3bについても、 MOSトランジスタ Q3aの場合と同様に接続される。
[0045] MOSトランジスタ Q5aのドレインはコンデンサ C2aに、そのソースはバイアス印加端 子 P12に、そのゲートは駆動パルス印加端子 P6に、それぞれ接続される。これに対 して、 MOSトランジスタ Q5bのドレインはコンデンサ C2bに、ソースはバイアス印加端 子 P12に、ゲートは駆動パルス印加端子 P5に、それぞれ接続される。
[0046] MOSトランジスタ Q6aのドレインはコンデンサ Claに、そのソースは信号出力線 L1 に、そのゲートは MOSトランジスタ Q8aのドレインに、それぞれ接続される。 MOSトラ ンジスタ Q6bにつ!/、ても、 MOSトランジスタ Q6aの場合と同様に接続される。
[0047] MOSトランジスタ Q4aのドレインはコンデンサ C2aの光電変換素子に近!、端子に、 そのソースはコンデンサ C2bの光電変換素子に遠い端子に、そのゲートは駆動パル ス印加端子 P4に、それぞれ接続される。これに対して、 MOSトランジスタ Q4bのドレ インはコンデンサ C2bの光電変換素子に近!、端子に、そのソースは MOSトランジス タ Q7のドレインに、そのゲートは駆動ノルス印加端子 P4に、それぞれ接続される。
[0048] MOSトランジスタ Q7のソースは信号出力線 L1に、そのゲートは MOSトランジスタ Q9aのドレインに、それぞれ接続される。 [0049] MOSトランジスタ Q8aのドレインは MOSトランジスタ Q6aのゲートに、そのゲートは 駆動パルス印加端子 P7に、それぞれ接続される。 MOSトランジスタ Q8bについても
、 MOSトランジスタ Q8aの場合と同様に接続される。
[0050] MOSトランジスタ Q9aのゲートは駆動パルス印加端子 P8に、そのドレインは上記 のように MOSトランジスタ Q7のゲートに、それぞれ接続される。
[0051] MOSトランジスタ Q9bのゲートは駆動パルス印加端子 P8に、そのドレインは水平 方向次段の MOSトランジスタ Q7に相当する MOSトランジスタ（図 2中には省略して いる）のゲートに、それぞれ接続される。
[0052] 行走査回路部 12の信号出力線 mlは、 MOSトランジスタ Q8a, Q9aのソースにそ れぞれ接続され、信号出力線 m2は、 MOSトランジスタ Q8b, Q9bのソースにそれぞ れ接続される。
[0053] 次 、で、固体撮像装置 1による画素加算をしな 、通常動作の場合の動作および画 素加算する場合の動作を順次説明する。
[0054] まず、画素加算をしな!、通常動作の場合を説明する。
図 3は、図 2に示される固体撮像装置 1による通常動作の場合のタイミングを示す図 である。
[0055] まず、前処理として、フレーム毎に、時刻 tlの前に、駆動パルス印加端子 P2, P3, P5, P6にハイレベルの信号を印加し、 MOSトランジスタ Q2a, Q2b, Q3a, Q3b, Q 5a, Q5bをオンさせるとともに、駆動パルス印加端子 P4にローレベルの信号を印加 し、 MOSトランジスタ Q4a, Q4bをオフさせ、駆動パルス印加端子 P2, P8にローレ ベルの信号を印加することにより MOSトランジスタ Q2a, Q2b, Q9a, Q9bをオフさ せた後、バイアス印加端子 P11に所望の電圧 (V16)を、バイアス印加端子 P12に G ND電圧を印加する。
[0056] 駆動パルス印加端子 P1には、図 3 (b)に示されるように、時刻 tlから時刻 t4の間、 ハイレベルの信号が印加することにより、 MOSトランジスタ Q1をオンさせる。
[0057] そして、駆動パルス印加端子 P2には、図 3 (c)に示されるように、時刻 t2から所定の 間、ハイレベルの信号が印加することにより、 MOSトランジスタ Q2a, Q2bを導通させ る。これにより、コンデンサ C2a (C2b)には、図 3 (d)に示されるように、時刻 t2から時 刻 t3に至るまでの時点で、バイアス電圧値 V16に応じた電荷が蓄積される。つまり、 クランプされる。
[0058] 一方、画素部 l la (. l ib)の出力は、図 3 (a)に示されるように、時刻 tlから時刻 t3 においては電荷電圧変換部を初期状態の出力電圧値 (V0)を、時刻 t3から時刻 t4 は光電変換素子で発生した信号電荷を電荷電圧変換した出力電圧値 (VI)が出力 される。なお、矢印で示した部分が信号出力（VO-V1)である。
[0059] そして、時刻 t3に画素部 11a, l ibの出力が VIになると（図 3 (a)参照）、コンデン サ C2a (C2b)の端子間電圧は、コンデンサ Cla (Clb)とコンデンサ C2a (C2b)の容 量比に応じ、時刻 t4に至るまでの間に V16'に変化する。この電圧 V16と V16'の差 (V16— V16' )が光電変換素子からの出力に応じた信号成分である。
[0060] このようにして、コンデンサ C2a (C2b)に光電変換素子の出力に応じた電荷の蓄積 が終わると、時刻 t4以降、図 3 (b)に示されるように、駆動パルス印加端子 P1にロー レベルの信号を印加して、 MOSトランジスタ Q1をオフさせ後、駆動パルス印加端子 P7にハイレベルの信号を印加することにより MOSトランジスタ Q8をオンさせるととも に、行走査回路部 12が走査を開始する。これにより、図 3 (e)に示されるように、時刻 t5にハイレベルの信号を MOSトランジスタ Q6aのゲートに印加する。これにより、 M OSトランジスタ Q6aのオン時にコンデンサ C2aの電圧が信号出力線 L1に出力され る。次いで、図 3 (f)に示されるように、時刻 t6にハイレベルの信号を MOSトランジス タ Q6bのゲートに印加する。これにより、 MOSトランジスタ Q6bのオン時に、コンデン サ C2bの電圧が信号出力線 L1に出力される。
[0061] このようにして、コンデンサ C2a, C2aに蓄積された電荷に応じた電圧が信号出力 線 L1を介して順次取り出される。このとき、信号出力線 L1に出力される電圧値はコン デンサ C2a (C2b)と拡散容量 C9との容量比に応じた電圧となる。
[0062] 次 、で、画素加算する場合の動作を説明する。
図 4は、図 2に示される固体撮像装置 1による画素加算動作の場合のタイミングを示 す図である。
[0063] この画素加算の場合においては、通常の場合と異なり、まず、前処理として、フレー ム毎に、時刻 tlの前に、駆動パルス印加端子 P2, P3, P5, P6にハイレベルの信号 を印加し、 MOSトランジスタ Q2a, Q2b, Q3a, Q3b, Q5a, Q5bをオンさせるととも に、駆動パルス印加端子 P4にローレベルの信号を印加し、 MOSトランジスタ Q4a, Q4bをオフさせ、バイアス印加端子 Pl l, P12に同じ電圧を印加して、コンデンサ C2 a, C2bに電荷がない状態を設定する。これにより、オフセット電圧をなくすことができ る。電荷抜きが終わった後の時刻 tlから時刻 t4までの動作については上記説明と同 じ動作であるので、その説明を省略し、時刻 t4以降の動作を説明する。
[0064] 駆動ノ ルス印加端子 P3, P5に、図 4 (e)に示されるように、時刻 t5以降ローレベル の信号を印加して、 MOSトランジスタ Q3a, Q3b, Q5bをオフさせる。次いで、駆動 パルス印加端子 P4に、図 4 (f)に示されるように、時刻 t6以降ハイレベルの信号を印 カロして、 MOSトランジスタ Q4a, Q4bをオンさせる。これにより、この状態でコンデン サ C2a, C2bは直列接続される。すなわち、図 5に示されるように、バイアス印加端子 P12、 MOSトランジスタ Q5a、コンデンサ C2a、 MOSトランジスタ Q4a、コンデンサ C 2b、 MOSトランジスタ Q4bが直列に接続される。これによつて、コンデンサ C2a、コン デンサ C2bのそれぞれの端子電圧が加算された電圧値が MOSトランジスタ Q7のド レインに印加される。
[0065] 駆動パルス印加端子 P7にローレベルの信号を印加することにより、 MOSトランジス タ Q8a, Q8bをオフさせ、駆動パルス印加端子 P8にハイレベルの信号を印加するこ とにより、 MOSトランジスタ Q9a, Q9bをオンさせ、この状態で行走査回路部 12が走 查を開始することにより、図 4 (g)に示されるように時刻 t7に行走査回路部の 1段目（ ml)のハイレベルの信号が MOSトランジスタ Q9aを介して MOSトランジスタ Q7のゲ 一トに印加され、 MOSトランジスタ Q7をオンさせる。
[0066] これ〖こより、図 6に示されるように、コンデンサ C2aの電圧と、コンデンサ C2bの端子 電圧との加算された電圧値が、信号出力線 L1に出力される。
[0067] ここで、信号出力線 L1には拡散容量 C9が存在するため、実際的には、コンデンサ C2aと、コンデンサ C2bの端子電圧の加算された電圧値と、拡散容量 C9に容量比に 応じた電圧が出力される。
[0068] 今、コンデンサ C2a, C2bの容量値を Ct、コンデンサ C2a, C2bの電圧を Vt、拡散 容量 C9の容量値を Co、信号出力線 L1の電圧を V0とする。仮定として信号出力線 L 1の電圧を kXVt(k倍の vt)、 ct=coとすると、従来の加算しない場合、信号出力 線 L1に出力する信号値は（（2+k)Z(l + 2)) XVtであり、本発明の加算する場合 、信号出力線 L1に出力する信号値は（2X (l+k)/(l + 2)) XVtである。 k=lと 仮定すると 4Z3倍の加算の効果がある。
[0069] なお、上記実施の形態 1においては、行方向に 2個の光電変換素子を加算する場 合を例にとって説明したが、上記の技術を発展させ、行方向に 3個以上の光電変換 素子の加算も可能である。そして、蓄積回路の容量力 個の場合においては、従来 の加算しない場合、信号出力線 L1に出力する信号値は（(N + k)Z(l+N)) XVt であり、本発明の加算する場合、信号出力線 L1に出力する信号値は (NX (1+k) Z(l+N)) XVtである。 k=lと仮定すると2XNZ(l+N)倍の加算の効果がぁる。
[0070] また、 MOSトランジスタ Q5aは常に導通状態のため、 MOSトランジスタ Q5aと駆動 パルス印加端子 P6は省略し、バイアス印加端子 P12がコンデンサ C2aの光電変換 素子に遠 、方の端子に直接接続されて 、てもよ 、。
[0071] (実施の形態 2)
次 ヽで、本発明に係る他の固体撮像装置につ！ヽて説明する。
[0072] 図 7は、本発明の実施の形態 2に係る固体撮像装置の構成を示す回路図である。
ところで、上記したように固体撮像装置 1では、信号出力線 L1に出力する信号値は 拡散容量 C9とで分圧されるため、ロスが出る。
[0073] そこで、この実施の形態 2に係る固体撮像装置 2においては、図 7に示されるように 、固体撮像装置 1の構成に加えて、その MOSトランジスタ Q4bのソースと MOSトラン ジスタ Q7のドレインとの間に接続される高入力インピーダンス回路 13をさらに備えて 構成される。
[0074] この結果、信号出力線 L1に出力する信号値は拡散容量 C9との分圧されることなく 、図 7の構成の蓄積回路が 2個の場合は 2XVt、蓄積回路の個数力 個の場合は N XVtとなり、蓄積回路の個数に比例した信号電圧が信号出力線 L1に出力する。
[0075] 図 8は、図 7に示される高入力インピーダンス回路 13の具体的な回路構成の一例 を示す図である。なお、図 8(A)は MOSトランジスタを用いたフォロア回路であり、図 8(B)は MOSトランジスタを用いたインバータ回路であり、図 8(C)はバイポーラトラン ジスタを用いたフォロア回路であり、図 8 (D)はバイポーラトランジスタを用いたインバ ータ回路である。
[0076] 図 8 (A)に示される高入力インピーダンス回路 13は、電源 93とグランドとの間に配 設される MOSトランジスタ 85, 86と、入力端子 94と、バイアス端子 95と、出力端子 9 6と力も構成され、入力を MOSトランジスタ 85のゲートで受けた高入力インピーダン スのフォロア回路である。
[0077] 図 8 (B)に示される高入力インピーダンス回路 13は、電源 93とグランドとの間に配 設される MOSトランジスタ 87, 88と、入力端子 94と、出力端子 96とから構成されるィ ンバータ回路である。ここでは、 MOSトランジスタ 87のゲートとドレインを接続して負 荷としている。入力を MOSトランジスタ 88のゲートで受けた高入力インピーダンスの インバータ回路を構成する。
[0078] 図 8 (C)に示される高入力インピーダンス回路 13は、電源 93とグランドとの間に配 設されるバイポーラトランジスタ 89と、抵抗 90と、入力端子 94と、出力端子 96とから 構成される。入力をバイポーラトランジスタ 89のベースで受けた高入力インピーダン スのフォロア回路を構成する。
[0079] 図 8 (D)に示される高入力インピーダンス回路 13は、電源 93とグランドとの間に配 設される負荷となる抵抗 91とバイポーラトランジスタ 92と、入力端子 94と、出力端子 9 6とから構成される。入力をバイポーラトランジスタ 92のベースで受けた高入力インピ 一ダンスのインバータ回路を構成する。
[0080] これらにより、高入力インピーダンス回路 13を簡単に構成することができる。
[0081] (実施の形態 3)
次いで、本発明の他の固体撮像装置について説明する。
[0082] 図 9は、本発明の実施の形態 3に係る固体撮像装置の構成を示す回路図である。
図 9に示されるように、固体撮像装置 3は、列方向に配列した画素部 (光電変換素 子）が 2個の場合に適用されるものであり、画素部 30a, 30bと、 MOSトランジスタ Q1 , Q2, Q6, Ql la, Ql lb, Q12a, Q12b, Q13a, Q13bと、コンデンサ CI, C3a, C3bと、ノ ッファ 31と、行走査回路部 32と、駆動パルス印加端子 P21, P22, P23a, P23b, P24a, P24b, P25と、ノ ィァス印カロ端子 P31, P32と、信号出力線 L2, L3 等とから構成される。
[0083] 画素部 30a, 30bは、光電変換素子、電荷転送部、電荷電圧変換部および電圧増 幅部等力もなる。図 9では画素部 30a, 30bの詳細な回路構成が省略されている。
[0084] MOS卜ランジスタ Ql, Q2, Ql la, Ql lb, Q12a, Q12b, Q13a, Q13b, Q6は 、スィッチ回路として機能する。それぞれの MOSトランジスタ Ql, Q2, Ql la, Q11 b, Q12a, Q12b, Q13a, Q13b, Q6iま導通力 S才ン、 導通力 S才フ状態になるスイツ チ動作をする。
[0085] コンデンサ C1は、電圧を伝達する。
コンデンサ C3a, C3bは、蓄積回路として機能する。
[0086] 図 9内の a、 bは画素部 30a, 30bに対応しているため、以下では系列 aを主として説 明する。
[0087] MOSトランジスタ Q1のドレインは画素部 30a, 30bの出力に、そのソースはコンデ ンサ C1に、そのゲートは駆動パルス印加端子 P21に、それぞれ接続される。
[0088] MOSトランジスタ Q2のドレインはコンデンサ C1に、そのソースはバイアス印加端子 P31に、そのゲートは駆動パルス印加端子 P25に、それぞれ接続される。
[0089] MOSトランジスタ Ql laのドレインはコンデンサ C1に、そのソースはコンデンサ C3a に、そのゲートは駆動パルス印加端子 P23aに、それぞれ接続される。これに対して、 MOSトランジスタ Ql lbのドレインはコンデンサ C1に、そのソースはコンデンサ C3b に、そのゲートは駆動パルス印加端子 P23bに、それぞれ接続される。
[0090] MOSトランジスタ Q13aのドレインはコンデンサ C3aにおける光電変換素子から遠 い端子に、そのソースはバイアス印加端子 P32に、そのゲートは駆動ノルス印加端 子 P24a〖こ、それぞれ接続される。これに対して、 MOSトランジスタ Q13bのドレイン はコンデンサ C3bにおける光電変換素子力も遠 、端子に、そのソースはバイアス印 加端子 P32に、そのゲートは駆動パルス印加端子 P24bに、それぞれ接続される。
[0091] MOSトランジスタ Q6のドレインはコンデンサ C1に、そのソースは信号出力線 L2に 、ゲートは行走査回路部 32の信号出力線 mlに、それぞれ接続される。
[0092] MOSトランジスタ Q12aのドレインはコンデンサ C3aにおける光電変換素子から遠 い端子に、そのソースはコンデンサ C3bにおける光電変換素子に近い端子に、その ゲートは駆動パルス印加端子 P22に、それぞれ接続される。これに対して、 MOSトラ ンジスタ Q 12bのドレインはコンデンサ C3aにおける光電変換素子に近 、端子に、そ のソースはバッファ 31の入力に、そのゲートは駆動パルス印加端子 P22に、それぞ れ接続される。
[0093] 図 10は、固体撮像装置 3の画素加算時における動作タイミングを示す図である。
時刻 tlの前に、前処理として、まず駆動パルス印加端子 P23a, P23b, P24a, P2 4b, P25にハイレベルの信号を印加することにより MOSトランジスタ Ql la, Ql lb, Q13a, Q13b, Q2をオンさせ、駆動パルス印加端子 P22にローレベルの信号を印 加することにより MOSトランジスタ Q12a, Q12bをオフさせる。これにより、バイアス印 加端子 P32, P31間にコンデンサ C3a, C3bが接続される。そして、バイアス印加端 子 P32, P31に同じ電圧を印加して、コンデンサ C3a, C3bに電荷がない状態を設 定する。次いで、駆動パルス印加端子 P25にローレベルの信号を印加することにより MOSトランジスタ Q2をオフさせた後、バイアス印加端子 P31に所望の電圧 (V61)を 、バイアス印加端子 P32に GND電圧を印加する。これにより、コンデンサ C3a, C3b への充電の準備が整えられる。
[0094] その後、駆動パルス印加端子 P23a, P23b, P24aにはハイレベルの信号を印加 することにより MOSトランジスタ Ql la, Ql lb, Q 13aをオンさせ、駆動パルス印加端 子 P22, P23bにローレベルの信号を印加することにより、 MOSトランジスタ Q 12a, Ql lbを才フさせる。
[0095] 前準備が終わると、まず、駆動パルス印加端子 P21に、図 10 (c)に示されるように、 時刻 tl力 時刻 t4の間、ハイレベルを印加することにより、 MOSトランジスタ Q1をォ ンさせる。
[0096] 次 、で、駆動ノ ルス印加端子 P25に、図 10 (d)に示されるように、時刻 t2力も所定 の時間ハイレベルの信号を印加することにより、 MOSトランジスタ Q2をオンさせる。 時刻 t2から時刻 t3の時点でコンデンサ C3aは電圧値 V61に応じた電荷が蓄積する
[0097] 画素部 30aは、図 10 (a)に示されるように、時刻 tlから時刻 t3においては電荷電圧 変換部の初期状態における出力電圧値 (V0)を、時刻 t3から時刻 t4においては光 電変換素子で発生した信号電荷を電荷電圧変換することにより得られた出力電圧値
(VI)を出力する。ここで、矢印で示される部分が信号出力（VO— VI)である。この動 作は実施形態 1と同様である。
[0098] このように画素部 30aの出力が VIになると、コンデンサ C3aの端子間は、図 10 (e) に示されるように、時刻 t3から時刻 t4に至るまでの時点で、コンデンサ C1とコンデン サ C3aとの容量比に応じ、 V61，に変化する。この V61と V61，の差 (V61— V61，）が
、光電変換素子力 の出力に応じた信号成分である。
[0099] コンデンサ C3aに光電変換素子からの出力に応じた電圧の蓄積が終わると、駆動 パルス印加端子 P21に、図 10 (c)に示されるように、時刻 t4から時刻 t5の間、ローレ ベルの信号を印加することにより MOSトランジスタ Q1をオフさせる。
[0100] 次いで、駆動ノ ルス印加端子 P21に、図 10 (d)に示されるように、時刻 t5から時刻 t8の間、ハイレベルの信号を印加することにより、 MOSトランジスタ Q1を再びオンさ せる。
[0101] 次いで、駆動パルス印加端子 P25に、図 10 (d)に示されるように、時刻 t6力も所定 の時間ハイレベルの信号を印加することにより、 MOSトランジスタ Q2を再度オンさせ る。時刻 t6から時刻 t7に至るまでの時点でコンデンサ C3bは電圧値 V61に応じた電 荷が蓄積する。
[0102] 画素部 30bは、図 10 (b)に示されるように、時刻 t6から時刻 t7においては電荷電 圧変換部の初期状態における出力電圧値 (V2)を、時刻 t7から時刻 t8においては 光電変換素子で発生した信号電荷を電荷電圧変換することにより得られた出力電圧 値 (V3)を出力する。ここで、矢印で示される部分が信号出力（V2— V3)である。この 動作は実施形態 1と同様である。
[0103] このように、画素部 30bの出力が V2になると、コンデンサ C3bの端子間電圧は、図 10 (f)に示されるように、時刻 t7から時刻 t8に至るまでの時点で V61"に変化する。 ここで、 V61と V61 "の差 (V61-V61 ")が光電変換素子力もの出力に応じた信号成 分である。
[0104] コンデンサ C3bに光電変換素子力もの出力に応じた電圧の蓄積が終わると、時刻 t 8から時刻 t9で駆動パルス印加端子 P21に、図 10 (c)に示されるように、ローレベル の信号を印加することにより、 MOSトランジスタ Q1をオフさせる。これにより、時刻 tl 力も時刻 t9までで、列方向に配列された画素部 30a, 30bの出力信号がコンデンサ C3a, C3bに蓄積される。
[0105] コンデンサ C3a, C3bに画素部 30a, 30bの出力に応じた信号の蓄積が終わると、 図 10 (g)に示されるように、時刻 t9に駆動パルス印加端子 P23a, P23b, P24aに口 一レベルの信号を印加することにより、 MOSトランジスタ Ql la, Ql lb, Q13aをォ フさせる。次いで、図 10 (h)に示されるように、時刻 tlOでは駆動パルス印加端子 P2 2にハイレベルの信号を印加することにより、 MOSトランジスタ Q 12a, Q12b, Q13b をオンさせる。この状態でコンデンサ C3a, C3bは直列に接続される。
[0106] すなわち、図 11に示されるように、バイアス印加端子 P32、 MOSトランジスタ Q 13b 、コンデンサ C3b、 MOSトランジスタ Q12a、コンデンサ C3a、 MOSトランジスタ Q12 b、バッファ 31の入力側までが直列に接続される。これにより、コンデンサ C3a、コン デンサ C3bのそれぞれの端子電圧が加算された電圧値がバッファ 31の入力に印加 され、コンデンサ C3a、コンデンサ C3bの端子電圧の加算された電圧値がバッファ 31 に接続された信号出力線 L3から出力される。
[0107] その後、信号出力線 L3の出力は、図 9中の回路および図 10のタイミングを省略す るが、実施の形態 1と同様に信号出力線 L2に出力して行方向の加算動作を行う。
[0108] なお、上記実施の形態 3においては、列方向に 2個の光電変換素子を加算する場 合を例にとって説明したが、上記の技術を発展させ、列方向に 3個以上の光電変換 素子の加算も可能である。
[0109] (実施の形態 4)
次 ヽで、本発明に係る他の固体撮像装置につ！ヽて説明する。
[0110] 図 12は、本発明の実施の形態 4に係る固体撮像装置を示す回路図である。
なお、図 12では行方向、列方向に配列される光電変換素子力 個 (行方向に 2個、 列方向に 2個）の場合が示されて 、る。
[0111] 固体撮像装置 4は、上記した固体撮像装置 1と、固体撮像装置 3とを組み合わせる ことにより構成され、図 12に示されるように、画素咅 30a, 30b, 30c, 30dと、スィッチ 回路として機能する MOSトランジスタ Qla, Qlb, Q2a, Q2b, Ql la, Ql lb, Ql l c, Ql ld, Q12a, Q12b, Q12c, Q12d, Q13a, Q13b, Q13c, Q13d, Q6a, Q6 bと、画素咅 30a, 30b, 30c, 30dの出力を伝達するコンデンサ Cla, Clbと，画素 部 30a, 30b, 30c, 30dの出力に応じた電荷を蓄積するコンデンサ C3a, C3b, C3 c, C3dと、ノ ッファ 31と、行走査回路部 32と、駆動パルス印加端子 P21, P22, P23 a, P23b, P24a, P24b, P25と、ノ ィァス印カロ端子 P31, P32と、信号出力線 L2, L 3等とからなる。
[0112] 次いで、固体撮像装置 4の動作を説明する。なお、ここでは、実施の形態 1一 3と同 様の動作を行い、コンデンサ C3a, C3b, C3c, C3dのそれぞれの両端子を同電位 に設定した後、画素部 30a,画素部 30b,画素部 30c,画素部 30dの信号がコンデン サ C3a, C3b, C3c, C3dにそれぞれ蓄積された状態力も説明する。
[0113] 駆動パルス印加端子 P23a, P23b, P24aにローレベルの信号を印加し、 MOSトラ ンジスタ Ql la, Ql lb, Ql lc, Ql ld, Q13a, Q13c, Q13dをオフさせる。次いで 、駆動パルス印加端子 P22, P24bにハイレベルの信号を印加することにより、 MOS トランジスタ Q12, Q13bをオンさせる。この状態でコンデンサ C3a, C3b, C3c, C3d は直列に接続される。すなわち、バイアス印加端子 P32、 MOSトランジスタ Q13b、コ ンデンサ C3b、 MOSトランジスタ Q12a、コンデンサ C3a、 MOSトランジスタ Q12b、 コンデンサ C3d、 MOSトランジスタ Q12c、コンデンサ C3c、 MOSトランジスタ Q12d 、ノッファ 31の入力側まで、直列に接続される。
[0114] コンデンサ C3a, C3b, C3c, C3dのそれぞれの端子間電圧が加算された電圧値 がバッファ 31の入力に印加され、コンデンサ C3a, C3b, C3c, C3dの端子間電圧の 加算された電圧値力から信号出力線 L3に出力される。
[0115] その後、信号出力線 L3の出力は、図 12中の回路は省略するが、実施の形態 1と同 様に信号出力線 L2に出力して行方向、列方向の加算動作を同時に行う。
[0116] 以上は、行方向、列方向にそれぞれ 2個、合計 4個の光電変換素子を加算する場 合を例にとって説明したが、上記の技術を発展させ、行方向、列方向にそれぞれ 3個 以上の光電変換素子の加算も可能である。
[0117] (実施の形態 5)
次いで、本発明のさらに他の固体撮像装置について説明する。 [0118] 図 13は、本発明の実施の形態 5における行列に配置された異なる光電変換素子 上にカラーフィルタを設けた固体撮像装置を示す図である。なおここでは、 8行およ び 8列の領域に含まれる 64個の画素の配列が示されている。カラーフィルタは R、 B、 Gr、 Gbのべィャ配列である。このべィァ配列は、ブルー（B) ,グリーン（G) ,レッド (R) の光の 3原色に対応したカラーフィルタの内、 Gを巿松状に、 Rと Bを線順次に配置す ることにより構成される。これにより、色分離が良く RGB信号への変換処理が不要の ため、色再現性に優れた画像を得ることができる。
[0119] ここでは、画素加算の 1例としてカラーフィルタ Bの場合を説明する。
画素加算ユニット 81はカラーフィルタ Bを有する画素が 3行分かつ 3列分を構成す る 9個含まれており、これらの画素は、 81— 11, 81-12, 81-13, 81—21, 81—22, 81-23, 81-31, 81-32, 81— 33で表される。
[0120] これら 9画素の信号電圧をこれら 9画素に対応する蓄積回路の容量に蓄積した後、 それぞれの容量を直列接続することで、 9画素の信号電圧を加算することができる。
[0121] 実施の形態 1, 2の固体撮像装置 1, 2においては、行方向の画素 81— 11, 81—12 , 81— 13の 3画素、画素 81— 21, 81—22, 81— 23の 3画素、画素 81— 31, 81—32, 81— 33の 3画素をそれぞれ加算した後、列方向に加算すればよい。
[0122] また、実施の形態 3の固体撮像装置 3のように列加算する固体撮像装置において は、列方向の画素 81— 11, 81-21, 81— 31の 3画素、画素 81— 12, 81-22, 81-3 2の 3画素、画素 81— 13, 81-23, 81— 33のそれぞれ 3画素を加算した後、行方向 に加算すればよい。
[0123] また、実施の形態 4においてはすべての画素 81— 11, 81-12, 81— 13, 81— 21, 81-22, 81-23, 81—31, 81—32, 81— 33のそれぞれ 9画素を一度にカロ算すれば よい。
[0124] 本発明の実施の形態 1一 5の固体撮像装置を用いてカメラを作成することで、感度 低下の少な!/、画素加算が可能となる。
[0125] なお、上記実施の形態 1一 4においては蓄積回路としてコンデンサを用いた力 ァ ナログメモリや信号遅延線等を用いてもよ 、。
[0126] また、上記実施の形態 1一 4においてはスィッチ回路として MOSトランジスタを用い た力 アナログスィッチ等の他のスィッチを用いてもよ！、。
[0127] そして、上記した固体撮像装置を用いてカメラを構成してもよい。
[0128] (実施の形態 6)
図 14は、上述の実施の形態 1一 5の固体撮像装置を用いたカメラの構成を示す図 である。
[0129] 図 14に示されるようにカメラ 400は、被写体の光学像を撮像素子に結像させるレン ズ 401と、レンズ 401を通過した光学像の光学処理を行うミラーや、シャツタなどの光 学系 402と、上記の固体撮像装置により実現される MOS型撮像素子 403と、信号処 理部 410と、タイミング制御部 411等とを備える。タイミング制御部 411は、 MOS型撮 像素子 403から出力されるフィールドスルーの信号と出力信号との差分をとる CDS 回路 404と、 CDS回路 404から出力される OBレベルの信号を検出する OBクランプ 回路 405と、 OBレベルと有効画素の信号レベルとの差分をとり、その差分のゲインを 調整する GCA406と、 GCA406から出力されたアナログ信号をデジタル信号に変 換する ADC407等とから構成される。タイミング制御部 411は、 ADC407から出力さ れたデジタル信号に信号処理を施すと共に、駆動タイミングの制御を行う DSP408と 、 DSP408の指示にしたがって、 MOS型撮像素子 403に対して種々の駆動パルス を種々のタイミングで発生させる TG409等と力も構成される。
[0130] このように構成されたカメラ 400によれば、上記の固体撮像装置により実現される M OS型撮像素子 403によって、感度低下をなくし、また、同色の画素信号を加算して 出力することもできる固体撮像装置を用いて高画質の画像を得ることができる。
[0131] なお、本発明に係るカメラは、上記実施の形態に示した固体撮像装置や、レンズ等 を備えて構成され、上記と同様の構成、作用、効果を奏する。
産業上の利用可能性
[0132] 本発明の固体撮像装置は、デジタルカメラ等に使用される動画機能に利用される 画素加算に有用であり、これを用いたカメラに適している。例えば、イメージセンサ、 デジタルスチルカメラの他、カメラ付き携帯電話機、ノートパソコンに備えられるカメラ 、情報処理機器に接続されるカメラユニット等に適している。

Claims

請求の範囲
[1] 光電変換素子を含む複数の画素部を有する固体撮像装置であって、
前記各光電変換素子力 出力される信号に応じた電荷を個別に蓄積する複数の 蓄積回路と、
前記各蓄積回路と交互に接続される複数のスィッチ回路とを備え、
前記各スィッチ回路が遮断されることにより、前記各光電変換素子から出力される 信号に応じた電荷が対応する前記各蓄積回路にそれぞれ蓄積され、画素加算の場 合に、前記各スィッチ回路が導通されることにより、前記各蓄積回路が直列に接続さ れる
ことを特徴とする固体撮像装置。
[2] 前記固体撮像装置は、さらに、
直列に接続された前記各蓄積回路の後段力 画素加算された信号を取り出すため の信号出力線と、
前記各蓄積回路の後段に配設され、画素加算された信号を前記信号出力線に出 力する高入力インピーダンス回路と
を備えることを特徴とする請求項 1記載の固体撮像装置。
[3] 前記高入力インピーダンス回路は、フォロア回路およびインバータ回路のいずれか 一方により構成される
ことを特徴とする請求項 2記載の固体撮像装置。
[4] 前記フォロア回路およびインバータ回路は、 MOSトランジスタのゲートおよびバイ ポーラトランジスタのベースの 、ずれか一方を入力として構成される
ことを特徴とする請求項 3記載の固体撮像装置。
[5] 前記各蓄積回路は (N+ 1)個 (N :正の整数)のコンデンサで、前記各スィッチ回路 は（N+ 1)個の MOSトランジスタで、それぞれ構成され、
第 Nの MOSトランジスタの一方の端子は、第 Nのコンデンサにおける前記光電変 換素子に近い側の端子に、その他方の端子は第 (N+ 1)のコンデンサにおける前記 光電変換素子力も遠い側の端子に、それぞれ接続され、
第（N+ 1)の MOSトランジスタの一方の端子は、第（N+ 1)のコンデンサにおける 前記光電変換素子に近い側の端子に接続され、
第 (N+ 1)の MOSトランジスタの他方の端子力 各コンデンサに蓄積された電圧の 加算値を出力する接続形態を特徴とする請求項 1記載の固体撮像装置。
[6] 前記各コンデンサは、前記各 MOSトランジスタが遮断するフレームごとの期間に、 両端子を同一電位に設定された後、クランプされる
ことを特徴とする請求項 5記載の固体撮像装置。
[7] 前記各スィッチ回路は、行方向に配置される複数の光電変換素子にそれぞれ対応 する複数の蓄積回路を直列に接続する
ことを特徴とする請求項 1記載の固体撮像装置。
[8] 前記各スィッチ回路は、列方向に配置された複数の光電変換素子にそれぞれ対応 する複数の蓄積回路を直列に接続する
ことを特徴とする請求項 1記載の固体撮像装置。
[9] 前記各スィッチ回路は、行方向および列方向に配置された複数の光電変換素子に それぞれ対応する前記複数の蓄積回路を同時に直列に接続する
ことを特徴とする請求項 1記載の固体撮像装置。
[10] 前記各画素部はカラーフィルタを有し、
前記各スィッチ回路は、同色のフィルタが設けられた複数の光電変換素子にそれ ぞれ対応する前記複数の蓄積回路を直列に接続する
ことを特徴とする請求項 1記載の固体撮像装置。
[11] カラーフィルタは、べィャ配列である
ことを特徴とする請求項 10記載の固体撮像装置。
[12] 請求項 1一 11のいずれか 1項記載の固体撮像装置を備えることを特徴とするカメラ
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216599A (ja) * 2014-05-13 2015-12-03 株式会社リコー 光電変換素子、画像読取装置及び画像形成装置
JP2020028123A (ja) * 2018-08-10 2020-02-20 シャープ株式会社 Ａｄ変換器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652690B2 (en) * 2006-03-16 2010-01-26 Panasonic Corporation Front-end signal processing circuit and imaging device
JP5055469B2 (ja) * 2006-08-04 2012-10-24 新世代株式会社 イメージセンサ及びイメージセンサシステム
JP2008141610A (ja) * 2006-12-04 2008-06-19 Matsushita Electric Ind Co Ltd 固体撮像装置及び撮像システム
JP5205155B2 (ja) * 2007-08-31 2013-06-05 パナソニック株式会社 固体撮像素子
JP5207853B2 (ja) * 2008-07-02 2013-06-12 パナソニック株式会社 静止画像及び動画像撮像装置
JP2010068231A (ja) * 2008-09-10 2010-03-25 Toshiba Corp アナログ信号処理回路
WO2010119702A1 (ja) 2009-04-16 2010-10-21 パナソニック株式会社 固体撮像素子および駆動方法
WO2011053711A1 (en) * 2009-10-30 2011-05-05 Invisage Technologies, Inc. Systems and methods for color binning
JP6062800B2 (ja) * 2013-05-24 2017-01-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像表示システム
JP2016012903A (ja) * 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
RU2617881C2 (ru) * 2015-10-22 2017-04-28 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский технологический университет "МИСиС" Интегральная схема быстродействующего матричного приемника оптических излучений
CN114285983B (zh) * 2022-01-27 2023-06-27 四川创安微电子有限公司 缩短像素输出稳定时间的电路及其方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6222459B2 (ja) * 1979-03-30 1987-05-18 Nippon Electric Co
JPH08116491A (ja) * 1994-10-19 1996-05-07 Canon Inc 光電変換装置
JPH08122149A (ja) * 1994-10-24 1996-05-17 Nissan Motor Co Ltd イメージセンサ
JPH09247544A (ja) * 1996-03-01 1997-09-19 Sony Corp 電子回路、固体撮像素子、固体撮像素子の出力回路、撮像装置及び受光装置
JPH10145681A (ja) * 1996-11-05 1998-05-29 Sony Corp 固体撮像装置およびその駆動方法
JP2000152086A (ja) * 1998-11-11 2000-05-30 Canon Inc 撮像装置および撮像システム
JP2001292453A (ja) * 2000-04-07 2001-10-19 Canon Inc カラー撮像装置及びそれを用いた撮像システム
JP2003169257A (ja) * 2001-12-04 2003-06-13 Minolta Co Ltd 固体撮像素子及びこれを備えた撮像装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US102827A (en) * 1870-05-10 Improvement in sash-sttpporters
US278948A (en) * 1883-06-05 harter
US3971065A (en) * 1975-03-05 1976-07-20 Eastman Kodak Company Color imaging array
JPS6222459A (ja) 1985-07-22 1987-01-30 Sumitomo Electric Ind Ltd 半導体装置用パツケ−ジ
US5949483A (en) * 1994-01-28 1999-09-07 California Institute Of Technology Active pixel sensor array with multiresolution readout
US5933188A (en) * 1994-10-19 1999-08-03 Canon Kabushiki Kaisha Photoelectric conversion apparatus and method with reset
US5705807A (en) * 1994-10-24 1998-01-06 Nissan Motor Co., Ltd. Photo detecting apparatus for detecting reflected light from an object and excluding an external light componet from the reflected light
JPH0946597A (ja) * 1995-07-31 1997-02-14 Sony Corp 固体撮像装置およびその駆動方法
JPH1013746A (ja) * 1996-06-27 1998-01-16 Sony Corp 固体撮像装置
GB2318473B (en) * 1996-10-17 2000-11-29 Sony Corp Solid state imaging device,signal processing method and camera
US6992714B1 (en) * 1999-05-31 2006-01-31 Canon Kabushiki Kaisha Image pickup apparatus having plural pixels arranged two-dimensionally, and selective addition of different pixel color signals to control spatial color arrangement
US6693670B1 (en) * 1999-07-29 2004-02-17 Vision - Sciences, Inc. Multi-photodetector unit cell
JP2002165132A (ja) * 2000-11-22 2002-06-07 Innotech Corp 固体撮像装置及びその駆動方法
AU2002221005A1 (en) * 2000-11-27 2002-06-03 Vision Sciences, Inc. Programmable resolution cmos image sensor
JP3933972B2 (ja) * 2001-04-19 2007-06-20 セイコーインスツル株式会社 光電変換装置
WO2002098112A2 (en) * 2001-05-29 2002-12-05 Transchip, Inc. Patent application cmos imager for cellular applications and methods of using such
US6914227B2 (en) * 2001-06-25 2005-07-05 Canon Kabushiki Kaisha Image sensing apparatus capable of outputting image by converting resolution by adding and reading out a plurality of pixels, its control method, and image sensing system
US20030183829A1 (en) * 2002-03-27 2003-10-02 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device and camera
US7154075B2 (en) * 2003-11-13 2006-12-26 Micron Technology, Inc. Method and apparatus for pixel signal binning and interpolation in column circuits of a sensor circuit
US20060102827A1 (en) 2004-11-17 2006-05-18 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device
US7968888B2 (en) 2005-06-08 2011-06-28 Panasonic Corporation Solid-state image sensor and manufacturing method thereof
JP6222459B2 (ja) * 2014-01-31 2017-11-01 株式会社オリンピア 基板ケース及び遊技機

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6222459B2 (ja) * 1979-03-30 1987-05-18 Nippon Electric Co
JPH08116491A (ja) * 1994-10-19 1996-05-07 Canon Inc 光電変換装置
JPH08122149A (ja) * 1994-10-24 1996-05-17 Nissan Motor Co Ltd イメージセンサ
JPH09247544A (ja) * 1996-03-01 1997-09-19 Sony Corp 電子回路、固体撮像素子、固体撮像素子の出力回路、撮像装置及び受光装置
JPH10145681A (ja) * 1996-11-05 1998-05-29 Sony Corp 固体撮像装置およびその駆動方法
JP2000152086A (ja) * 1998-11-11 2000-05-30 Canon Inc 撮像装置および撮像システム
JP2001292453A (ja) * 2000-04-07 2001-10-19 Canon Inc カラー撮像装置及びそれを用いた撮像システム
JP2003169257A (ja) * 2001-12-04 2003-06-13 Minolta Co Ltd 固体撮像素子及びこれを備えた撮像装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216599A (ja) * 2014-05-13 2015-12-03 株式会社リコー 光電変換素子、画像読取装置及び画像形成装置
JP2020028123A (ja) * 2018-08-10 2020-02-20 シャープ株式会社 Ａｄ変換器

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Publication number Publication date
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