WO2006025084A1 - 積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装置の製造方法 - Google Patents

積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装置の製造方法 Download PDF

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Kouichi Meguro
Junichi Kasai
Yasuhiro Shinma
Koji Taya
Junji Tanaka
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    • H01L2924/3511—Warping

Definitions

  • Carrier structure for stacked semiconductor device manufacturing method thereof, and manufacturing method of stacked semiconductor device
  • the present invention relates to a carrier configuration for a stacked semiconductor device, a manufacturing method thereof, and a manufacturing method of a stacked semiconductor device, and in particular, a stacked semiconductor device in which a plurality of semiconductor packages are stacked to form one semiconductor package.
  • the present invention relates to a manufacturing carrier configuration, a manufacturing method thereof, and a manufacturing method of a laminated semiconductor device.
  • CSP chip-scale packages
  • MCP multi-chip packages
  • PoP Package on Package
  • the carrier used for manufacturing the stacked package needs to stack the upper and lower semiconductor packages with high positional accuracy, and the carrier for that purpose is also suitable for maintaining the manufacturing yield of the semiconductor package. Manufacturing accuracy is required.
  • the present invention has been made in view of the above problems, and a carrier configuration for manufacturing a stacked semiconductor device, a manufacturing method thereof, and the stacked semiconductor device capable of improving the manufacturing yield of the stacked semiconductor device. It aims at providing the manufacturing method of.
  • the present invention provides a lower carrier having an opening for placing a first semiconductor package and configured by stacking a plurality of thin plates, and a second semiconductor A carrier structure for manufacturing a stacked semiconductor device, including an upper carrier having an opening for disposing a package on the first semiconductor package. If the lower carrier is made by metal IJ loading, it will be difficult to maintain a uniform thickness, which tends to cause warpage. For this reason, if this lower carrier is used in the manufacture of a stacked semiconductor device, it will cause a mismatch in external dimensions and defective bonding of upper and lower semiconductor packages, and the manufacturing yield of the semiconductor device will decrease. On the other hand, since the thin plate is manufactured by rolling, the thickness accuracy is extremely high.
  • the warpage can be reduced by dispersing the stress of each thin plate as well as making the plate thickness uniform.
  • the manufacturing yield of the stacked semiconductor can be improved.
  • a thin plate having an opening area larger than the outer size of the first semiconductor package is laminated on a thin plate having an opening area smaller than the outer size of the first semiconductor package. Since the opening area of a thin plate with a small opening area is smaller than the outer size of the first semiconductor device package, the relay substrate (interposer) portion of the first semiconductor package can be placed on this thin plate, and the opening Can be prevented from falling off.
  • the thin plate having a large opening area on it can serve as an outer guide larger than the outer size of the semiconductor package.
  • the opening area of a plate having a large opening area is determined in view of the accuracy of the external size of the semiconductor device and the processing dimension accuracy of the carrier.
  • a magnet is embedded in the lower carrier. Since the lower carrier and the upper carrier need to be brought into close contact with each other as much as possible, a gap is created only with the positioning pin, which may affect the positioning accuracy during loading. By arranging the magnets, they can be brought into close contact with each other, and the production yield of the laminated semiconductor device can be improved.
  • the lower carrier includes a plurality of magnets. By arranging a plurality of magnets so that they are uniformly distributed over the entire surface of the lower carrier, the lower semiconductor package and the upper semiconductor package can be brought into close contact with each other, and the manufacturing yield of the stacked semiconductor device can be improved. Can do.
  • the lower carrier is formed with a plurality of openings, a plurality of semiconductor devices can be accommodated.
  • production efficiency can be improved. This is particularly effective in terms of production efficiency when loading with automatic machines.
  • the lower carrier has a relief structure with respect to the corner portion of the first semiconductor package at a corner portion of the opening. Since the external size and mounting position variation of the semiconductor package are different, the corner of the lower semiconductor package may come into contact with the carrier when the upper semiconductor package is mounted or when the carrier is transported. For this reason, this structure can prevent deformation and breakage of the corner portion of the semiconductor device.
  • the relief structure is formed on a part of a thin plate constituting the lower carrier.
  • the opening pattern to be the opening of the thin plate constituting the lower carrier is formed by etching or electric discharge machining.
  • etching or electric discharge machining There are two types of thin plate processing methods: cutting and stamping, but both cause warping and the immediate punching method tends to cause burrs on the cut surface. If warpage or burrs exist, there is a possibility that a lower semiconductor package insertion failure or mounting position misalignment may occur in the semiconductor package stacking process, which may reduce the yield.
  • the above-described problems can be solved by performing etching or, for example, wire discharge power.
  • the plurality of thin plates constituting the lower carrier are joined by spot welding.
  • warpage is likely to occur due to stress generated at the interface between different materials (due to the difference in thermal expansion coefficient).
  • it is possible to suppress warping as much as possible by locally joining by spot welding without using another material. By using this technology, it is particularly effective in reducing warpage during reflow.
  • the present invention is a manufacturing method of a carrier structure for manufacturing a stacked semiconductor device comprising a lower carrier and an upper carrier, and forming an opening pattern of a plurality of thin plates constituting the lower carrier by etching or electric discharge machining Steps to perform.
  • etching or electric discharge machining Steps There are two types of thin plate machining methods: cutting and stamping, but both cause warping and the punching method tends to cause burrs on the cut surface. If warpage or burrs exist, there is a possibility that a lower package insertion failure or mounting position shift may occur in the stacking process of the semiconductor package, which may reduce the yield. As in the present invention, it is possible to reduce the occurrence of warpage and burrs by performing etching or wire discharge.
  • the present invention is a method of manufacturing a carrier structure for manufacturing a stacked semiconductor device comprising a lower carrier and an upper carrier, wherein a plurality of thin plates constituting the lower carrier are stacked, and the plurality of thin plates are spot-welded.
  • the step of joining For example, in a method in which both are bonded to the entire upper surface of the mold resin portion of the lower semiconductor package using an adhesive or the like, warping occurs due to stress (due to the difference in thermal expansion coefficient) generated at the interface between different materials. I'm going to be. As in the present invention, warping can be suppressed as much as possible by locally joining without using another material. By using this technology, it is particularly effective for reducing warpage during reflow.
  • the present invention also includes a lower carrier and a second semiconductor package, each of which has an opening for placing the first semiconductor package and is formed by laminating a plurality of thin plates.
  • a method of manufacturing a stacked semiconductor device including a step of bonding a semiconductor package of 1 and a second semiconductor package. According to the present invention, the manufacturing yield of the stacked semiconductor device can be improved.
  • the present invention also provides a carrier configuration having a laminated thin plate and a carrier having a first opening for mounting a semiconductor package.
  • the carrier may include a thin plate having an opening area smaller than the outer shape of the semiconductor package and another thin plate stacked on the thin plate and having an opening larger than the outer shape of the semiconductor package. it can.
  • the carrier may have a magnet that is loaded.
  • the carrier may have a relief structure with respect to a corner portion of the semiconductor package, and the relief structure may be disposed in the first opening. And it is preferable that the relief structure is defined by a part of the laminated thin plates.
  • the present invention it is possible to provide a carrier structure for manufacturing a stacked semiconductor device, a manufacturing method thereof, and a manufacturing method of the stacked semiconductor device that can improve the manufacturing yield of the stacked semiconductor device. .
  • FIG. 1 is a cross-sectional view of a carrier configuration for manufacturing a stacked semiconductor device of this example.
  • FIG. 2 (a) is a top view of the lower carrier, and (b) is an XX ′ cross-sectional view of (a).
  • FIG. 3 is an enlarged view of SI shown in FIG. 2 (b).
  • FIG. 4 (a) is a cross-sectional view taken along line YY ′ of FIG. 2 (a), and (b) is a diagram showing an example in which the lower carrier is composed of eight thin plates.
  • FIG. 5 is an enlarged view of the periphery of the opening of the lower carrier.
  • FIG. 6 is a view showing another example of the relief structure formed at the corner of the opening of the lower carrier.
  • FIG. 7 (a), (b), and (c) are diagrams illustrating a manufacturing process of a stacked semiconductor device using a carrier according to the present embodiment.
  • FIG. 1 is a cross-sectional view of a carrier configuration for manufacturing a stacked semiconductor device according to the present embodiment (hereinafter simply referred to as a carrier).
  • carrier 1 consists of upper carrier 2 and lower carrier 3.
  • the lower carrier 3 has a plurality of openings 31 for placing the first semiconductor package 10 and is configured by laminating a plurality of thin plates. Each thin plate is made of stainless steel, for example.
  • the upper carrier 2 has a plurality of openings 21 for placing the second semiconductor package 11 on the first semiconductor package 10.
  • the upper carrier 2 is made of aluminum, for example.
  • the upper carrier 2 is overlaid on the lower carrier 3, the first semiconductor package 10 is placed in the opening 31 of the lower carrier 3, and then the second semiconductor package 11 is stacked on the first semiconductor package 10. .
  • the solder balls of the semiconductor packages 10 and 11 are melted by reflow heating to manufacture a stacked semiconductor device.
  • FIG. 2 (a) is a top view of the lower carrier
  • Fig. 2 (b) is an XX 'cross-sectional view of (a). Note that the slit is not shown in FIG.
  • FIG. 3 is an enlarged view of S1 shown in FIG. 2 (b).
  • the reference numeral 3 mm lower carrier, 31 mm opening ⁇ ⁇ 32 mm positioning pin, 33 mm magnet, 34 mm slit, 35 mm welding position are shown respectively. Yes.
  • the lower carrier 3 has 16 openings 31 formed therein. Therefore, 16 semiconductor packages 10 can be stored in the lower carrier 3.
  • the lower carrier 3 includes an upper part 5 and a lower part 6.
  • the upper part 5 of the lower carrier is formed by laminating thin plates 41 and 42.
  • the lower part 6 of the lower carrier is formed by laminating thin plates 43 and 44.
  • the lower carrier 3 is formed on the thin plates 43 and 44 having an opening area smaller than the outer size of the first semiconductor package 10, and on the thin plates 41 and 44 having an opening area larger than the outer size of the first semiconductor package 10. 42 is laminated.
  • the relay substrate (interposer) portion of the semiconductor package 10 can be placed on the thin plate 43, and the semiconductor package 10 opens. Can be prevented from falling off.
  • the thin plates 41 and 42 having a large opening area thereon serve as an outer guide larger than the outer size of the semiconductor package 10.
  • the plurality of thin plates 41 to 44 are joined by spot welding at a welding position indicated by reference numeral 35. As a result, local bonding can be performed without using another material such as an adhesive, so that warpage can be suppressed as much as possible.
  • the opening pattern to be the opening 31 of the thin plate is formed by chemical etching or wire electric discharge machining, it is possible to reduce the occurrence of warping and burrs on the cut surface.
  • the positioning pins 32 are formed at two locations on the lower carrier 3.
  • the upper carrier 2 and the lower carrier 3 are engaged with each other by overlapping the upper carrier 2 via the positioning pin 32 with the upper force of the lower carrier 3.
  • a plurality of magnets 33 are embedded in the lower carrier 3. Since it is necessary to bring the lower carrier 3 and the upper carrier 2 into close contact with each other as much as possible, a gap is created only with the positioning pin 32, which may affect the positional accuracy during loading. By disposing the magnet 33 inside the lower carrier 3, the magnet 33 can be brought into close contact with each other, and the manufacturing yield of the laminated semiconductor device can be improved.
  • FIG. 4 (a) is a cross-sectional view taken along line YY ′ of FIG. 2, and FIG. 4 (b) is a view showing an example in which the lower carrier 3 is composed of eight thin plates.
  • FIGS. 2A and 2B are examples in which one thin plate is attached to both surfaces of the magnet 33.
  • FIG. 2A the lower carrier 3 is formed by laminating the upper part 5 of the lower carrier and the lower part 6 of the lower carrier.
  • the upper part 5 of the lower carrier is constructed by laminating thin plates 41 and 42.
  • the lower part 6 of the lower carrier is configured by laminating thin plates 43 and 44. Further, as shown in FIG.
  • the lower carrier 3 is configured by laminating thin plates 71 to 74 constituting the upper portion of the lower carrier and thin plates 75 to 78 constituting the lower portion of the lower carrier.
  • the magnet 33 is preferably a material that can maintain a certain degree of magnetic force even if it is trapped in a thin plate, for example, a samarium cobalt magnet.
  • a large number of slits 34 are formed along the outer peripheral edge of the lower carrier 3. By providing the slit 34, the warp of the lower carrier 3 can be absorbed when heat is applied to the lower carrier 3.
  • FIG. 5 is an enlarged view showing the periphery of the opening of the lower carrier 3.
  • 31 is the opening of the lower carrier 3
  • 5 is the upper part of the lower carrier made of thin plates 41 and 42
  • 51 is a circular relief structure formed on the upper part of the lower carrier
  • 6 is the lower part of the lower carrier.
  • the relief structure 51 is formed on a part of the thin plates 41 and 42 constituting the lower carrier 3. Because the semiconductor package has different external sizes and mounting position variations, the corner of the lower semiconductor package may come into contact with the lower carrier 3 when the upper semiconductor package is mounted or the carrier is transported. The ability to prevent deformation and breakage of the corner of the semiconductor device by forming a relief structure 51 at the corner of the opening 31 of the lower carrier so that the corner of the semiconductor package does not hit the lower carrier 3 S it can.
  • FIG. 6 is a view showing another example of the relief structure formed at the corner of the opening of the lower carrier 3.
  • reference numeral 31 denotes an opening of the lower carrier
  • 5 denotes an upper part of the lower carrier
  • 6 denotes a lower part of the lower carrier
  • 81 denotes a relief structure.
  • the relief structure 81 is formed on all the thin plates 41 to 44 constituting the lower carrier 3. In this way, by forming the relief structure 81 in all the thin plates 41 to 44, it is possible to prevent deformation and breakage of the corner portion of the semiconductor device, and hot air directly hits the corner portion of the semiconductor package during reflow. Therefore, it is possible to increase the temperature of the entire semiconductor package efficiently.
  • FIGS. 7 (a), (b), and (c) are diagrams for explaining the manufacturing process of the stacked semiconductor device using the carrier of the present invention, and (a) shows that the upper carrier is mounted on the lower carrier.
  • (B) is a cross-sectional view when the lower semiconductor package is set in (a)
  • (c) is a cross-sectional view when the upper semiconductor package is mounted in (b).
  • the upper carrier 2 is mounted on the lower carrier 3 as shown in FIG.
  • the lower semiconductor package 10 is set in the opening 31 of the lower carrier 3.
  • the stacked semiconductor device is manufactured by mounting the upper semiconductor package 11 on the lower semiconductor package 10 and melting the solder of the semiconductor package by reflow.
  • the carrier for manufacturing a stacked semiconductor device including the lower carrier includes a step of forming an opening pattern of a plurality of thin plates constituting the lower carrier by etching or electric discharge machining, and a plurality of thin films constituting the lower carrier. Laminating plates and joining the plurality of thin plates by spot welding.
  • the stacked semiconductor device includes an opening for mounting the first semiconductor package and a lower carrier configured by stacking a plurality of thin plates and a second semiconductor package.

Abstract

　第１の半導体パッケージ１０を載置するための開口部３１を有し、複数の薄板を積層して構成される下段キャリア３と、第２の半導体パッケージ１１を第１の半導体パッケージ１０上に配置させるための開口部２１を有する上段キャリア２とを含む積層型半導体装置製造用キャリア構成１である。下段キャリア３を複数の薄板を積層させて構成することで、板厚が均一になるだけでなく、各薄板が応力を分散させることによって反りを低減させることができる。その結果、積層型半導体の製造歩留まりの向上を図ることができる。また、下段キャリア３を構成する薄板の開口部３１となる開口パターンは、エッチング若しくは放電加工により形成される。反りやバリが発生するのを低減できる。

Description

明 細 書
積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装 置の製造方法
技術分野
[0001] 本発明は、積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装 置の製造方法に関し、特に複数の半導体パッケージを積層して 1つの半導体パッケ ージとした積層型半導体装置製造用キャリア構成、その製造方法及び積層型半導 体装置の製造方法に関する。
背景技術
[0002] 近年、移動体電話機のような携帯型電子機器や、 ICメモリカードのような不揮発性 記憶媒体等はより小型化されており、これらの機器や媒体の部品点数の削除及び部 品の小型化が要求されてレ、る。
[0003] したがって、これらの機器を構成する部品のうちの主要部品である半導体素子を効 率的にパッケージする技術の開発が望まれている。そのような要求を満たす半導体 パッケージとして、半導体素子と同程度の大きさのパッケージであるチップスケール パッケージ（CSP)や複数の半導体素子を 1つのパッケージ内に収容したマルチチッ プパッケージ (MCP)、さらには複数の半導体パッケージを積層して 1つにした積層 型パッケージ（Package on Package:PoP)などがある。
発明の開示
発明が解決しょうとする課題
[0004] し力 ながら、積層型パッケージの製造に用いるキャリアは、上下の半導体パッケ一 ジを高い位置精度で積層する必要があり、そのためのキャリアも半導体パッケージの 製造歩留まりを維持するために相応の製造精度が要求される。
[0005] 具体的には、
(1)上下半導体パッケージそれぞれの外形寸法ばらつき、
(2)半導体パッケージを収納する上段 ·下段キャリアの開口部の寸法ばらつき、
(3)上半導体パッケージを搭載した後のリフロー加熱によるはんだボールのセルファ ライメント量、を考慮してキャリアを設計する必要がある。近年、積層型パッケージは 総厚が薄くなつてきており、キャリアの製造の難易度も必然的に高くなつてきている。
[0006] そこで、本発明は上記問題点に鑑みてなされたもので、積層型半導体装置の製造 歩留まりの向上を図ることができる積層型半導体装置製造用キャリア構成、その製造 方法及び積層型半導体装置の製造方法を提供することを目的とする。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明は、第 1の半導体パッケージを載置するための 開口部を有し、複数の薄板を積層して構成される下段キャリアと、第 2の半導体パッ ケージを前記第 1の半導体パッケージ上に配置させるための開口部を有する上段キ ャリアとを含む積層型半導体装置製造用キャリア構成である。下段キャリアを金属の 肖 IJりだしによって作製しょうとすると、板厚の均一性を保持することが難しぐ反りが発 生しやすくなる。このため、この下段キャリアを積層型半導体装置の製造で使用する と、外形寸法の規格不整合や上下半導体パッケージ接合不良の原因となり、半導体 装置の製造歩留まりが低下する。一方、薄板は圧延加工で製造されるため、厚み精 度が極めて高い。したがって、本発明のように下段キャリアを複数の薄板を積層させ て構成することにより、板厚が均一になるだけでなぐ各薄板が応力を分散させること によって反りを低減させることができる。その結果、積層型半導体の製造歩留まりの 向上を図ることができる。
[0008] 前記下段キャリアは、前記第 1の半導体パッケージの外形サイズよりも開口面積の 小さい薄板の上に、前記第 1の半導体パッケージの外形サイズよりも開口面積の大き い薄板が積層される。開口面積が小さい薄板の開口面積は第 1の半導体装置パッケ ージの外形サイズよりも小さいため、第 1の半導体パッケージの中継基板 (インタポー ザ)部分をこの薄板上に載せることができ、開口部からの抜け落ちを防止することが できる。そして、その上にある大きい開口面積を持つ薄板は、半導体パッケージの外 形サイズよりも大きぐ外形ガイドの役目を果たすことができる。以上の構成にすること で、下段キャリアに収納した半導体パッケージの落下 ·脱落を防止し、搭載時の位置 ずれを極力抑えることができる。大きい開口面積を持つ板の開口面積は、半導体装 置の外形サイズの精度や、キャリアの加工寸法精度を鑑みて決定されることになる。 [0009] 前記下段キャリアは磁石が埋め込まれている。下段キャリアと上段キャリアをできる だけ密着して接触させる必要があるため、位置決めピンのみでは隙間が生まれてし まレ、、積載時の位置精度に影響を与える恐れがある。磁石を配置させることによって 、密着した状態で接触させることができ、積層半導体装置の製造歩留まりの向上を図 ること力 sできる。
[0010] 前記下段キャリアは複数の磁石が坦め込まれている。複数の磁石を下段キャリアの 全面に均一に分布するように配置させることで、下半導体パッケージと上半導体パッ ケージを密着した状態で接触させることができ、積層半導体装置の製造歩留まりの 向上を図ることができる。
[0011] 前記下段キャリアは前記開口部が複数個形成されているため、複数の半導体装置 を収納できる。 1個のキャリアで複数個の半導体装置が一度に製造できるようにする ことによって、生産効率を向上させることができる。特に、 自動機による積載を行う際 に生産効率面で有効となる。
[0012] 前記下段キャリアは前記開口部のコーナ部に、前記第 1の半導体パッケージのコー ナ部に対する逃げ構造が形成されている。半導体パッケージの外形サイズや搭載位 置ばらつきは各々異なっているため、上半導体パッケージの搭載時若しくはキャリア の搬送時に下半導体パッケージのコーナ部がキャリアに接触する可能性がある。この ため、この構造にすることにより半導体装置のコーナ部の変形や破損を防止すること ができる。
[0013] 前記逃げ構造は前記下段キャリアを構成する一部の薄板に形成されてレ、る。
[0014] 前記下段キャリアを構成する薄板の開口部となる開口パターンは、エッチング若しく は放電加工により形成される。薄板の加工方法としては削りだしによる方法やプレス による打ち抜き法があるが、ともに反りの原因になりやすぐ打ち抜き法では切断面の バリが発生しやすい。反りやバリが存在すると、半導体パッケージの積層工程におい て下半導体パッケージの挿入不具合や搭載位置ずれなどが発生する可能性があり、 歩留まりが低下する恐れがある。本発明のように、エッチング若しくは例えばワイヤ放 電力卩ェにより行うことによって、前述の問題を解決することができる。
[0015] 前記下段キャリアを構成する複数の薄板はスポット溶接により接合される。例えば接 着剤などを使って下半導体パッケージのモールド樹脂部上面のエリア全面で双方を 接着させる方法では、異材料間の界面に発生するストレス (熱膨張係数の違いに起 因）により反りが発生しやすくなる。本発明のように、別材料を使用せずにスポット溶 接により局所的に接合することによって、反りを極力抑えることができる。この技術を 用いることにより、特にリフロー時の反り低減に大きな効果を発揮する。
[0016] 本発明は、下段キャリアと上段キャリアからなる積層型半導体装置製造用キャリア構 成の製造方法であって、前記下段キャリアを構成する複数の薄板の開口パターンの 形成をエッチング若しくは放電加工により行うステップを含む。薄板の加工方法として は削りだしによる方法やプレスによる打ち抜き法があるが、ともに反りの原因になりや すぐ打ち抜き法では切断面のバリが発生しやすい。反りやバリが存在すると、半導 体パッケージの積層工程において下パッケージの揷入不具合や搭載位置ずれなど が発生する可能性があり、歩留まりが低下する恐れがある。本発明のように、エツチン グ若しくはワイヤ放電カ卩ェにより行うことによって、反りやバリの発生を低減できる。
[0017] 本発明は、下段キャリアと上段キャリアからなる積層型半導体装置製造用キャリア構 成の製造方法であって、前記下段キャリアを構成する複数の薄板を積層し、該複数 の薄板をスポット溶接により接合するステップを含む。例えば、接着剤などを使って下 半導体パッケージのモールド樹脂部上面のエリア全面で双方を接着させる方法では 、異材料間の界面に発生するストレス (熱膨張係数の違いに起因）により反りが発生 しゃすくなる。本発明のように、別材料を使用せずに局所的に接合することによって、 反りを極力抑えることができる。この技術を用いることにより、特にリフロー時の反り低 減に大きな効果を発揮する。
[0018] 本発明はまた、第 1の半導体パッケージを載置するための開口部を有すると共に複 数の薄板を積層して構成される下段キャリアと第 2の半導体パッケージを前記第 1の 半導体パッケージ上に配置させるための開口部を有する上段キャリアとを含む積層 型半導体装置製造用キャリア構成に、前記第 1の半導体パッケージと前記第 2の半 導体パッケージをセットするステップと、リフローして前記第 1の半導体パッケージと前 記第 2の半導体パッケージを接合するステップとを含む積層型半導体装置の製造方 法を提供する。本発明によれば、積層型半導体装置の製造歩留まりを向上できる。 [0019] 本発明はまた、積層された薄板と、半導体パッケージをマウントするための第 1の開 口部とを有するキャリアとを有するキャリア構成を提供する。前記キャリアは前記半導 体パッケージの外形よりも小さな開口面積を持つ薄板と、当該薄板上に積層されか つ前記半導体パッケージの外形よりも大きな開口を有する別の薄板とを有する構成 とすることができる。また、前記キャリアは坦め込まれた磁石を有する構成とすることも できる。また、前記キャリアは前記半導体パッケージのコーナ部に対する逃げ構造を 有し、該逃げ構造は前記第 1の開口部に配置されている構成とすることもできる。そし て、前記逃げ構造は、前記積層された薄板の一部によって画定されている構成とす ることが好ましい。
発明の効果
[0020] 本発明によれば、積層型半導体装置の製造歩留まりの向上を図ることができる積 層型半導体装置製造用キャリア構成、その製造方法及び積層型半導体装置の製造 方法を提供することができる。
図面の簡単な説明
[0021] [図 1]本実施例の積層型半導体装置製造用キャリア構成の断面図である。
[図 2] (a)は下段キャリアの上面図、（b)は（a)の X— X'断面図である。
[図 3]図 2 (b)に示す SIの拡大図である。
[図 4] (a)は図 2 (a)の Y— Y'断面図、（b)は下段キャリアを薄板 8枚で構成した例を示 す図である。
[図 5]下段キャリアの開口部周辺を拡大して示した図である。
[図 6]下段キャリアの開口部のコーナに形成された逃げ構造の他の例を示す図である
[図 7] (a)、（b)及び (c)は本実施例によるキャリアを用いた積層型半導体装置の製造 工程を説明する図である。
発明を実施するための最良の形態
[0022] 以下、添付の図面を参照して本発明の最良の実施の形態を説明する。図 1は、本 実施例の積層型半導体装置製造用キャリア構成（以下、単にキャリアと呼ぶ）の断面 図である。図 1に示すように、キャリア 1は上段キャリア 2と下段キャリア 3から構成され る。下段キャリア 3は第 1の半導体パッケージ 10を載置するための複数の開口部 31 を有し、複数の薄板を積層して構成される。各薄板は例えばステンレスからなる。上 段キャリア 2は、第 2の半導体パッケージ 11を第 1の半導体パッケージ 10上に配置さ せるための複数の開口部 21を有する。この上段キャリア 2は例えばアルミニウムから なる。下段キャリア 3上に上段キャリア 2を重ねて、第 1の半導体パッケージ 10を下段 キャリア 3の開口部 31に載置した後、第 2の半導体パッケージ 11を第 1の半導体パッ ケージ 10上に積層する。リフロー加熱により半導体パッケージ 10および 11の半田ボ ールを溶かし、積層型半導体装置が製造される。
[0023] 次に、下段キャリア 3について具体的に説明する。図 2 (a)は下段キャリアの上面図 、（b)は（a)の X— X'断面図である。なお、同図（b)においてスリットは省略して示して いる。また、図 3は図 2 (b)に示す S1の拡大図である。図 2 (a)、（b)において、符号 3 ίま下段キャリア、 31〖ま開口咅 ^ 32〖ま位置決めピン、 33〖ま磁石、 34〖まスリット、 35〖ま溶 接位置をそれぞれ示している。下段キャリア 3は、 16個の開口部 31が形成されてい る。このため、この下段キャリア 3には 16個の半導体パッケージ 10を収納できる。
[0024] 下段キャリア 3は上部 5および下部 6を含む。下段キャリアの上部 5は薄板 41及び 4 2が積層されて構成される。下段キャリアの下部 6は薄板 43及び 44が積層されて構 成される。このように、下段キャリア 3を複数の薄板 41乃至 44を積層させて構成する ことで、板厚が均一になるだけでなぐ各薄板が応力を分散させることによって反りも 低減させることができる。その結果、積層型半導体装置の製造歩留まりの向上を図る こと力 Sできる。
[0025] また、下段キャリア 3は、第 1の半導体パッケージ 10の外形サイズよりも開口面積の 小さい薄板 43及び 44上に、第 1の半導体パッケージ 10の外形サイズよりも開口面積 の大きい薄板 41及び 42が積層されて構成される。薄板 43及び 44の開口面積を半 導体パッケージ 10の外形サイズよりも小さくすることで、半導体パッケージ 10の中継 基板 (インタポーザ)部分を薄板 43上に載せることができ、半導体パッケージ 10が開 口部 31からの抜け落ちるのを防止することができる。そして、その上にある大きい開 口面積を持つ薄板 41及び 42は、半導体パッケージ 10の外形サイズよりも大きぐ外 形ガイドの役目を果たす。 [0026] 図 2 (a)、 (b)に示したように、複数の薄板 41乃至 44は符号 35で示す溶接位置に おいてスポット溶接により接合されている。これにより接着剤等の別材料を使用せず に局所的に接合できるので、反りを極力抑えることができる。
[0027] 薄板の開口部 31となる開口パターンは、薬品によるエッチング若しくはワイヤ放電 加工により形成すると、反りや切断面のバリが発生するのを低減できる。
[0028] 位置決めピン 32は、下段キャリア 3の 2箇所に形成されている。下段キャリア 3の上 力、ら位置決めピン 32を介して上段キャリア 2を重ねることで、上段キャリア 2と下段キヤ リア 3とが係合される。
[0029] 下段キャリア 3内部には複数の磁石 33が埋設されている。下段キャリア 3と上段キヤ リア 2をできるだけ密着して接触させる必要があるため、位置決めピン 32のみでは隙 間が生まれてしまい、積載時の位置精度に影響を与える恐れがある。下段キャリア 3 の内部に磁石 33を配置させることによって、密着した状態で接触させることができ、 積層半導体装置の製造歩留まりの向上を図ることができる。
[0030] 図 4 (a)は図 2の Y— Y'断面図、 （b)は下段キャリア 3を薄板 8枚で構成した例を示 す図である。同図（a)及び (b)は、共に磁石 33の両面に 1枚の薄板が貼り付けられて レ、る例である。同図（a)に示すように、下段キャリア 3は下段キャリアの上部 5及び下 段キャリアの下部 6が積層されている。下段キャリアの上部 5は薄板 41及び 42が積層 されて構成される。下段キャリアの下部 6は薄板 43及び 44が積層されて構成される。 また、同図（b)に示すように、下段キャリア 3は、下段キャリアの上部を構成する薄板 7 1乃至 74および下段キャリアの下部を構成する薄板 75乃至 78が積層されて構成さ れる。磁石 33は薄板内に坦め込まれてもある程度の磁力を保つことができる材料、 例えばサマリウムコバルト磁石が望ましい。
[0031] 図 2に戻り、スリット 34は下段キャリア 3の外周縁に沿って多数形成されている。この スリット 34を設けることにより下段キャリア 3に熱が加えられたときに下段キャリア 3の反 りを吸収することができる。
[0032] 図 5は下段キャリア 3の開口部周辺を拡大して示した図である。図 5において、 31は 下段キャリア 3の開口部、 5は薄板 41及び 42からなる下段キャリアの上部、 51は下段 キャリアの上部に形成された円形の逃げ構造、 6は下段キャリアの下部をそれぞれ示 す。図 5に示す例では、逃げ構造 51は下段キャリア 3を構成する一部の薄板 41及び 42に形成されている。半導体パッケージの外形サイズや搭載位置ばらつきは各々異 なっているため、上半導体パッケージの搭載時若しくはキャリアの搬送時に下半導体 パッケージのコーナ部が下段キャリア 3に接触する可能性がある。半導体パッケージ のコーナ部が下段キャリア 3に当たらないように、下段キャリアの開口部 31のコーナ 部に逃げ構造 51を形成することで、半導体装置のコーナ部の変形や破損を防止す ること力 Sできる。
[0033] 図 6は下段キャリア 3の開口部のコーナに形成された逃げ構造の他の例を示す図 である。図 6において、符号 31は下段キャリアの開口部、 5は下段キャリアの上部、 6 は下段キャリアの下部、 81は逃げ構造をそれぞれ示す。図 6に示す例では、逃げ構 造 81は下段キャリア 3を構成する全部の薄板 41乃至 44に形成されている。このよう に、逃げ構造 81を全ての薄板 41乃至 44に形成することで、半導体装置のコーナ部 の変形や破損を防止することができると共に、リフロー時、熱風が半導体パッケージ のコーナ部に直接当たるため、半導体パッケージ全体の温度を効率良く上昇させる こと力 Sできる。
[0034] 図 7 (a)、 （b)及び（c)は本発明のキャリアを用いた積層型半導体装置の製造工程 を説明する図であり、（a)は下段キャリアに上段キャリアを搭載したときの断面図、 (b) は（a)に下半導体パッケージをセットしたときの断面図、 （c)は (b)に上半導体パッケ ージを搭載したときの断面図である。同図（a)に示すように、下段キャリア 3に上段キ ャリア 2を搭載する。次に、（b)に示すように、下半導体パッケージ 10を下段キャリア 3 の開口部 31にそれぞれセットする。次に、（c)に示すように、下半導体パッケージ 10 の上に上半導体パッケージ 11を搭載して、リフローにより半導体パッケージの半田を 溶かすことで、積層型半導体装置が製造される。
[0035] 以上、本実施例によれば、（1)上下半導体パッケージそれぞれの外形寸法ばらつ き、（2)半導体パッケージを収納する上段 ·下段キャリアの開口部の寸法ばらつき、 ( 3)上半導体パッケージを搭載した後のリフロー加熱によるはんだボールのセルファ ライメント量、を考慮した下段キャリアを提供することができる。この下段キャリアを含 む積層型半導体装置製造用キャリアを用いることで、積層型半導体装置の製造歩留 まりの向上を図ることができる。また、この下段キャリアを含む積層型半導体装置製造 用キャリアは、前記下段キャリアを構成する複数の薄板の開口パターンの形成をエツ チング若しくは放電加工により行うステップと、前記下段キャリアを構成する複数の薄 板を積層し、該複数の薄板をスポット溶接により接合するステップとにより製造される
[0036] また、積層型半導体装置は、第 1の半導体パッケージを載置するための開口部を 有すると共に複数の薄板を積層して構成される下段キャリアと第 2の半導体パッケ一 ジを前記第 1の半導体パッケージ上に配置させるための開口部を有する上段キャリア とを含む積層型半導体装置製造用キャリアに、前記第 1の半導体パッケージと前記 第 2の半導体パッケージをセットするステップと、リフローして前記第 1の半導体パッケ ージと前記第 2の半導体パッケージを接合するステップとにより製造される。積層型 半導体装置の製造歩留まりを向上できる。
[0037] 以上本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。

Claims

請求の範囲
[1] 第 1の半導体パッケージを載置するための開口部を有し、複数の薄板を積層して構 成される下段キャリアと、
第 2の半導体パッケージを前記第 1の半導体パッケージ上に配置させるための開口 部を有する上段キャリアと
を含む積層型半導体装置製造用キャリア構成。
[2] 前記下段キャリアは、前記第 1の半導体パッケージの外形サイズよりも開口面積の小 さい薄板上に、前記第 1の半導体パッケージの外形サイズよりも開口面積の大きい薄 板が積層される請求項 1記載の積層型半導体装置製造用キャリア構成。
[3] 前記下段キャリアは、磁石が埋め込まれている請求項 1記載の積層型半導体製造用 キャリア構成。
[4] 前記下段キャリアは、複数の磁石が坦め込まれている請求項 1記載の積層型半導体 製造用キャリア構成。
[5] 前記下段キャリアは、前記開口部が複数個形成されてレ、る請求項 1記載の積層型半 導体装置用キャリア構成。
[6] 前記下段キャリアは、前記開口部のコーナ部に、前記第 1の半導体パッケージのコー ナ部に対する逃げ構造が形成されている請求項 1記載の積層型半導体装置製造用 キャリア構成。
[7] 前記逃げ構造は、前記下段キャリアを構成する一部の薄板に形成されている請求項
6記載の積層型半導体装置製造用キャリア構成。
[8] 前記開口部となる開口パターンは、エッチング若しくは放電カ卩ェにより形成される請 求項 1記載の積層型半導体装置製造用キャリア構成。
[9] 前記複数の薄板は、スポット溶接により接合される請求項 8記載の積層型半導体装 置製造用キャリア構成。
[10] 下段キャリアと上段キャリアからなる積層型半導体装置製造用キャリア構成の製造方 法であって、
前記下段キャリアを構成する複数の薄板の開口パターンの形成をエッチング若しく は放電加工により行うステップを含む積層半導体装置製造用キャリア構成の製造方 法。
[11] 下段キャリアと上段キャリアからなる積層型半導体装置製造用キャリアの製造方法で あってヽ
前記下段キャリアを構成する複数の薄板を積層し、該複数の薄板をスポット溶接に より接合するステップを含む積層型半導体装置製造用キャリア構成の製造方法。
[12] 第 1の半導体パッケージを載置するための開口部を有すると共に複数の薄板を積層 して構成される下段キャリアと第 2の半導体パッケージを前記第 1の半導体パッケ一 ジ上に配置させるための開口部を有する上段キャリアとを含む積層型半導体装置製 造用キャリア構成に、前記第 1の半導体パッケージと前記第 2の半導体パッケージを セットするステップと、
リフローして前記第 1の半導体パッケージと前記第 2の半導体パッケージを接合す るステップと
を含む積層型半導体装置の製造方法。
[13] 積層された薄板と、半導体パッケージをマウントするための第 1の開口部とを有するキ ャリアとを有するキャリア構成。
[14] 前記キャリアは前記半導体パッケージの外形よりも小さな開口面積を持つ薄板と、当 該薄板上に積層されかつ前記半導体パッケージの外形よりも大きな開口を有する別 の薄板とを有する請求項 13記載のキャリア構成。
[15] 前記キャリアは坦め込まれた磁石を有する請求項 13記載のキャリア構成。
[16] 前記キャリアは前記半導体パッケージのコーナ部に対する逃げ構造を有し、該逃げ 構造は前記第 1の開口部に配置されてレ、る請求項 13記載のキャリア構成。
[17] 前記逃げ構造は、前記積層された薄板の一部によって画定されている請求項 16記 載のキャリア構成。
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