WO2007046271A1 - 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ - Google Patents

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Taras Kushta
Kaoru Narita
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Definitions

  • the present invention relates to a multilayer printed circuit board technology, and in particular, a vertical signal path disposed in different planar conductor layers of a multilayer printed circuit board (hereinafter abbreviated as a multilayer PCB), a printed circuit board having the vertical signal path, and
  • the present invention relates to a semiconductor package having the printed circuit board and the semiconductor element.
  • a multilayer PCB is usually composed of a number of planar conductor layers used for signals, grounds and power supplies, and these conductor layers are insulated by an insulating material.
  • Planar interconnect circuits embedded in PCBs can be achieved on the basis of transmission lines with a well-characterized characteristic impedance, such as microstrip lines, strip lines, coplanar lines and slot lines, generally with low leakage losses.
  • the use of planar transmission lines with these characteristics can result in high-performance, matched interconnections based on PCB technology.
  • the vertical signal path in the PCB serves to connect planar interconnect circuits located on different conductor layers, and typically includes various types of vias, such as through-hole vias, blind vias, reverse drilled vias, embedded vias, etc. Based on the structure (see Patent Document 1). In these signal paths, the waveguide characteristics are usually unclear, which makes it difficult to control the characteristic impedance, high frequency, and leakage loss, especially at high frequencies.
  • ground vias are usually connected to the ground plane of a multilayer PCB.
  • multilayer PCBs have a flat conductor layer for power supplies.
  • clearance holes are usually used around each ground via so as to insulate the power supply layer from each ground via (Patent Documents 2 to 8). reference).
  • FIG. 1A and FIG. A single signal via 101 on a PCB with a is shown as just one example of a multilayer PCB design.
  • Fig. 1B is a vertical cross section of the vertical signal path (in the direction of dotted line 1B in Fig. 1A).
  • the layout of the PCB conductor layers separated by the insulating material is as follows.
  • the ground plane is the second, fourth, sixth, seventh, ninth, and eleventh layers.
  • the power plane is the fifth layer.
  • the signal plane is the first, third, eighth, tenth and twelfth layers.
  • the signal via is separated from the PCB conductor by a clearance hole 103.
  • FIG. 1A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • a ground via fence (ground via group) 1021 (see FIG. 3) including a plurality of ground vias 102 is provided around the signal via 101.
  • the ground via 102 penetrating the ground plane is electrically connected to these ground planes.
  • clearance holes 104 are formed around each ground via 102 in order to prevent electrical contact between the ground via 102 and the power supply layer 109. .
  • parallel plate mode may be excited between conductor planes, including the gap between the power and ground layers of a multilayer PCB.
  • Parallel plate waveguides with inductive modes (waves) are formed on the conductor plane of the multilayer PCB or package (power plane (power layer) 109 and ground plane 108 shown in Fig. 2).
  • the basic mode of the parallel plate waveguide is a transverse electromagnetic mode that can propagate at all frequencies, that is, a TEM mode. Since the electric field in TEM mode is normal to the conductor plane (X direction), the associated magnetic field is parallel to the conductor plane (y direction).
  • These parallel plate modes (PPMs) can resonate with the NOR structure as well as with the edge 110 of the PCB (or package).
  • a ground via fence 1021 is provided around the signal via, and a clearance hole is provided around each ground via. It is disclosed.
  • Patent Document 1 U.S. Pat.No. 6,670,559
  • Patent Document 2 U.S. Pat.No. 6,747,216
  • Patent Document 3 US Patent Application Publication No. 2003Z0091730
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2000-183582
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2001-135899
  • Patent Document 6 Japanese Unexamined Patent Publication No. 2003-100941
  • Patent Document 7 JP-A-10-041630
  • Patent Document 8 Japanese Patent Laid-Open No. 11 054869
  • a first object of the present invention is to provide a vertical signal path having high electrical characteristics and shielding characteristics over a wide frequency band, a printed circuit board having the vertical signal path, a printed circuit board, and a semiconductor element in a multilayer PCB And provide a semiconductor package having the following.
  • a specific configuration of the vertical signal path for the multilayer PCB according to the present invention is as follows.
  • a vertical signal path having at least one or more signal vias and a plurality of ground vias provided around the signal vias, the plurality of conductor layers, and a plurality of insulating layers between the conductor layers; And at least one conductor layer is formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • At least one conductor layer may be a power supply layer.
  • the power supply layer As described above, it is possible to reduce the influence of parallel plate mode and other resonances on the signal propagating in the vertical signal path, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least one conductor layer force grounding layer may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • the ground layer As described above, the influence of parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least one conductor layer force signal layer may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • the signal layer As described above, it is possible to reduce the influence of parallel plate mode and other resonances on the signal propagating in the vertical signal path, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least two conductor layer forces may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • At least two conductor layer forces may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • At least two conductor layer force ground layers and a signal layer may be formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • At least three conductor layer forces, a power supply layer, a ground layer, and a signal layer may be formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • the power supply layer, the ground layer, or the signal layer may further include a closed strip line connected to the plurality of ground vias.
  • a clearance hole for separating the signal via and the plurality of ground vias is further provided, and the clearance hole has a relative dielectric constant and a relative magnetic permeability, which are structural parameters different from the structural parameters of the PCB insulating material. Can be filled with insulating material.
  • the characteristic impedance can be controlled by appropriately selecting the material for the clearance hole, the size of the vertical signal path is reduced by using another material as described above for the clearance hole. It becomes possible.
  • a specific configuration of the printed circuit board according to the present invention is as follows.
  • a vertical signal path including a plurality of conductor layers, a plurality of insulating layers between the conductor layers, at least one or more signal vias, and a plurality of ground vias provided around the signal vias
  • at least one conductor layer is formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • At least one conductor layer formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be a power supply layer.
  • the power supply layer As described above, it is possible to reduce the influence of parallel plate mode and other resonances on the signal propagating through the vertical signal path, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least one conductor layer force ground layer formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be provided.
  • the ground layer As described above, it is possible to reduce the influence of parallel plate mode and other resonances on the signal propagating in the vertical signal path, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least one conductor layer force signal layer may be formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • the influence of the parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced, and the vertical signal path has electrical characteristics over a wide frequency band.
  • the shielding characteristics can be improved to a high degree.
  • At least two conductor layer forces may be formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • At least two conductor layers formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be a power supply layer and a signal layer.
  • At least two conductor layers formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be a ground layer and a signal layer.
  • the ground layer and the signal layer as described above, the influence of parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced, and the vertical signal path has a wide frequency band.
  • the electrical characteristics and shielding characteristics can be improved to a high degree.
  • At least three conductor layer forces, the power supply layer, the ground layer, and the signal layer may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • the power supply layer, the ground layer, and the signal layer as described above, the influence of the parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced, and the vertical signal path can be reduced.
  • the electrical characteristics and shielding characteristics can be improved to a high degree over a wide frequency band.
  • the power supply layer, the ground layer, or the signal layer may further include a closed strip line connected to the plurality of ground vias.
  • a clearance hole for separating the signal via and the plurality of ground vias is further provided, and the clearance hole has a relative dielectric constant and a relative magnetic permeability that are different from the structural parameters of the PCB insulating material. Can be filled with insulating material. [0051] Since the characteristic impedance can be controlled by appropriately selecting the material for the clearance hole, the size of the vertical signal path is reduced by using another material as described above for the clearance hole. It becomes possible.
  • a specific configuration of the semiconductor package according to the present invention is as follows.
  • It has a vertical signal path including at least one signal via and a plurality of ground vias provided around the signal via, a plurality of conductor layers, and a plurality of insulating layers between the conductor layers. At least one conductor layer is formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path, and a signal terminal is connected to the signal via of the printed circuit board. And a semiconductor element having a ground terminal connected to the via.
  • At least one conductor layer formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be a power supply layer.
  • the power supply layer As described above, it is possible to reduce the influence of parallel plate mode and other resonances on the signal propagating in the vertical signal path, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least one conductor layer force grounding layer may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • the ground layer As described above, the influence of the parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced, and the vertical signal path has electrical characteristics over a wide frequency band. In addition, the shielding characteristics can be improved to a high degree.
  • At least one conductor layer force signal layer may be formed on the outer periphery of the vertical signal path so as to be spaced apart from the vertical signal path.
  • the influence of the parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced.
  • the electrical characteristics and shielding characteristics can be highly improved over a wide frequency band.
  • At least two conductor layer forces may be formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • At least two conductor layers formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be a power supply layer and a signal layer.
  • the influence of the parallel plate mode and other resonances on the signal propagating through the vertical signal path can be reduced, and the vertical signal path has a wide frequency band.
  • the electrical characteristics and shielding characteristics can be improved to a high degree.
  • At least two conductor layers formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path may be a ground layer and a signal layer.
  • At least three conductor layer forces, the power supply layer, the ground layer, and the signal layer may be formed on the outer periphery of the vertical signal path with a certain distance from the vertical signal path.
  • the power supply layer, the ground layer, or the signal layer may further include a closed strip line connected to the plurality of ground vias.
  • a closed strip line connected to the plurality of ground vias.
  • a clearance hole that separates the signal via and the plurality of ground vias is further provided, and the clearance hole has a relative dielectric constant and a relative magnetic permeability that are different from the structural parameters of the PCB insulating material. Can be filled with insulating material.
  • the characteristic impedance can be controlled by appropriately selecting the material for the clearance hole, the size of the vertical signal path is reduced by using another material as described above for the clearance hole. It becomes possible.
  • the influence of parallel plate mode and other resonances on the signal propagating in the vertical signal path can be reduced in the multilayer PCB. Wide path! Highly improved electrical and shielding characteristics over a wide frequency range.
  • the above stripline in the above configuration in the power supply layer, the ground layer, or the signal layer. That is, the signal propagated through the vertical signal path by this. This is because the effects of parallel plate mode and other resonances on can be reduced, and the metallization of such vertical signal paths can be improved.
  • the vertical signal path dimensions can be reduced by using another material as described above for the clearance hole. It becomes possible to do.
  • FIG. 1A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path in the conventional multilayer PCB.
  • FIG. 1B is a longitudinal sectional view of a vertical signal path in a conventional multilayer PCB.
  • Figure 2 shows that the induction mode (wave) is on the power plane (power layer) and ground plane (ground plate). It is a figure which shows that the existing parallel plate waveguide is formed.
  • FIG. 3 is a diagram showing that a ground via fence is provided around the signal via in order to protect the signal via also in parallel plate mode resonance effect.
  • FIG. 4A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the first embodiment.
  • FIG. 4B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the first embodiment.
  • Figure 5A shows the electrical characteristics (
  • FIG. 5B is also formed by other via structures, so the electrical characteristics (IS of two vertical signal paths in a multi-layer PCB resulting in excitation of unwanted parallel plate mode resonances (IS)
  • FIG. 6A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the second embodiment.
  • FIG. 6B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the second embodiment.
  • FIG. 7A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the third embodiment.
  • FIG. 7B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the third embodiment.
  • FIG. 8A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the fourth embodiment.
  • FIG. 8B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the fourth embodiment.
  • FIG. 9A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the fifth embodiment.
  • FIG. 9B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the fifth embodiment.
  • FIG. 10A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the sixth embodiment.
  • FIG. 10B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the sixth embodiment.
  • FIG. 11A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the seventh embodiment.
  • FIG. 11B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the seventh embodiment.
  • FIG. 12A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the eighth embodiment.
  • FIG. 12B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the eighth embodiment.
  • FIG. 13A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the ninth embodiment.
  • FIG. 13B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the ninth embodiment.
  • FIG. 14A is a cross sectional view showing a vertical signal path in the multilayer PCB of the tenth embodiment.
  • FIG. 14B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the tenth embodiment.
  • FIG. 15A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the eleventh embodiment.
  • FIG. 15B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the eleventh embodiment.
  • FIG. 16A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the twelfth embodiment.
  • FIG. 16B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the twelfth embodiment.
  • FIG. 17 is a cross-sectional view showing a vertical signal path in the multilayer PCB of the thirteenth embodiment.
  • FIG. 18A is a cross-sectional view showing a vertical signal path in the multilayer PCB of the fourteenth embodiment.
  • FIG. 18B is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the fourteenth embodiment.
  • FIG. 19A is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the fifteenth embodiment.
  • FIG. 19B is a cross-sectional view showing a vertical signal path in the multilayer PCB of the fifteenth embodiment.
  • FIG. 20A is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the sixteenth embodiment.
  • FIG. 20B is a cross-sectional view showing a vertical signal path in the multilayer PCB of the sixteenth embodiment.
  • FIG. 21A is a longitudinal sectional view showing a vertical signal path in the multilayer PCB of the seventeenth embodiment.
  • FIG. 21B is a cross-sectional view showing a vertical signal path in the multilayer PCB of the seventeenth embodiment.
  • a vertical signal path including a circular arrangement of ground vias 202 according to the first embodiment of the present invention is shown. This vertical signal path is
  • Fig. 4B is a vertical cross-sectional view of the vertical signal path (in the direction of dotted line 2B in Fig. 4A).
  • the layout of the PCB conductor layers separated by the insulating material is as follows.
  • the ground plane is 2nd, 4th, Sixth, seventh, ninth, and eleventh layers.
  • the power plane is the fifth layer.
  • the signal plane is the first, third, eighth, tenth and twelfth layers.
  • the single signal via 201 is also electrically separated from the PCB conductor force by a clearance hole 203.
  • FIG. 4A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • the number of ground vias 202 is eight.
  • the number of ground vias 202 is eight, and the force can be appropriately selected.
  • an insulating slot is provided around the ground bias of the power supply layer.
  • a high-insulation vertical signal path is formed as a special coaxial waveguide in the multilayer PCB.
  • the inner conductive region is formed by the signal via 201, and the outer conductive region of the coaxial waveguide is connected to the ground via 202 and the ground that also has a conductor layer force connected to the ground via 202. It is formed by a plate 208, a closed ground strip line 205 which in turn connects to a ground noise, and an isolation lot 206 between the ground strip line and the PCB power layer 209.
  • the metallization of the external conductive region is improved by using a ground strip line 205 closed in the power supply layer.
  • the return loss of the vertical signal path in a predetermined frequency band can be minimized by appropriately selecting the shape and size of the clearance hole 203 that separates the internal conductive region and the external conductive region of the coaxial waveguide.
  • FIG. 6A a simulation value of insertion loss (
  • SI parameter the S parameter for the frequency
  • the meter amplitude is determined by a finite difference time domain (FDTD) algorithm, which is one of the most accurate numerical methods for 3D structures.
  • FDTD finite difference time domain
  • FIGS. 1A and 1B The structure of the PCB vertical signal path for which numerical analysis was performed is shown in FIGS. 1A and 1B, and FIGS. 4A and 4B.
  • the dimensions of the vertical signal path shown in Figures 1A and 1B are shown below.
  • the conductor outer diameter of the signal via 101 inside the substrate shown in FIG. 1A is 0.65 mm.
  • the ground vias 102 arranged at opposite positions on the diameter formed by a plurality of ground vias The distance between the centers is 3.5mm.
  • the diameter of the clearance hole 103 of the signal via 101 shown in FIG. 19A is 1.65 mm.
  • the outer diameter of the conductor of the ground via 102 is 0.3 mm.
  • the diameter of each clearance hole 104 provided around the ground via 102 in the power supply layer is 0.6 mm.
  • the thickness of the PCB including all conductor layers is 2.5mm.
  • the relative dielectric constant of the material that insulates the conductive layer of the PCB is 4.2.
  • Signal vias are placed between 50 ohm coaxial cables connected to signal via pads located on the top and bottom layers of the PCB, respectively.
  • the number of ground vias 102 is eight. Here, the number of ground vias 102 is eight, and the force can be appropriately selected. Eight ground vias 102 are equally spaced around the signal via 101 and the spacing between adjacent ground vias is equally spaced.
  • FIGS. 4A and 4B The parameters of the vertical signal path shown in FIGS. 4A and 4B are the same as those in FIGS. 1A and 1B. However, instead of the clearance hole 104 used for the grounding noise 102 in the power supply layer, an insulating slot 206 is used as shown in FIGS. 4A and 4B. The inner edge of the insulation slot 206 is at a distance of 2.05 mm from the center of the signal via and the slot width is 0.2 mm.
  • the two types of vertical signal paths considered here are affected by parallel plate mode resonance due to the edge effect of the PCB.
  • the electrical characteristics of the vertical signal path see FIGS. 1A and 1B
  • individual clearance holes 104 provided around the ground noise 102 in the power supply layer are It deteriorates with force.
  • vertical signal paths with isolation slots around the ground via combination in the power supply layer still maintain a high degree of electrical characteristics over the same frequency band.
  • the numerical calculation results shown here can improve insulation by using an insulation lot in the PCB conductor layer, so that a vertical signal path with excellent electrical characteristics can be formed in a multilayer PCB. It shows that the method of formation is promising.
  • the configuration of the vertical signal path in the multilayer PCB was the same as in Figs. 1A and 1B and 4A and 4B.
  • the vertical signal path dimensions and multilayer PCB parameters are the same as in the simulation of Figure 5A.
  • the center-to-center distance between the ground vias arranged at opposite positions on the diameter formed by the plurality of ground noises is 3.35 mm
  • the inner edge of the insulation slot 206 with a slot width of 0.2 mm is 2. Omm away from the center of the signal via.
  • parallel plate mode resonance can also be excited by this other via structure.
  • Figure 5B shows two types of vertical: vertical signal paths with individual clearance holes around the ground vias in the multilayer PCB power layer and vertical signal paths with isolation slots in the multilayer PCB power layer. Experimental data of the signal path is shown. Experimental measurements clearly show the advantage of a vertical signal path with an insulating slot in the power layer.
  • the insulation slot in the power supply layer is an important element in forming a vertical signal path with high electrical characteristics in a multilayer PCB. is there.
  • This isolation slot separates the vertical signal path (external conductive area and internal conductive area) from the power supply layer and prevents resonances that may appear in the power supply layer from affecting the vertical signal path.
  • the power layer passes through the external conduction area of the vertical signal path that propagates the signal, leading to the interaction of parallel plate mode resonances, Parallel plate mode resonance will be excited in the power layer.
  • FIGS. 6A and 6B show a vertical signal path with another arrangement of ground vias 402, such as squares.
  • This vertical signal path is embedded in a PCB with 10 conductor layers as an example of a multilayer PCB.
  • FIG. 6B is a vertical cross-sectional view of the vertical signal path (in the direction of dotted line 4B in FIG. 6A).
  • the layout of the PCB conductor layers separated by the insulating material is as follows.
  • the ground plane is the second, fourth, sixth, seventh and ninth layers.
  • the power plane is the fifth layer.
  • the signal plane is the first, third, eighth and tenth layers.
  • a single signal via 401 is separated from the PCB conductor by a clearance hole 403.
  • FIG. 6A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • This vertical signal path consists of a signal via 401, a collection of ground vias 402 around the signal via 401, a ground plate 408 composed of a conductor layer connected to the ground via 402, and a closed connection that in turn connects to the ground via.
  • 0 Clearance hole 403 is a signal portion (in other words, internal conductive region) and a ground portion (in other words, external conductive region) of the vertical signal path. Separate areas).
  • the number of ground vias 402 is eight.
  • the number of ground vias 402 is eight, and the force can be appropriately selected.
  • the distance between the signal via 401 and the ground via 402 can be defined to correspond to the required characteristic impedance of the vertical signal path.
  • the distance between adjacent ground vias 402 forming the vertical signal path can be defined as ⁇ ⁇ 4 or less.
  • ⁇ is the shortest wavelength among the PCB insulating materials in a predetermined frequency band.
  • the main condition necessary for the distance between adjacent ground vias 402 is that the magnitude of resonance differs in all predetermined frequency bands. In this case as well, the electrical characteristics of the vertical signal path can be improved.
  • Figures 7 and 7 show a vertical signal path with ground vias in the same arrangement as shown in Figures 6 and 6-6. This vertical signal path is also embedded in a PCB having 10 conductor layers with the same configuration as in Figs. 6 and 6.
  • FIG. 7A is a vertical sectional view of the vertical signal path (in the direction of the dotted line 5% in FIG. 7A).
  • FIG. 7B is a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • This vertical signal path consists of a signal via 501, a collection of ground vias 502 around the signal via 501, a ground plate 508 made of a conductor layer connected to the ground via 502, and a closed connection that in turn connects to the ground via.
  • the number of ground vias 502 is eight.
  • the number of ground vias 502 is eight, and the force can be selected as appropriate.
  • the clearance hole 503 of the vertical signal path has a square shape corresponding to the square ground via arrangement. With this shape, it is possible to appropriately select the size of the square clearance hole and minimize the return loss of the vertical signal path in a predetermined frequency band.
  • these dimensions can be determined by changing the sides of the square clearance hole step by step using a three-dimensional full-wave electromagnetic field solver (eg, based on the FDTD algorithm). it can. Also, known optimization techniques can be used to determine the dimensions of such clearance holes. The possibility of minimizing the return loss of the vertical signal path in a predetermined frequency band by appropriately selecting the size of the square clearance hole will be described below.
  • the surface impedance of the outer conductive region is a frequency-dependent force. It is clear that frequency-dependent return loss and insertion loss occur in signals that propagate at high speed.
  • the cross-sectional shape of the outer region of the clearance hole can be defined to correspond to the arrangement of the ground via in the external conductive region.
  • a clearance hole having a square cross section is obtained, and when the ground via is arranged in a circle, a clearance hole having a circular cross section is obtained, and the ground via is elliptical. If placed in, a clearance hole with an elliptical cross section is obtained.
  • the surface impedance that causes the characteristic degradation can be brought close to zero.
  • Vertical signal paths in multilayer PCBs can be coupled with various planar transmission lines such as microstrip lines, strip lines, coplanar waveguides, slot lines in PCBs.
  • Coaxial cables bonding wires, pins from large scale integrated circuit (LSI) chip packages, and more.
  • LSI large scale integrated circuit
  • FIGS. 8A and 8B are vertical cross-sectional views of the vertical signal path (in the direction of dotted line 6B in Fig. 8A).
  • the layout of the PCB conductor layers separated by the insulating material is as follows.
  • the ground plane is the second, fourth, sixth, seventh, ninth, and eleventh layers.
  • the power plane is the fifth layer.
  • the signal plane is the first, third, eighth, tenth and twelfth layers.
  • a single signal via 601 is separated by PCB clearance through clearance hole 6 03.
  • FIG. 8A is a diagram in which a cross-sectional view of the strip line 610 of the signal plane of the tenth layer is superimposed on a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • this vertical signal path consists of a signal via 601, a set of grounding noises 602 around the signal via 601, a grounding plate 608 made of a conductor layer connected to the grounding via 602, and in turn grounded. It is formed by a closed ground strip line 605 connected to the noise and an isolation lot 606 between the ground strip line and the PCB power source layer 609.
  • the number of ground vias 602 is seven.
  • the number of ground vias 602 is seven, and the force can be appropriately selected.
  • the strip line 610 is connected to the vertical signal path in the tenth conductor layer.
  • the clearance hole 603 of the vertical signal path has a square cross-sectional shape corresponding to the square ground via arrangement of the vertical signal path, and the effect of the conductor plate arranged between the signal via 601 and the ground via 602 is obtained. It can be reduced to give higher electrical characteristics of such vertical signal paths.
  • Figures 9A and 9B show other examples of configuring interconnect circuits in multilayer PCB structures using vertical signal paths. This vertical signal path is also embedded in a PCB having 12 conductor layers with the same configuration as in FIGS. 8A and 8B.
  • FIG. 9B is a vertical sectional view of the vertical signal path (in the direction of dotted line 7B in FIG. 9A).
  • FIG. 9A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path, a cross-sectional view of the strip line 711 of the first signal plane, and a cross-section of the strip line 710 of the tenth signal plane. (Transmission) FIG.
  • the microstrip line 711 disposed on the uppermost layer of the PCB is connected to the strip line 710 disposed on the conductor layer of the PCB 10th layer by the vertical signal path.
  • This vertical signal path consists of the signal via 701 and the ground via 702 around the signal via 701.
  • a ground plate 708 also connected to the ground via 702, which also has a conductive layer force, a closed ground strip line 705 that in turn connects to the ground via, and an isolation slot between the ground strip line and the PCB power layer 709 706.
  • the number of ground vias 702 is six.
  • the number of ground vias 702 can be selected as appropriate with the force of six.
  • the clearance hole 703 in the vertical signal path has a rectangular shape, and the interconnect considered here has high electrical characteristics.
  • FIGS. 10A and 10B The vertical signal path connecting the two strip lines 811, 810 arranged in the 3rd and 10th conductor layers of the PCB is shown in FIGS. 10A and 10B. This vertical signal path is also embedded in a PCB having 12 conductor layers with the same configuration as in FIGS. 8A and 8B.
  • FIG. 10B is a vertical sectional view of the vertical signal path (in the direction of dotted line 8B in FIG. 10A).
  • FIG. 10A is a cross-sectional view of the fifth-layer power plane in the vertical signal path, a cross-sectional view of strip-line 811 in the third-layer signal plane, and a cross-section of strip-line 810 in the tenth signal plane It is the figure which superimposed the figure.
  • This vertical signal path is connected to the signal via 801, a set of ground vias 802 around the signal via 801, a ground plate 808 made of a conductor layer connected to the ground via 802, and the ground via in this order. Formed by a closed ground stripline 805 and an insulating slot 806 between the ground stripline and the PCB power supply layer 809.
  • the number of ground vias 802 is ten.
  • the number of ground vias 802 can be selected as appropriate with a force of ten.
  • the clearance hole 803 of the vertical signal path has a circular shape corresponding to the circular ground via arrangement, and has a structure that can minimize the return loss in a predetermined frequency band.
  • FIGS. 11A and 11B Examples of the vertical signal path in which the ground via 902 is arranged in an arbitrary shape around the signal via 901 are shown in FIGS. 11A and 11B.
  • This vertical signal path is embedded in a PCB with 8 conductor layers as an example of a multilayer PCB.
  • Fig. 11B is a vertical sectional view of the vertical signal path (in the direction of dotted line 9B in Fig. 11A).
  • the layout of the PCB conductor layers that are separated is as follows.
  • the ground plane is the second, fourth, sixth and seventh layers.
  • the power plane is the fifth layer.
  • the signal plane is the first, third and eighth layers.
  • a single signal via 901 is separated from the PCB conductor by a clearance hole 903.
  • FIG. 11A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • the number of ground vias 902 is ten.
  • the number of ground vias 902 is ten, and the force can be selected as appropriate.
  • the clearance hole 903 in the vertical signal path has a chamfered ellipse shape corresponding to the ground via arrangement of the chamfered ellipse.
  • the shape of the ground via placement is an important factor affecting the characteristic impedance of the vertical signal path.
  • the required characteristic impedance can be defined by choosing the placement of the grounding noise around the signal noise in the vertical signal path.
  • the clearance hole 903 of the present embodiment can be defined so as to correspond to this arrangement of the ground vias 902, and in this case, the return loss of the vertical signal path can be further reduced.
  • This type of ground via placement is to connect the signal via to a planar transmission line located on the conductor layer of a multilayer PCB by increasing the distance between adjacent ground vias that are pre-defined. Enable.
  • the ground via 902 around the signal via and the clearance hole 903 corresponding to this ground via arrangement, the characteristic impedance of the vertical signal path in the multilayer PCB is controlled, and the vertical signal path The characteristic impedance can be matched with other interconnect circuits.
  • the insulation of the vertical signal path in this multi-layer PCB is achieved by the ground via 902 connected to the ground plane and the closed ground stripline 905 in the power layer 909 separated from the power layer 909 by the full lot 906. Realized.
  • the shielding characteristics of the vertical signal path embedded in the 8-layer conductor layer PCB considered here are a set of ground vias 902 around the signal via 901 and connected to the ground via 902.
  • a ground plate 908 that also has a conductive layer force, a closed ground strip line 905 that connects to the ground via 902, and an isolation 906 between the ground strip line and the PCB power supply layer 909.
  • Figures 12A and 12B show one of the other types of vertical signal paths in a multilayer PCB.
  • the This vertical signal path is also embedded in a PCB having 12 conductor layers having the same configuration as in FIGS. 8A and 8B.
  • FIG. 12B is a vertical sectional view of the vertical signal path (in the direction of dotted line 10B in FIG. 12A).
  • FIG. 12A is a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • the vertical signal path consists of a signal via 1001, a collection of ground vias 1002 around the signal via 1001, a ground plate from the conductor layer 1008 connected to the ground via 1002, and in turn the ground vias.
  • the number of ground vias 1002 is eight.
  • the number of ground vias 1002 is eight, and the force can be selected as appropriate.
  • this vertical signal path is that it is different from the configuration parameters of the material that insulates the conductive layer of the PCB, relative permittivity and relative permeability force, which are the configuration parameters of the insulation material used for the clearance hole 1003.
  • the relative dielectric constant of the PCB insulating material is ⁇
  • the relative dielectric constant of the material filling the clearance hole 1003 is ⁇ .
  • the dielectric constant is equal to about 2.1 and the dielectric loss tangent.
  • V is equal to about 0.0005, and by filling the clearance hole with V, Teflon (registered trademark), the vertical dimension is more compact than the vertical signal path filled only with FR-4 material.
  • the signal path can be designed. This can be explained using the well-known equation for the characteristic impedance of the low-loss transmission line structure.
  • L is the distributed inductance and C is the distributed capacitance.
  • the same characteristic impedance is used compared to the case where the PCB and the vertical signal path are uniformly filled by reducing the capacitance using a material with a lower dielectric constant.
  • the distance between the signal via and the ground via can be shortened.
  • FIG. 13A and 13B show one type of vertical signal path. This vertical signal path is also shown in Fig. 8.
  • FIG. 13B is a vertical sectional view of the vertical signal path (in the direction of dotted line 11B in FIG. 13A).
  • FIG. 13A is a diagram in which the cross-sectional view of the strip plane 1110 of the signal plane of the tenth layer is superimposed on the cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • the number of ground vias 1102 is seven.
  • the number of ground vias 1102 is seven, and the force can be selected as appropriate.
  • the vertical signal path includes a signal via 1101, a set of grounding noises 1102 around the signal via 1101, a closed ground stripline 1105 connected in turn to the ground via, the ground stripline and the power supply.
  • An insulating slot 1106 between both the layer 1109 and the ground layer 1108 and a ground plate made of a conductor layer that constitutes a part of the strip line 1110 are formed.
  • the closed ground strip line 1105 and the isolated lot 1106 are connected to all the ground layers except the ground layer (in this example, the ninth layer and the eleventh layer) constituting the strip line 1110! / Is configured.
  • Figures 14A and 14B show one type of vertical signal path. This vertical signal path is also embedded in a PCB with 12 conductor layers with the same structure as in Figs. 8A and 8B.
  • FIG. 14B is a vertical sectional view of the vertical signal path (in the direction of dotted line 12B in FIG. 14A).
  • FIG. 14A is a diagram in which a cross-sectional view of the strip plane 1210 of the signal plane of the tenth layer is superimposed on a cross-sectional view of the power plane of the fifth layer of the vertical signal path.
  • This vertical signal path consists of a signal via 1201, a collection of ground vias 1202 around the signal via 1201, a closed ground strip line 1205 that in turn connects to the ground noise, the ground strip line and the power supply layer 1209, An isolation lot 1206 between the ground layer 1208 and the signal layer 1207 and a ground plate made of a conductor layer that constitutes a part of the strip line 1210.
  • the number of ground vias 1202 is seven. In this case, the number of ground vias 1202 can be selected as appropriate with a force of seven. Closed stripline and absolute & ⁇ lot constitute stripline 1210 It is composed of all the conductor layers except the layers to be used (in the example considered here, the ninth layer, the tenth layer and the eleventh layer).
  • 15A and 15B show examples in which the vertical signal path can be formed even when the number of signal vias is not one.
  • Fig. 15B is a vertical cross-sectional view of the vertical signal path (in the direction of dotted line 13B in Fig. 15A).
  • the layout of the PCB conductor layers separated by the insulating material is as follows.
  • the ground plane is the second, fourth, fifth, seventh, ninth, and eleventh layers.
  • the power plane is the sixth layer.
  • the signal plane is the first, third, eighth, tenth and twelfth layers.
  • the two paired signal vias 1301 are separated from the PCB conductors by a clearance hole 1303.
  • FIG. 15A is a cross-sectional view of the power plane of the sixth layer of the vertical signal path.
  • This vertical signal path consists of a pair of signal vias 1301, a collection of ground vias 1302 around the signal via 1301, and a ground plate 1308 made of a conductor layer connected to the ground via 1302. And a closed ground strip line 1305 connected to the ground via in turn, and an isolation lot 1306 between the ground strip line and the PCB power supply layer 1309.
  • the number of ground vias 1302 is eight. Here, the number of ground vias 1302 is eight, but can be selected as appropriate.
  • the vertical signal path clearance hole 1303 separates the signal bar 1301 from the vertical signal path ground plate.
  • the two paired signal vias can be used to send a differential signal in the differential interconnect circuit. It can be done. It is well known that differential signals demonstrate completely different electromagnetic behavior when compared to single-ended signals. In particular, the differential signal can significantly remove noise from the grounding system and reduce radiated emissions.
  • Figures 16A and 16B also show examples where the vertical signal path can be formed when the number of signal vias is not one.
  • FIG. 16B is a vertical sectional view of the vertical signal path (in the direction of dotted line 14B in FIG. 16A).
  • FIG. 16A is a cross-sectional view of the power plane of the sixth layer of the vertical signal path.
  • This vertical signal path is also a pair of two signal vias 1401, a collection of ground vias 1402 around the signal via 1401, and a ground plate 1408 that is also connected to the ground via 1402 and also has a conductive layer 1408 force. And a closed ground strip line 1405 that in turn connects to the ground via, and an isolation lot 1406 between the ground strip line and the PCB power supply layer 1409.
  • the number of ground vias 1402 is eight.
  • the number of ground vias 1402 is eight, and the force can be selected as appropriate.
  • the clearance hole 1403 in this vertical signal path has an elliptical cross-sectional shape corresponding to the elliptical ground via arrangement. This minimizes the return loss of the exemplary vertical signal path.
  • the size of the elliptical clearance hole that gives the minimum return loss can be determined by applying it to an example using a 3D full-wave electromagnetic field solver or an optimization technique.
  • FIG. 17 also shows an example in which a vertical signal path can be formed when the number of signal vias is not one.
  • FIG. 17 is a cross-sectional view of the power supply plane of the vertical signal path.
  • FIG. 17 shows a ground via 1502 arranged in a rectangle around the signal via pair 1501 and a rectangular clearance hole 1503 corresponding to this arrangement.
  • This vertical signal path also includes a ground plate consisting of multiple PCB conductor layers connected to a ground via 1502, a closed strip line 1505 that in turn connects to the ground via, and the closed strip line and PCB power layer. Insulation slot 1506 is formed between.
  • the number of ground vias 1502 is ten. In this case, the number of grounding noises 1502 can be appropriately selected as ten.
  • Figures 18A and 18B also show examples where a vertical signal path can be formed when the number of signal vias is not one. [0146] This vertical signal path is also embedded in the PCB having 12 conductor layers having the same configuration as that shown in Figs. 15A and 15B.
  • FIG. 18B is a vertical sectional view of the vertical signal path (in the direction of dotted line 16B in FIG. 18A).
  • FIG. 18A is a diagram in which the cross-sectional views of the strip line pair 1610 and the microstrip line pair 1611 are superimposed on the cross-sectional view of the power plane of the sixth layer of the vertical signal path.
  • FIG. 18A and FIG. 18B show a vertical signal path connecting the strip line pair 1610 and the microstrip line pair 1611 as an example.
  • This vertical signal path consists of two signal vias 1601 in pairs, a collection of ground vias 1602 around the signal via pair 1601, and a ground plate 1608 consisting of a conductor layer connected to the ground via 1602 And a closed ground strip line 1605 connected in turn to the ground via, and an isolation lot 1606 between the ground strip line and the PCB power supply layer 1609.
  • the number of ground vias 1602 is ten. In this case, the number of ground vias 1602 can be selected as appropriate.
  • the clearance hole 1603 of the vertical signal path performs rectangular chamfering to correspond to the rectangular ground via arrangement in order to realize high electrical characteristics in this highly isolated vertical signal path, It has a rectangular cross-sectional shape.
  • each example of the vertical signal path described above applies to multilayer PCB technology. However, it will be appreciated that these vertical signal paths can be used in any multi-layer structure with power and ground conductor layers.
  • FIG. 19A shows a vertical cross section of a vertical signal path in a multilayer package 1721 connected to one pin of a chip 1720.
  • the ground plane is the second and fourth layers.
  • the power plane is the third layer.
  • Fig. 19B shows a cross-sectional view (in the direction of dotted line 17B in Fig. 19A) of the vertical signal path in the third conductor layer.
  • This vertical signal path has a signal via 1701 and a square arrangement around the signal via 1701.
  • a set of ground vias 1702 (as an example of a ground via in the vertical signal path), a ground plate 1708 consisting of a conductor layer connected to the ground via 1702, and sequentially connected to the ground via A closed ground strip line 1705, and an isolation lot 1706 between the ground strip line and the power layer 1709 of the multilayer package.
  • the number of ground vias 1702 is eight.
  • the number of ground vias 1702 is eight, and the force can be selected as appropriate.
  • the clearance hole 1703 separates the signal portion and the ground portion of the vertical signal path.
  • the relative permittivity and relative permeability which are the configuration parameters of the insulating material used for the clearance hole 1703, are the same as the configuration of the material that insulates the conductor layer of the multilayer package. Different from the parameter.
  • FIG. 20A shows a longitudinal sectional view of a multilayer package 1821 connected to one pin of a chip 1820.
  • FIG. In the figure, the arrangement of the conductor layers of the multilayer package is the same as in FIG. 16A.
  • Figure 20B shows a cross-sectional view (in the direction of the dotted line 18B in Figure 20A) of the vertical signal path in the third conductor layer.
  • the vertical signal path consists of signal via 1 801, a collection of ground vias 1802 in a circular arrangement around signal via 1801 (another example of a ground via in the vertical signal path), and ground via 1802.
  • a ground plate 1808 composed of a second conductor layer connected, a closed ground strip line 1805 in a third conductor layer in turn connected to the ground via, and an isolation between the ground strip line and the power supply layer 1809. It is formed by lot 1 806 and a closed ground strip line 1805 which is arranged in the fourth conductor layer and from which the ground plate force is also separated by this lot 1806.
  • the number of grounding nodes 1802 is eight. Here, the number of ground vias 1802 is eight, and the force can be selected as appropriate.
  • the clearance hole 1803 separates the signal portion and the ground portion of the vertical signal path.
  • FIG. 21A shows a vertical cross-sectional view of the vertical signal path in the multilayer package 1921 connected to one pin of the chip 1920.
  • FIG. 21A shows a vertical cross-sectional view of the vertical signal path in the multilayer package 1921 connected to one pin of the chip 1920.
  • the arrangement of the conductor layers in the seven-layer conductor layer package is as follows.
  • the ground plane is the second, fourth and sixth layers.
  • the power plane is the third layer.
  • the signal plane is the fifth layer.
  • Fig. 21B shows a cross-sectional view (in the direction of dotted line 19B in Fig. 21A) of the vertical signal path in the third conductor layer.
  • the vertical signal path in this case is the signal via 1901 and the square arrangement around the signal via 1901 (vertical signal path Other examples of ground vias) closed in a set of ground vias 1902, a ground plate 1908 comprising a second conductor layer connected to the ground via 1902, and a third conductor layer connected in turn to the ground via Arranged in the ground strip line 1905, the insulating slot 1906 between the ground strip line and the power supply layer 1 909, the fourth and sixth ground layers, and the fifth signal conductor layer. And a closed ground strip line 1905 which is separated from the other conductor layer.
  • the number of ground vias 1902 is eight.
  • the number of ground vias 1902 is eight, and the force can be appropriately selected. Clearance hole 1903 helps to separate the signal and ground portions of the vertical signal path.
  • the design method and structure of the high-isolation vertical signal path proposed for use in multi-layer PCBs can be directly applied to multi-layer nano / caging where multi-layer structures are applied to packages. It is.
  • the vertical signal path structure in multilayer PCBs shown in Figures 6-18 can also be used for multilayer packaging.
  • the proposed highly isolated vertical signal path can be formed for any multilayer substrate technology composed of a signal layer, a ground layer and a power layer.
  • the main object has been described as the power supply layer as the conductor layer in which the isolated lot is formed, it is also possible to provide an isolated lot in the signal layer or the ground layer.
  • an insulation slot is provided in the power supply layer and the ground layer, or as in the tenth embodiment of FIGS. 14A and 14B.
  • the power supply layer, the signal layer, and the ground layer can be combined with each other so that the power supply layer, the signal layer, and the ground layer can be provided.

Abstract

　多層ＰＣＢにおいて、広い周波数帯域にわたり高度の電気特性および遮蔽特性を有する垂直信号経路、その垂直信号経路を有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージを提供する。 　多層ＰＣＢ用の垂直信号経路において、１つの導波チャンネルが、少なくとも１つ以上の信号バイア２０１と、その信号バイアの周囲の接地バイア２０２の集合と、接地バイアに接続されたＰＣＢ導体層からなる接地プレートと、接地バイアと接続する閉じた接地ストリップ線路２０５と、接地ストリップ線路と電源層からなる導体平面との間の絶縁スロット２０６によって形成される。クリアランスホール２０３と呼ばれる、垂直信号経路における少なくとも１つ以上の信号バイアと接地素子の間の空隙は、ＰＣＢの絶縁素材で充填することができる。

Description

明 細 書
垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体 素子とを有する半導体パッケージ
技術分野
[0001] 本発明は多層プリント回路基板技術に関し、特に多層プリント回路基板 (以下、多 層 PCBと略称する）の異なる平面導体層に配置された垂直信号経路、その垂直信号 経路を有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッ ケージに関する。
背景技術
[0002] 多層 PCBは通常、信号用、接地用および電源用として使用される多数の平面導体 層によって構成され、それらの導体層は絶縁素材で絶縁されている。 PCBに埋め込 まれる平面相互接続回路は、マイクロストリップ線路、ストリップ線路、コプレーナ線路 およびスロット線路のような、一般に低漏洩損失で、明確な特性インピーダンスを有 する伝送線路を基にして達成できる。このような特性を持つ平面伝送線路を用いれ ば、 PCB技術に基づぐ高性能で整合の取れた相互接続が得られる可能性がある。 PCBにおける垂直信号経路は、異なる導体層に配置された平面相互接続回路を接 続する役目を果たし、通常、スルーホールバイァ、ブラインドバイァ、逆穿孔バイァ、 埋め込みバイァなど、様々な種類のバイァ構造に基づく（特許文献 1参照)。これらの 信号経路では、通常導波特性が不明確なため、特に高周波において、特性インピー ダンスや高 、漏洩損失の制御が困難になり易 、。
[0003] 多層 PCB中の垂直信号経路の、高周波における導波特性と遮蔽特性を改善する 方法として、信号バイァの周囲を接地バイァで囲む方法がある。そのような接地バイ ァは、通常、多層 PCBの接地平面に接続される。一般に、多層 PCBは電源用の平 面導体層を有する。電源層を貫通する接地バイァの流路を確保するため、それぞれ の接地バイァと電源層を絶縁するように個々の接地バイァの周囲にはクリアランスホ ールが通常使用される (特許文献 2〜8参照)。
[0004] 以下図面を参照して説明するが、まず図 1Aおよび図 1Bに、 12層から成る導体層 を有する PCBにおける単一の信号バイァ 101を、多層 PCB設計の単なる 1例として 示す。図 1Bは垂直信号経路の縦断面図（図 1Aの点線 1B方向）であり、絶縁素材に よって分離される PCB導体層の配置は以下のようになつている。接地平面は第 2、第 4、第 6、第 7、第 9、および第 11層である。電源平面は第 5層である。信号平面は第 1 、第 3、第 8、第 10および第 12層である。信号バイァはクリアランスホール 103によつ て PCBの導体から分離される。
[0005] 図 1Aは垂直信号経路の第 5層の電源平面の横断面図である。
[0006] 周波数が高くなると単一の信号バイァ 101からクリアランスホール 103への漏洩損 失が増大し、この垂直相互接続の電気的特性を劣化させる。漏洩損失を減少させる ため、信号バイァ 101の周囲には、複数の接地バイァ 102で構成される接地バイァ フェンス (接地バイァ群） 1021(図 3参照)を設けている。この場合、接地平面を貫通 する接地バイァ 102は、これら接地平面に電気的に接続される。また、電源層（ここで 考えている例では第 5層）においては、接地バイァ 102と電源層 109の電気的接触を 防ぐため、クリアランスホール 104をそれぞれの接地バイァ 102の周囲に形成してい る。
[0007] 多層 PCBの電源層と接地層の間の空隙を含む導体平面間で、並列プレートモード が励起される場合があることはよく知られて 、る。多層 PCBまたはパッケージの導体 平面（図 2に示す電源平面 (電源層） 109と接地平面 (接地プレート） 108)には、誘導 モード (波）が存在する並列プレート導波路が形成される。並列プレート導波路の基 本モードは、全周波数で伝播できる横電磁モード、即ち、 TEMモードである。 TEM モードの電場は導体平面に対して法線方向（X方向）であるため、関連する磁場は導 体平面に対して平行方向（y方向）である。これら並列プレートモード (PPM)は、ノィ ァ構造との間でも、また PCB (またはパッケージ)のエッジ 110との間でも共振し得る。 このような共振によって、信号バイァの電気的特性がかなり劣化することがある。そこ で、信号バイァを並列プレートモード共振効果力も保護するために、図 3に示すよう に、信号バイァの周囲に接地バイァフェンス 1021を設けたり、更に各々の接地バイ ァ周囲にクリアランスホールを設けたりすることが開示されている。
特許文献 1 :米国特許第 6, 670, 559号明細書 特許文献 2 :米国特許第 6, 747, 216号明細書
特許文献 3 :米国特許出願公開第 2003Z0091730号明細書
特許文献 4:特開 2000— 183582号公報
特許文献 5：特開 2001— 135899号公報
特許文献 6：特開 2003— 100941号公報
特許文献 7 :特開平 10— 041630号公報
特許文献 8：特開平 11 054869号公報
発明の開示
発明が解決しょうとする課題
[0008] し力しながら、接地バイァの周囲にクリアランスホールを設けるだけでは、接地バイ ァフェンスによる遮蔽特性を満足できないことがわ力つた。たとえば、電源層における 接地バイァ周囲にクリアランスホールを設けた場合、接地バイァの周囲にクリアランス ホールを設けるだけでは、特性改善しないからである。その結果、ノイズとなって、電 気特性の劣化を引き起こすこととなる。
[0009] 従って本発明の第 1の目的は、多層 PCBにおいて、広い周波数帯域にわたり高度 の電気特性および遮蔽特性を有する垂直信号経路、その垂直信号経路を有するプ リント基板及びそのプリント基板と半導体素子とを有する半導体パッケージを提供す ることにめる。
課題を解決するための手段
[0010] 本発明による多層 PCB用垂直信号経路の具体的な構成は以下の通りである。
[0011] 少なくとも 1つ以上の信号バイァと、信号バイァの周囲に設けられた複数の接地バ ィァとを有する垂直信号経路であって、複数の導体層と、導体層間の複数の絶縁層 とを有し、少なくとも 1つの導体層が、垂直信号経路の外周に、垂直信号経路と一定 の間隔を有して形成される。
[0012] このように構成することにより、垂直信号経路を伝播する信号に対する並列プレート モードその他の共振の影響を低減させることができ、垂直信号経路が広!、周波数帯 域にわたり電気的特性および遮蔽特性を高度に向上することができる。
[0013] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 1つの導体層が、電源層であってもよい。
[0014] 電源層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0015] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 1つの導体層力 接地層であってもよい。
[0016] 接地層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0017] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 1つの導体層力 信号層であってもよい。
[0018] 信号層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0019] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 2つの導体層力 電源層及び接地層であってもよい。
[0020] 電源層及び接地層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0021] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 2つの導体層力 電源層及び信号層であってもよい。
[0022] 電源層及び信号層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0023] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 2つの導体層力 接地層及び信号層であってもよい。
[0024] 接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0025] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 3つの導体層力 電源層及び接地層及び信号層であってもよい。
[0026] 電源層及び接地層及び信号層において、上記のように構成することにより、垂直信 号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させ ることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性 を高度に向上することができる。
[0027] また、電源層又は接地層又は信号層にお 、て前記複数の接地バイァと接続する閉 じたストリップ線路を更に有して 、てもよ 、。
[0028] 電源層又は接地層又は信号層において、上記のストリップ線路を使用することが特 に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列 プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直 信号経路のメタライゼーシヨンを改善することができるからである。
[0029] また、信号バイァと複数の接地バイァとを分離するクリアランスホールを更に有し、ク リアランスホールは、 PCB絶縁素材の構成パラメータとは異なる構成パラメータである 比誘電率と比透磁率を有する絶縁素材で充填されて ヽてもよ ヽ。
[0030] クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可 能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信 号経路の寸法を圧縮することが可能となる。
[0031] 本発明によるプリント基板の具体的な構成は以下の通りである。
[0032] 複数の導体層と、導体層間の複数の絶縁層と、少なくとも 1つ以上の信号バイァと、 信号バイァの周囲に設けられた複数の接地ノ ィァとを含む垂直信号経路とを有する プリント基板であって、少なくとも 1つの導体層が、垂直信号経路の外周に、垂直信 号経路と一定の間隔を有して形成される。
[0033] このように構成することにより、垂直信号経路を伝播する信号に対する並列プレート モードその他の共振の影響を低減させることができ、垂直信号経路が広!、周波数帯 域にわたり電気的特性および遮蔽特性を高度に向上することができる。
[0034] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 1つの導体層が、電源層であってもよい。
[0035] 電源層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0036] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 1つの導体層力 接地層であってもよい。
[0037] 接地層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0038] また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成され る、少なくとも 1つの導体層力 信号層であってもよい。
[0039] 信号層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0040] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 2つの導体層力 電源層及び接地層であってもよい。
[0041] 電源層及び接地層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0042] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 2つの導体層が、電源層及び信号層であってもよい。
[0043] 電源層及び信号層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0044] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 2つの導体層が、接地層及び信号層であってもよい。
[0045] 接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0046] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 3つの導体層力 電源層及び接地層及び信号層であってもよい。
[0047] 電源層及び接地層及び信号層において、上記のように構成することにより、垂直信 号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させ ることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性 を高度に向上することができる。
[0048] また、電源層又は接地層又は信号層にお 、て複数の接地バイァと接続する閉じた ストリップ線路を更に有して 、てもよ 、。
[0049] 電源層又は接地層又は信号層において、上記のストリップ線路を使用することが特 に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列 プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直 信号経路のメタライゼーシヨンを改善することができるからである。
[0050] また、信号バイァと複数の接地バイァとを分離するクリアランスホールを更に有し、ク リアランスホールは、 PCB絶縁素材の構成パラメータとは異なる構成パラメータである 比誘電率と比透磁率を有する絶縁素材で充填されて ヽてもよ ヽ。 [0051] クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可 能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信 号経路の寸法を圧縮することが可能となる。
[0052] 本発明による半導体パッケージの具体的な構成は以下の通りである。
[0053] 少なくとも 1つ以上の信号バイァと、信号バイァの周囲に設けられた複数の接地バ ィァとを含む垂直信号経路と、複数の導体層と、導体層間の複数の絶縁層とを有し、 少なくとも 1つの導体層が、垂直信号経路の外周に、垂直信号経路と一定の間隔を 有して形成されるプリント基板と、プリント基板の信号バイァに信号端子が接続され、 プリント基板の接地バイァに接地端子が接続された半導体素子とを有する。
[0054] このように構成することにより、垂直信号経路を伝播する信号に対する並列プレート モードその他の共振の影響を低減させることができ、垂直信号経路が広!、周波数帯 域にわたり電気的特性および遮蔽特性を高度に向上することができる。
[0055] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 1つの導体層が、電源層であってもよい。
[0056] 電源層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0057] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 1つの導体層力 接地層であってもよい。
[0058] 接地層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0059] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 1つの導体層力 信号層であってもよい。
[0060] 信号層において、上記のように構成することにより、垂直信号経路を伝播する信号 に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号 経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上すること ができる。
[0061] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 2つの導体層力 電源層及び接地層であってもよい。
[0062] 電源層及び接地層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0063] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 2つの導体層が、電源層及び信号層であってもよい。
[0064] 電源層及び信号層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0065] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 2つの導体層が、接地層及び信号層であってもよい。
[0066] 接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向 上することができる。
[0067] また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、 少なくとも 3つの導体層力 電源層及び接地層及び信号層であってもよい。
[0068] 電源層及び接地層及び信号層において、上記のように構成することにより、垂直信 号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させ ることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性 を高度に向上することができる。
[0069] また、電源層又は接地層又は信号層にお 、て前記複数の接地バイァと接続する閉 じたストリップ線路を更に有して 、てもよ 、。 [0070] 電源層又は接地層又は信号層において、上記のストリップ線路を使用することが特 に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列 プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直 信号経路のメタライゼーシヨンを改善することができるからである。
[0071] また、信号バイァと複数の接地バイァとを分離するクリアランスホールを更に有し、ク リアランスホールは、 PCB絶縁素材の構成パラメータとは異なる構成パラメータである 比誘電率と比透磁率を有する絶縁素材で充填されて ヽてもよ ヽ。
[0072] クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可 能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信 号経路の寸法を圧縮することが可能となる。
発明の効果
[0073] 上記のように構成される本発明にお 、ては、多層 PCBにお 、て、垂直信号経路を 伝播する信号に対する並列プレートモードその他の共振の影響を低減させることが でき、垂直信号経路が広!ヽ周波数帯域にわたり電気的特性および遮蔽特性を高度 に向上することができる。
[0074] また、電源層又は接地層又は信号層にお 、て、上記のストリップ線路を上記構成に おいて使用することが特に重要である力 それは、このことにより垂直信号経路を伝 播する信号に対する並列プレートモードその他の共振の影響を低減させることができ 、さらに、そのような垂直信号経路のメタライゼーシヨンを改善することができるからで ある。
[0075] また、クリアランスホールの素材を適切に選択することで特性インピーダンスの制御 が可能になるため、クリアランスホールに上記のような別の素材を使用することで、垂 直信号経路の寸法を圧縮することが可能となる。
図面の簡単な説明
[0076] [図 1A]図 1Aは、従来の多層 PCB中の垂直信号経路の第 5層の電源平面の横断面 図である。
[図 1B]図 1Bは、従来の多層 PCB中の垂直信号経路の縦断面図である。
[図 2]図 2は、電源平面 (電源層）と接地平面 (接地プレート）には、誘導モード (波)が 存在する並列プレート導波路が形成されることを示す図である。
[図 3]図 3は、信号バイァを並列プレートモード共振効果力も保護するために、信号バ ィァの周囲に接地バイァフェンスを設けることを示す図である。
圆 4A]図 4Aは、第 1の実施形態の多層 PCB中の垂直信号経路を示す横断面図で ある。
圆 4B]図 4Bは、第 1の実施形態の多層 PCB中の垂直信号経路を示す縦断面図で ある。
[図 5A]図 5Aは、多層 PCBにおける 2種類の垂直信号経路の、電気的特性（ | S |
21 パラメータ）のシミュレーション結果を示す力 ここで 1つの種類の垂直信号経路では 、クリアランスホールが電源層において各接地バイァの周囲に形成され、もう 1つの種 類の垂直信号経路では、高絶縁垂直信号経路を形成するため、電源層における接 地バイァの集合の周囲に絶^ロットが形成されている。
[図 5B]図 5Bは、他のバイァ構造によっても形成されているので、望まない並列プレ ートモード共振が励起される結果となる、多層 PCBにおける 2種類の垂直信号経路 の、電気的特性（ I S
21 Iノ ラメータ）のシミュレーション結果を示す力 ここで 1つの 種類の垂直信号経路では、クリアランスホールが電源層にお 、て各接地バイァの周 囲に形成され、もう 1つの種類の垂直信号経路では、高絶縁垂直信号経路を形成す るため、電源層における接地バイァの集合の周囲に絶 ^ロットが形成されている。 圆 6A]図 6Aは、第 2の実施形態の多層 PCB中の垂直信号経路を示す横断面図で ある。
圆 6B]図 6Bは、第 2の実施形態の多層 PCB中の垂直信号経路を示す縦断面図で ある。
圆 7A]図 7Aは、第 3の実施形態の多層 PCB中の垂直信号経路を示す横断面図で ある。
圆 7B]図 7Bは、第 3の実施形態の多層 PCB中の垂直信号経路を示す縦断面図で ある。
圆 8A]図 8Aは、第 4の実施形態の多層 PCB中の垂直信号経路を示す横断面図で ある。 [図 8B]図 8Bは、第 4の実施形態の多層 PCB中の垂直信号経路を示す縦断面図で ある。
[図 9A]図 9Aは、第 5の実施形態の多層 PCB中の垂直信号経路を示す横断面図で ある。
[図 9B]図 9Bは、第 5の実施形態の多層 PCB中の垂直信号経路を示す縦断面図で ある。
[図 10A]図 10Aは、第 6の実施形態の多層 PCB中の垂直信号経路を示す横断面図 である。
[図 10B]図 10Bは、第 6の実施形態の多層 PCB中の垂直信号経路を示す縦断面図 である。
[図 11A]図 11Aは、第 7の実施形態の多層 PCB中の垂直信号経路を示す横断面図 である。
[図 11B]図 11Bは、第 7の実施形態の多層 PCB中の垂直信号経路を示す縦断面図 である。
[図 12A]図 12Aは、第 8の実施形態の多層 PCB中の垂直信号経路を示す横断面図 である。
[図 12B]図 12Bは、第 8の実施形態の多層 PCB中の垂直信号経路を示す縦断面図 である。
[図 13A]図 13Aは、第 9の実施形態の多層 PCB中の垂直信号経路を示す横断面図 である。
[図 13B]図 13Bは、第 9の実施形態の多層 PCB中の垂直信号経路を示す縦断面図 である。
[図 14A]図 14Aは、第 10の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。
[図 14B]図 14Bは、第 10の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 15A]図 15Aは、第 11の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。 [図 15B]図 15Bは、第 11の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 16A]図 16Aは、第 12の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。
[図 16B]図 16Bは、第 12の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 17]図 17は、第 13の実施形態の多層 PCB中の垂直信号経路を示す横断面図で ある。
[図 18A]図 18Aは、第 14の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。
[図 18B]図 18Bは、第 14の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 19A]図 19Aは、第 15の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 19B]図 19Bは、第 15の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。
[図 20A]図 20Aは、第 16の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 20B]図 20Bは、第 16の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。
[図 21 A]図 21 Aは、第 17の実施形態の多層 PCB中の垂直信号経路を示す縦断面 図である。
[図 21B]図 21Bは、第 17の実施形態の多層 PCB中の垂直信号経路を示す横断面 図である。
符号の説明
101、 201、 401、 501、 601、 701、 801、 901、 1001、 1101、 1201、 1301、 14 01、 1501、 1601、 1701、 1801、 1901 信号バイァ
102、 202、 402、 502、 602、 702、 802、 902、 1002、 1102、 1202、 1302、 14 02、 1502、 1602、 1702、 1802、 1902 接地ノィァ
103、 104、 203、 403、 503、 603、 703、 803、 903、 1003、 1004、 1103、 120
3、 1303、 1403、 1503、 1603、 1703、 1803、 1903 クリアランスホール
205、 405、 505、 605、 705、 805、 905、 1005、 1105、 1205、 1305、 1405、 1
505、 1605、 1705、 1805、 1905 接地ストリップ線路
206、 406、 506、 606、 706、 806、 906、 1006、 1106、 1206、 1306、 1406、 1
506、 1606、 1706、 1806、 1906 絶 ロッド
107、 207、 407、 507、 1007、 1207 信号層
108、 208、 408、 508、 608、 708、 808、 908、 1008、 1108、 1208、 1308、 140
8、 1608、 1708、 1808、 1908 接地プレー卜
109、 209、 409、 509、 609、 709、 809、 909、 1009、 1109、 1209、 1309、 14
09、 1609、 1709、 1809、 1909 PCB電源層
110 PCBのエッジ
610、 710、 810、 1110、 1210、 1610 ス卜ジップ線路
711、 811、 1611 マイクロストリップ線路
1021 接地バイァフェンス
1720、 1820、 1920 チップ
1721、 1821、 1921 多層ノ ッケージ
発明を実施するための最良の形態
[0078] 以下に、発明を実施するための最良の形態を垂直信号経路のいくつかの実施例に ついてのみ説明するが、この説明が前述の特許請求の範囲を限定するように解釈す べきでな 、ことは十分理解されよう。
[0079] (第 1の実施形態）
以下図面を参照して説明するが、図 4Aおよび図 4Bに、本発明の第 1の実施形態 の円形配置の接地バイァ 202を備えた垂直信号経路を示す。この垂直信号経路は、
12層力 成る導体層を有する PCB中に埋め込まれている。
[0080] 図 4Bは垂直信号経路の縦断面図（図 4Aの点線 2B方向）であり、絶縁素材によつ て分離される PCB導体層の配置は以下のようになつている。接地平面は第 2、第 4、 第 6、第 7、第 9、および第 11層である。電源平面は第 5層である。信号平面は第 1、 第 3、第 8、第 10および第 12層である。単一の信号バイァ 201はクリアランスホール 2 03によって PCBの導体力も電気的に分離されている。
[0081] 図 4Aは垂直信号経路の第 5層の電源平面の横断面図である。接地バイァ 202の 数は 8本である。なお、ここでは、接地バイァ 202の数は 8本とした力 適宜選択可能 である。
[0082] 接地ノィァフェンス (接地バイァ群)周囲の遮蔽特性を改善するため、本発明では 図 4Aおよび図 4Bに示すように、電源層の接地バイァフエンスの周囲に絶縁スロット を設ける。この場合、多層 PCB中の特殊な同軸導波路として、高絶縁性の高い垂直 信号経路が形成される。
[0083] 前記同軸導波路において内部導電領域は信号バイァ 201により形成され、この同 軸導波路の外部導電領域は、接地バイァ 202の集合と、接地バイァ 202に接続され た、導体層力もなる接地プレート 208と、順番に接地ノィァと接続する閉じた接地スト リップ線路 205と、前記接地ストリップ線路と PCBの電源層 209の間の絶&^ロット 20 6とにより形成される。このような垂直信号経路では、さらに、電源層において閉じた 接地ストリップ線路 205を使用することにより、外部導電領域のメタライゼーシヨンを改 善している。前記同軸導波路の内部導電領域と外部導電領域を分離するクリアラン スホール 203の形状と寸法を適切に選択して、所定の周波数帯域における垂直信号 経路の反射減衰量を最小にすることができる。
[0084] 本発明の垂直信号経路を PCBに適用する利点を示すため、図 6Aに挿入損失（ | S Iパラメータ）のシミュレーション値を示す。同図における、周波数に対する Sパラ
21
メータの振幅値は、有限差分時間領域 (FDTD)計算アルゴリズムによって求められ たものであるが、この手法は 3次元構造に対する最も正確な数値計算手法の 1つであ る。
[0085] 数値解析を行なった PCB垂直信号経路の構造は、図 1Aと図 1B、および図 4Aと図 4Bに示したものである。図 1Aと図 1Bに示される垂直信号経路の寸法を以下に示す 。図 1Aに示す基板内部の信号バイァ 101の導体外径は 0. 65mmである。複数の接 地バイァで形成される直径上で対向する位置に配置された接地バイァ 102同士の中 心間距離は 3. 5mmである。図 19Aに示す信号バイァ 101のクリアランスホール 103 の直径は 1. 65mmである。接地バイァ 102の導体外径は 0. 3mmである。電源層に おける接地バイァ 102の周囲に設けられた個々のクリアランスホール 104の直径は 0 . 6mmである。すべての導体層を含む PCBの厚さは 2. 5mmである。 PCBの導電層 を絶縁する素材の比誘電率は 4. 2である。信号バイァは、 PCBの最上層と最下層に 配置された信号バイァパッドにそれぞれ接続された 50オーム同軸ケーブルの間に置 かれる。接地バイァ 102の数は 8本である。なお、ここでは、接地バイァ 102の数は 8 本とした力 適宜選択可能である。 8本の接地バイァ 102は、信号バイァ 101のまわり に等間隔で置かれ、隣接する接地バイァ間の間隔は、等間隔である。
[0086] 図 4Aと図 4Bに示す垂直信号経路のパラメータは、図 1Aと図 1Bのものと同じであ る。し力しながら、電源層において接地ノィァ 102のために使用されたクリアランスホ ール 104の代わりに、図 4Aおよび図 4Bに示すように絶縁スロット 206が用いられる。 絶縁スロット 206の内側の端は信号バイァの中心から 2. 05mmの距離にあり、スロッ ト幅は 0. 2mmである。
[0087] ここで考えている 2種類の垂直信号経路は、 PCBのエッジ効果による並列プレート モード共振の影響を受ける。図 5Aからわ力るように、電源層における接地ノィァ 102 の周囲に設けられた個々のクリアランスホール 104を備えた垂直信号経路（図 1Aお よび図 1B参照）の電気的特性は、共振周波数において力なり劣化する。しかしなが ら、電源層における接地バイァの組合せの周囲に絶縁スロットを備えた垂直信号経 路は、同じ周波数帯域にぉ 、て高度の電気的特性を維持したままである。
[0088] このように、ここで示した数値計算結果は、 PCBの導体層に絶^ロットを用いて絶 縁性を高めることができるので、電気特性の優れた垂直信号経路を多層 PCB中に形 成する方法が、有望であることを示している。
[0089] 多層 PCB中の垂直信号経路で得られるシミュレーション結果を実験的に確証する ために、図 1Aと図 1B及び図 4Aと図 4Bと同じ多層 PCB中の垂直信号経路の構成と した。垂直信号経路の寸法と多層 PCBのパラメータは、図 5Aのシミュレーションと同 じである。しかし、実験のパターンにおいては、複数の接地ノィァで形成される直径 上で対向する位置に配置された接地バイァ同士の中心間距離は 3. 35mmであり、 スロット幅が 0. 2mmである絶縁スロット 206の内側の端は信号バイァの中心から 2. Ommの距離にある。また、多層 PCBには、他のバイァ構造も形成されているので、こ の他のバイァ構造によっても並列プレートモード共振が励起され得る。図 5Bに、多層 PCBの電源層における接地バイァの周囲に設けられた個々のクリアランスホールを 備えた垂直信号経路と、多層 PCBの電源層における絶縁スロットを備えた垂直信号 経路の 2つの種類の垂直信号経路の実験データを示す。実験の測定は電源層にお ける絶縁スロットを備えた垂直信号経路の有利性を明確に示している。
[0090] このように、ここで示したシミュレーション結果と実験結果のとおり、多層 PCBにおけ る高度の電気的特性を有する垂直信号経路を形成するのに、電源層における絶縁 スロットは重要な要素である。この絶縁スロットは、垂直信号経路 (外部導電領域及び 内部導電領域)を電源層から分離し、電源層で現れ得る共振が垂直信号経路に影響 するのを防止する。電源層における接地バイァの周囲に設けられた個々のクリアラン スホールの使用の場合には、電源層は信号を伝播する垂直信号経路の外部導電領 域を通り抜け、並列プレートモード共振の相互作用を導き、電源層内で並列プレート モード共振が励起されることになるのである。
[0091] (第 2の実施形態）
図 6Aおよび図 6Bは、例えば正方形のような別の配置の接地バイァ 402を備えた 垂直信号経路を示す。この垂直信号経路は、多層 PCBの 1例としての、 10層の導体 層を有する PCB中に埋め込まれて 、る。
[0092] 図 6Bは垂直信号経路の縦断面図（図 6Aの点線 4B方向）であり、絶縁素材によつ て分離される PCB導体層の配置は以下のようになつている。接地平面は第 2、第 4、 第 6、第 7および第 9層である。電源平面は第 5層である。信号平面は第 1、第 3、第 8 および第 10層である。単一の信号バイァ 401はクリアランスホール 403によって PCB の導体から分離される。
[0093] 図 6Aは垂直信号経路の第 5層の電源平面の横断面図である。この垂直信号経路 は、信号バイァ 401と、信号バイァ 401の周囲の接地バイァ 402の集合と、接地バイ ァ 402に接続された導体層からなる接地プレート 408と、順番に接地バイァと接続す る閉じた接地ストリップ線路 405と、前記接地ストリップ線路と PCB電源層 409の間の 絶&^ロット 406により形成される（第 1の実施形態に同じ。 ) 0クリアランスホール 403 は、垂直信号経路の信号部分 (言い換えれば、内部導電領域)と接地部分 (言い換 えれば、外部導電領域)を分離する。接地バイァ 402の数は 8本である。なお、ここで は、接地バイァ 402の数は 8本とした力 適宜選択可能である。信号バイァ 401と接 地バイァ 402の距離は、垂直信号経路の必要な特性インピーダンスに対応するよう に定義できる。垂直信号経路を形成する隣接する接地バイァ 402同士の距離は、例 えば、 λ Ζ4以下に定義できる。ここで、 λは所定の周波数帯において PCB絶縁素 材の中で最も短い波長である。隣接する接地バイァ 402同士の距離に必要な主要 条件は、全ての所定の周波数帯において共振の大きさが異なることである。この場合 にも垂直信号経路の電気的特性を向上させることができる。
[0094] (第 3の実施形態）
図 7Αおよび図 7Βは、図 6Αおよび図 6Βに示すのと同じ配置の接地バイァを備え た垂直信号経路を示す。この垂直信号経路も図 6Αおよび図 6Βと同じ構成の 10層 の導体層を有する PCB中に埋め込まれて 、る。
[0095] 図 7Βは垂直信号経路の縦断面図（図 7Αの点線 5Β方向）である。
[0096] 図 7Αは垂直信号経路の第 5層の電源平面の横断面図である。この垂直信号経路 は、信号バイァ 501と、信号バイァ 501の周囲の接地バイァ 502の集合と、接地バイ ァ 502に接続された、導体層からなる接地プレート 508と、順番に接地バイァと接続 する閉じた接地ストリップ線路 505と、前記接地ストリップ線路と PCB電源層 509の間 の絶^ロット 506により形成される。接地バイァ 502の数は 8本である。なお、ここで は、接地バイァ 502の数は 8本とした力 適宜選択可能である。しかしながら、この垂 直信号経路のクリアランスホール 503は、正方形の接地バイァ配置に対応して正方 形の形状となっている。この形状により、正方形のクリアランスホールの寸法を適切に 選択して、所定の周波数帯域における垂直信号経路の反射減衰量を最小にできる。
[0097] 例えばこれらの寸法は、 3次元全波電磁界ソルバ（例えば FDTDアルゴリズムに基 づく）を用いて、正方形クリアランスホールの側辺をステップ'バイ'ステップ操作で変 えることにより、定めることができる。また、このようなクリアランスホールの寸法を定め るのに、既知の最適化手法を使用することもできる。 [0098] 正方形のクリアランスホールの寸法を適切に選択して、所定の周波数帯域における 垂直信号経路の反射減衰量を最小にできる可能性について、以下に説明する。外 部導電領域の表面インピーダンスは周波数に大きく依存する力 高速に伝搬する信 号に周波数依存性の反射減衰及び挿入損失が生じることは明らかである。表面イン ピーダンスを 0にする近似式を満足する垂直信号経路を形成すれば、周波数依存性 カ ぐ広周波数帯域で反射減衰及び漏れ損失が低い多層 PCB用垂直信号経路 を形成できること〖こなる。
[0099] 表面インピーダンスを 0にする近似式を満足することに基づいて、クリアランスホー ルの外側領域の断面形態を、外部導電領域中の接地バイァの配置に対応するよう に画定することができる。この方法によれば、外部導電領域中で接地バイァを正方形 に配置すると、正方形断面のクリアランスホールが得られ、接地バイァを円形に配置 すると、円形断面のクリアランスホールが得られ、接地バイァを楕円形に配置すると、 楕円形断面のクリアランスホールが得られる。即ち、接地バイァのところまでクリアラン スホールを広げることで、特性低下の原因である表面インピーダンスを 0に近づけるこ とがでさる。
[0100] 垂直信号経路中のクリアランスホールの断面寸法の決定は、表面インピーダンスを 0にする近似式を満足することと、外部導電領域を形成する際に接地バイァと接地プ レートとの接続を確実にすることに基づ 、て 、る。
[0101] 上記のように周波数依存性がなぐ広周波数帯域で反射減衰及び漏れ損失が低い 多層 PCB用垂直信号経路を形成し、垂直信号経路のより高度な電気的特性を実現 できる。
[0102] (第 4の実施形態）
多層 PCB中の垂直信号経路は、 PCB中のマイクロストリップ線路、ストリップ線路、 コプレーナ導波路、スロット線路などの、種々の平面伝送線路と結合させることができ
、同軸ケーブル、ボンディングワイヤ、大規模集積回路 (LSI)チップパッケージから のピン、その他にもさらに結合させることができる。
[0103] 1例として、 12層の導体層を有する PCB中のストリップ線路に本発明の垂直信号経 路を接続する例を、図 8Aおよび図 8Bに示す。 [0104] 図 8Bは垂直信号経路の縦断面図（図 8Aの点線 6B方向）であり、絶縁素材によつ て分離される PCB導体層の配置は以下のようになつている。接地平面は第 2、第 4、 第 6、第 7、第 9、および第 11層である。電源平面は第 5層である。信号平面は第 1、 第 3、第 8、第 10および第 12層である。単一の信号バイァ 601はクリアランスホール 6 03によって PCBの導体力 分離される。
[0105] 図 8Aは垂直信号経路の第 5層の電源平面の横断面図に第 10層の信号平面のス トリップ線路 610の横断面図を重ね合わせた図である。両図において、この垂直信号 経路は、信号バイァ 601と、信号バイァ 601の周囲の複数の接地ノィァ 602の集合 と、接地バイァ 602に接続された、導体層からなる接地プレート 608と、順番に接地 ノィァと接続する閉じた接地ストリップ線路 605と、前記接地ストリップ線路と PCB電 源層 609の間の絶^ロット 606により形成される。接地バイァ 602の数は 7本である 。なお、ここでは、接地バイァ 602の数は 7本とした力 適宜選択可能である。ストリツ プ線路 610は、例として、第 10層の導体層において垂直信号経路に接続される。垂 直信号経路のクリアランスホール 603は、垂直信号経路の正方形の接地バイァ配置 に対応して正方形の断面形状をしており、信号バイァ 601と接地バイァ 602の間に 配置された導体プレートの効果を減少させて、そのような垂直信号経路のより高い電 気的特性を与えることができる。
[0106] (第 5の実施形態）
多層 PCB構造中の相互接続回路を、垂直信号経路を用いて構成する他の例を、 図 9Aおよび図 9Bに示す。この垂直信号経路も図 8Aおよび図 8Bと同じ構成の 12層 の導体層を有する PCB中に埋め込まれて 、る。
[0107] 図 9Bは垂直信号経路の縦断面図（図 9Aの点線 7B方向）である。
[0108] 図 9Aは垂直信号経路の第 5層の電源平面の横断面図に第 1層の信号平面のスト リップ線路 711の横断面図と第 10層の信号平面のストリップ線路 710の横断面 (透過 )図を重ね合わせた図である。
[0109] この構造では、垂直信号経路によって、 PCBの最上層に配置されたマイクロストリツ プ線路 711が PCB第 10層の導体層に置かれたストリップ線路 710に接続される。こ の垂直信号経路は、信号バイァ 701と、信号バイァ 701の周囲の接地バイァ 702の 集合と、接地バイァ 702に接続された、導体層力もなる接地プレート 708と、順番に 接地バイァと接続する閉じた接地ストリップ線路 705と、前記接地ストリップ線路と PC B電源層 709の間の絶縁スロット 706により形成される。接地バイァ 702の数は 6本で ある。なお、ここでは、接地バイァ 702の数は 6本とした力 適宜選択可能である。垂 直信号経路のクリアランスホール 703は長方形の形状をしており、ここで考えている 相互接続に高 、電気的特性を持たせて 、る。
[0110] (第 6の実施形態）
12層の導体層 PCBの第 3および第 10導体層に配置された 2つのストリップ線路 81 1、 810を接続する垂直信号経路を、図 10Aおよび図 10Bに示す。この垂直信号経 路も図 8Aおよび図 8Bと同じ構成の 12層の導体層を有する PCB中に埋め込まれて いる。
[0111] 図 10Bは垂直信号経路の縦断面図（図 10Aの点線 8B方向）である。
[0112] 図 10Aは垂直信号経路の第 5層の電源平面の横断面図に第 3層の信号平面のス トリップ線路 811の横断面図と第 10層の信号平面のストリップ線路 810の横断面図を 重ね合わせた図である。
[0113] この垂直信号経路は、信号バイァ 801と、信号バイァ 801の周囲の接地バイァ 802 の集合と、接地バイァ 802に接続された、導体層からなる接地プレート 808と、順番 に接地バイァと接続する閉じた接地ストリップ線路 805と、前記接地ストリップ線路と P CB電源層 809の間の絶縁スロット 806により形成される。接地バイァ 802の数は 10 本である。なお、ここでは、接地バイァ 802の数は 10本とした力 適宜選択可能であ る。この垂直信号経路のクリアランスホール 803は円形の接地バイァ配置に対応して 円形の形状となっており、所定の周波数帯域において反射減衰量を最小にできる構 造となっている。
[0114] (第 7の実施形態）
信号バイァ 901の周囲に接地バイァ 902を任意の形状に配置した垂直信号経路の 例を図 11Aおよび図 11Bに示す。この垂直信号経路は、多層 PCBの 1例としての、 8 層の導体層を有する PCB中に埋め込まれて ヽる。
[0115] 図 11Bは垂直信号経路の縦断面図（図 11Aの点線 9B方向）であり、絶縁素材によ つて分離される PCB導体層の配置は以下のようになつている。接地平面は第 2、第 4 、第 6および第 7層である。電源平面は第 5層である。信号平面は第 1、第 3および第 8層である。単一の信号バイァ 901はクリアランスホール 903によって PCBの導体か ら分離される。
[0116] 図 11Aは垂直信号経路の第 5層の電源平面の横断面図である。接地バイァ 902の 数は 10本である。なお、ここでは、接地バイァ 902の数は 10本とした力 適宜選択可 能である。この垂直信号経路のクリアランスホール 903は面取り楕円の接地バイァ配 置に対応して面取り楕円の形状となっている。接地バイァの配置の形状は垂直信号 経路の特性インピーダンスに影響を与える重要な要因である。垂直信号経路の信号 ノィァの周りの接地ノィァの配置を選ぶことにより、必要な特性インピーダンスを定義 できる。本実施形態のクリアランスホール 903は、接地バイァ 902のこの配置に対応 するように定義でき、ここで考えて 、る垂直信号経路の反射減衰量をより少なくできる 。このようなタイプの接地バイァの配置は、あら力じめ定義された隣接する接地バイァ 間の距離を増加することにより、信号バイァを多層 PCBの導体層に配置された平面 伝送線に連結することを可能にする。
[0117] このように、信号バイァの周囲の接地バイァ 902とこの接地バイァ配置に対応したク リアランスホール 903の配置により、多層 PCBにおける垂直信号経路の特性インピー ダンスを制御して、垂直信号経路の特性インピーダンスを他の相互接続回路と整合 させることが可能となる。この多層 PCBにおける垂直信号経路の絶縁性は、接地平 面に接続された接地バイァ 902と、絶&^ロット 906によって電源層 909から分離さ れた、電源層 909における閉じた接地ストリップ線路 905によって実現される。
[0118] ここで考えている 8層の導体層 PCBに埋め込まれた垂直信号経路の遮蔽特性は、 信号バイァ 901の周囲の複数の接地バイァ 902の集合と、接地バイァ 902に接続さ れた、導体層力もなる接地プレート 908と、接地バイァ 902と接続する閉じた接地スト リップ線路 905と、前記接地ストリップ線路と PCB電源層 909の間の絶 ロット 906 によつ 疋 る。
[0119] (第 8の実施形態）
図 12Aおよび図 12Bに、多層 PCBにおける垂直信号経路の、他の種類の 1つを示 す。この垂直信号経路も図 8Aおよび図 8Bと同じ構成の 12層の導体層を有する PC B中に埋め込まれている。
[0120] 図 12Bは垂直信号経路の縦断面図（図 12Aの点線 10B方向）である。
[0121] 図 12Aは垂直信号経路の第 5層の電源平面の横断面図である。この例で、垂直信 号経路は、信号バイァ 1001と、信号バイァ 1001の周囲の接地バイァ 1002の集合と 、接地バイァ 1002に接続された、導体層 1008からの接地プレートと、順番に接地バ ィァと接続する閉じた接地ストリップ線路 1005と、前記接地ストリップ線路と PCB電源 層 1009の間の絶縁スロット 1006により形成される。接地バイァ 1002の数は 8本であ る。なお、ここでは、接地バイァ 1002の数は 8本とした力 適宜選択可能である。この 垂直信号経路の特徴は、クリアランスホール 1003に使用する絶縁素材の構成パラメ ータである比誘電率と比透磁率力 PCBの導電層を絶縁する素材の構成パラメータ と異なることである。ここで考えている例において、 PCB絶縁素材の比誘電率は ε であるのに対し、クリアランスホール 1003を充填する素材の比誘電率は ε である。ク
2 リアランスホールにそのような別の素材を使用することで、垂直信号経路の寸法を圧 縮することが可能となる力 それはこの場合、クリアランスホールの素材を適切に選択 することで特性インピーダンスの制御が可能になるためである。
[0122] 例えば、 PCBが、比誘電率が約 4. 5に等しく誘電正接が約 0. 024に等しい FR— 4で満たされているならば、比誘電率が約 2. 1に等しく誘電正接が約 0. 0005に等し V、テフロン (登録商標）を用いてクリアランスホールを満たすことにより、 FR—4の素材 のみで満たされている垂直信号経路よりもコンパクトな横方向の寸法である垂直信号 経路を設計できる。このことは、低損失伝送線構造の特性インピーダンスの周知の式 を用いて説明できる。
[0123] [数 1]
Figure imgf000025_0001
ここで、 Lは分布インダクタンスであり、 Cは分布キャパシタンスである。
この式によれば、より低い比誘電率の素材を用いてキャパシタンスを減少することに より、 PCBと垂直信号経路を均一に満たす場合と比較して、同じ特性インピーダンス を供給するのに信号バイァと接地バイァの距離を短くできる。
[0125] (第 9の実施形態）
図 13A及び図 13Bに、ある種類の垂直信号経路を示す。この垂直信号経路も図 8
Aおよび図 8Bと同じ構成の 12層の導体層を有する PCB中に埋め込まれている。
[0126] 図 13Bは垂直信号経路の縦断面図（図 13Aの点線 11B方向）である。
[0127] 図 13Aは垂直信号経路の第 5層の電源平面の横断面図に第 10層の信号平面の ストリップ線路 1110の横断面図を重ね合わせた図である。接地バイァ 1102の数は 7 本である。なお、ここでは、接地バイァ 1102の数は 7本とした力 適宜選択可能であ る。
[0128] この垂直信号経路は、信号バイァ 1101と、信号バイァ 1101の周囲の複数の接地 ノィァ 1102の集合と、順番に接地バイァと接続する閉じた接地ストリップ線路 1105 と、前記接地ストリップ線路と電源層 1109および接地層 1108の双方の間の絶縁ス ロット 1106と、ストリップ線路 1110の一部を構成する、導体層からなる接地プレート によって構成される。閉じた接地ストリップ線路 1105と絶 ロット 1106は、ストリツ プ線路 1110を構成する接地層（ここで考えて 、る例では第 9層と第 11層）を除くす ベての接地層にお!/、て構成される。
[0129] (第 10の実施形態）
図 14A及び図 14Bに、ある種類の垂直信号経路を示す。この垂直信号経路も図 8 Aおよび図 8Bと同じ構成の 12層の導体層を有する PCB中に埋め込まれている。
[0130] 図 14Bは垂直信号経路の縦断面図（図 14Aの点線 12B方向）である。
[0131] 図 14Aは垂直信号経路の第 5層の電源平面の横断面図に第 10層の信号平面の ストリップ線路 1210の横断面図を重ね合わせた図である。この垂直信号経路は、信 号バイァ 1201と、信号バイァ 1201の周囲の接地バイァ 1202の集合と、順番に接地 ノィァと接続する閉じた接地ストリップ線路 1205と、前記接地ストリップ線路と電源層 1209、接地層 1208および信号層 1207の間の絶 ロット 1206と、ストリップ線路 1 210の一部を構成する、導体層からなる接地プレートによって構成される。接地バイ ァ 1202の数は 7本である。なお、ここでは、接地バイァ 1202の数は 7本とした力 適 宜選択可能である。閉じたストリップ線路と絶&^ロットは、ストリップ線路 1210を構成 する層（ここで考えている例では第 9層、第 10層および第 11層）を除くすべての導体 層において構成される。
[0132] (第 11の実施形態）
図 15Aおよび図 15Bに信号バイァの数が 1でな 、場合も垂直信号経路を形成でき る例を示す。
[0133] 図 15Bは垂直信号経路の縦断面図（図 15Aの点線 13B方向）であり、絶縁素材に よって分離される PCB導体層の配置は以下のようになつている。接地平面は第 2、第 4、第 5、第 7、第 9、および第 11層である。電源平面は第 6層である。信号平面は第 1 、第 3、第 8、第 10および第 12層である。対になった 2つの信号バイァ 1301はクリア ランスホール 1303によって PCBの導体から分離される。
[0134] 図 15Aは垂直信号経路の第 6層の電源平面の横断面図である。
[0135] この垂直信号経路は、対になった 2つの信号バイァ 1301と、信号バイァ 1301の周 囲の接地バイァ 1302の集合と、接地バイァ 1302に接続された、導体層からなる接 地プレート 1308と、順番に接地バイァと接続する閉じた接地ストリップ線路 1305と、 前記接地ストリップ線路と PCB電源層 1309の間の絶^ロット 1306により形成され る。接地バイァ 1302の数は 8本である。なお、ここでは、接地バイァ 1302の数は 8本 としたが、適宜選択可能である。垂直信号経路のクリアランスホール 1303は、信号バ ィァ 1301を垂直信号経路の接地プレートから分離する。
[0136] 対になった 2つの信号バイァにより垂直信号経路を形成する最も重要な理由の 1つ は、対になった 2つの信号バイァが差分相互配線回路において差分信号を送るのに 用いることができることである。シングルエンドの信号と比較するならば、差分信号が 全く異なる電磁動作を実証することは周知である。特に、差分信号は接地システムか らのノイズを著しく除くことができ、放射放出を減少できる。
[0137] (第 12の実施形態）
図 16Aおよび図 16Bも信号バイァの数が 1でない場合に垂直信号経路を形成でき る例を示す。
[0138] この垂直信号経路も図 15Aおよび図 15Bと同じ構成の 12層の導体層を有する PC B中に埋め込まれている。 [0139] 図 16Bは垂直信号経路の縦断面図（図 16Aの点線 14B方向）である。
[0140] 図 16Aは垂直信号経路の第 6層の電源平面の横断面図である。
[0141] この垂直信号経路もまた、対になった 2つの信号バイァ 1401と、信号バイァ 1401 の周囲の接地バイァ 1402の集合と、接地バイァ 1402に接続された、導体層 1408 力もなる接地プレート 1408と、順番に接地バイァと接続する閉じた接地ストリップ線 路 1405と、前記接地ストリップ線路と PCB電源層 1409の間の絶^ロット 1406によ り形成される。接地バイァ 1402の数は 8本である。なお、ここでは、接地バイァ 1402 の数は 8本とした力 適宜選択可能である。しかしながら、この垂直信号経路における クリアランスホール 1403は、楕円形の接地バイァ配置に対応して楕円形の断面形状 となっている。このことによって例示の垂直信号経路の反射減衰量を最小にできる。 最小の反射減衰量を与える楕円形クリアランスホールの寸法は、 3次元全波電磁界 ソルバあるいは最適化手法を用いることにより、実例に適用することによって定めるこ とがでさる。
[0142] (第 13の実施形態）
図 17も信号バイァの数が 1でない場合に垂直信号経路を形成できる例を示す。
[0143] 図 17は垂直信号経路の電源平面の横断面図である。
[0144] 信号バイァ対の周囲の接地バイァの配置とクリアランスホールの形状および寸法を 用いて、高絶縁垂直信号経路の特性インピーダンスを制御することができ、また広い 周波数帯域においてこの信号経路が働くようにできる。図 17に、 1例として、信号バイ ァ対 1501の周囲に長方形に配置した接地バイァ 1502と、この配置に対応する長方 形のクリアランスホール 1503を示す。この垂直信号経路もまた、接地バイァ 1502に 接続された多層の PCB導体層からなる接地プレートと、順番に接地バイァと接続す る、閉じたストリップ線路 1505と、前記閉じたストリップ線路と PCB電源層の間の絶縁 スロット 1506により形成される。接地バイァ 1502の数は 10本である。なお、ここでは 、接地ノィァ 1502の数は 10本とした力 適宜選択可能である。
[0145] (第 14の実施形態）
図 18Aおよび図 18Bも信号バイァの数が 1でない場合に垂直信号経路を形成でき る例を示す。 [0146] この垂直信号経路も図 15Aおよび図 15Bと同じ構成の 12層の導体層を有する PC B中に埋め込まれている。
[0147] 図 18Bは垂直信号経路の縦断面図（図 18 Aの点線 16B方向）である。
[0148] 図 18Aは垂直信号経路の第 6層の電源平面の横断面図にストリップ線路対 1610 とマイクロストリップ線路対 1611の横断面図を重ね合わせた図である。
[0149] 図 18Aおよび図 18Bに、 1例として、ストリップ線路対 1610とマイクロストリップ線路 対 1611を接続する垂直信号経路を示す。
[0150] この垂直信号経路は、対になった 2つの信号バイァ 1601と、信号バイァ対 1601の 周囲の接地バイァ 1602の集合と、接地バイァ 1602に接続された導体層からなる接 地プレート 1608と、接地バイァに順番に接続する閉じた接地ストリップ線路 1605と、 前記接地ストリップ線路と PCB電源層 1609の間の絶^ロット 1606により形成され る。接地バイァ 1602の数は 10本である。なお、ここでは、接地バイァ 1602の数は 10 本とした力 適宜選択可能である。垂直信号経路のクリアランスホール 1603は、この 高絶縁垂直信号経路において高度な電気的特性を実現するため、矩形の面取りを 行って 、る長方形の接地バイァ配置に対応して矩形の面取りを行って 、る長方形の 断面形状を有している。
[0151] 上述した垂直信号経路の各例は、多層 PCB技術に適用されるものである。しかしな がら、これらの垂直信号経路が、電源導体層と接地導体層を有する如何なる多層構 造にも使用できるということは十分理解されよう。
[0152] (第 15の実施形態）
1例として、図 19Aに、チップ 1720の 1つのピンに接続される多層パッケージ 1721 における、垂直信号経路の縦断面図を示す。同図で、多層パッケージの導体層の配 置は以下のようになつている。接地平面は第 2層と第 4層である。電源平面は第 3層 である。また、図 19Bに、第 3の導体層における垂直信号経路の横断面図（図 19Aの 点線 17B方向）を示す。
[0153] この垂直信号経路は、信号バイァ 1701と、信号バイァ 1701の周囲の正方形配置
(垂直信号経路の接地バイァの一例として）の接地バイァ 1702の集合と、接地バイァ 1702に接続された導体層からなる接地プレート 1708と、接地バイァに順番に接続 する閉じた接地ストリップ線路 1705と、前記接地ストリップ線路と多層パッケージの電 源層 1709の間の絶^ロット 1706により形成される。接地バイァ 1702の数は 8本 である。なお、ここでは、接地バイァ 1702の数は 8本とした力 適宜選択可能である。 クリアランスホール 1703は、垂直信号経路の信号部分と接地部分を分離する。この 垂直信号経路では、図 12Bで説明したのと同様に、クリアランスホール 1703に使用 する絶縁素材の構成パラメータである比誘電率と比透磁率が、多層パッケージの導 体層を絶縁する素材の構成パラメータと異ならせて 、る。
[0154] (第 16の実施形態）
他の例として、図 20Aに、チップ 1820の 1つのピンに接続される多層パッケージ 18 21における縦断面図を示す。同図で、多層パッケージの導体層の配置は図 16Aと 同様である。図 20Bに、第 3の導体層における垂直信号経路の横断面図（図 20Aの 点線 18B方向）を示す。この考慮されているケースの垂直信号経路は、信号バイァ 1 801と、信号バイァ 1801の周囲の円形配置 (垂直信号経路の接地バイァの他の例） の接地バイァ 1802の集合と、接地バイァ 1802に接続された第 2の導体層からなる 接地プレート 1808と、接地バイァに順番に接続する第 3の導体層における閉じた接 地ストリップ線路 1805と、前記接地ストリップ線路と電源層 1809の間の絶&^ロット 1 806と、第 4の導体層に配置され、この導体層で絶^ロット 1806により接地プレート 力も分離される閉じた接地ストリップ線路 1805とにより形成される。接地ノィァ 1802 の数は 8本である。なお、ここでは、接地バイァ 1802の数は 8本とした力 適宜選択 可能である。クリアランスホール 1803は、垂直信号経路の信号部分と接地部分を分 離する。
[0155] (第 17の実施形態）
図 21Aに、チップ 1920の 1つのピンに接続される多層パッケージ 1921における、 垂直信号経路の縦断面図を示す。同図で、 7層の導体層パッケージの導体層の配 置は以下のようになつている。接地平面は第 2層、第 4層及び第 6層である。電源平 面は第 3層である。信号平面は第 5層である。また、図 21Bに、第 3の導体層における 垂直信号経路の横断面図（図 21Aの点線 19B方向）を示す。このケースの垂直信号 経路は、信号バイァ 1901と、信号バイァ 1901の周囲の正方形配置 (垂直信号経路 の接地バイァの他の例）の接地バイァ 1902の集合と、接地バイァ 1902に接続され た第 2の導体層からなる接地プレート 1908と、接地ノィァに順番に接続する第 3の 導体層における閉じた接地ストリップ線路 1905と、前記接地ストリップ線路と電源層 1 909の間の絶縁スロット 1906と、第 4と第 6の接地層及び第 5の信号導体層に配置さ れ、この導体層で絶 ロット 1906により他の導体層カゝら分離される閉じた接地スト リップ線路 1905とにより形成される。接地バイァ 1902の数は 8本である。なお、ここ では、接地バイァ 1902の数は 8本とした力 適宜選択可能である。クリアランスホー ル 1903は、垂直信号経路の信号部分と接地部分を分離するのに役立つ。
[0156] 多層 PCBでの使用が提案された高絶縁垂直信号経路の設計方法及び構造は、多 層構造をパッケージに応用した多層ノ¾ /ケージングに直接適用可能であることに、留 意すべきである。例えば、図 6〜18で示された多層 PCBにおける垂直信号経路の構 造は、多層パッケージングにも使用可能である。
[0157] 更に、提案された高絶縁垂直信号経路は、信号層、接地層及び電源層から構成さ れるいかなる多層基板技術に対しても、形成可能であることは、明らかである。
[0158] 絶 ロットが形成されている導体層として、主たる対象を電源層として記載したが 、信号層あるいは接地層に絶^ロットを設けても良 ヽ。
[0159] また、図 13Aおよび図 13Bの第 9の実施形態のように、電源層と接地層に絶縁スロ ットを設けたり、図 14Aおよび図 14Bの第 10の実施形態のように、電源層と接地層と 信号層とに絶^ロットを設けたりできるように、電源層、信号層、接地層を各々組み 合わせて絶&^ロットを設けることができる。

Claims

請求の範囲
[1] 少なくとも 1つ以上の信号バイァと、
該信号バイァの周囲に設けられた複数の接地バイァとを有する垂直信号経路であ つて、
複数の導体層と、該導体層間の複数の絶縁層と、を有し、
少なくとも 1つの導体層が、前記垂直信号経路の外周に、前記垂直信号経路と一 定の間隔を有して形成される、垂直信号経路。
[2] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、電源層である、請求項 1に記載の垂直信号経路。
[3] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、接地層である、請求項 1に記載の垂直信号経路。
[4] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、信号層である、請求項 1に記載の垂直信号経路。
[5] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 2つの導体層が、電源層及び接地層である、請求項 1に記載の垂直信号 経路。
[6] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 2つの導体層が、電源層及び信号層である、請求項 1に記載の垂直信号 経路。
[7] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 2つの導体層が、接地層及び信号層である、請求項 1に記載の垂直信号 経路。
[8] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 3つの導体層が、電源層及び接地層及び信号層である、請求項 1に記載 の垂直信号経路。
[9] 電源層又は接地層又は信号層にお 、て前記複数の接地バイァと接続する閉じた ストリップ線路を更に有する、請求項 1から請求項 8のいずれか 1項に記載の垂直信 号経路。
[10] 前記信号バイァと前記複数の接地バイァとを分離するクリアランスホールを更に有 し、
前記クリアランスホールは、 PCB絶縁素材の構成パラメータとは異なる構成パラメ一 タである比誘電率と比透磁率を有する絶縁素材で充填されて!ゝる、請求項 1から請 求項 9の ヽずれか 1項に記載の垂直信号経路。
[11] 少なくとも 1つ以上の信号バイァと、
該信号バイァの周囲に設けられた複数の接地バイァとを含む垂直信号経路を有す るプリント基板であって、
複数の導体層と、該導体層間の複数の絶縁層と、を有し、
少なくとも 1つの導体層が、前記垂直信号経路の外周に、前記垂直信号経路と一定 の間隔を有して形成されるプリント基板。
[12] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、電源層である、請求項 11に記載のプリント基板。
[13] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、接地層である、請求項 11に記載のプリント基板。
[14] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、信号層である、請求項 11に記載のプリント基板。
[15] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 2つの導体層が、電源層及び接地層である、請求項 11に記載のプリント 基板。
[16] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 2つの導体層が、電源層及び信号層である、請求項 11に記載のプリント 基板。
[17] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 2つの導体層が、接地層及び信号層である、請求項 11に記載のプリント 基板。
[18] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 3つの導体層が、電源層及び接地層及び信号層である、請求項 11に記 載のプリント基板。
[19] 電源層又は接地層又は信号層において前記複数の接地バイァと接続する閉じた ストリップ線路を更に有する、請求項 11から請求項 18のいずれ力 1項に記載のプリン 卜基板。
[20] 前記信号バイァと前記複数の接地バイァとを分離するクリアランスホールを更に有 し、
前記クリアランスホールは、 PCB絶縁素材の構成パラメータとは異なる構成パラメ一 タである比誘電率と比透磁率を有する絶縁素材で充填されて!ゝる、請求項 11から請 求項 19のいずれ力 1項に記載のプリント基板。
[21] 少なくとも 1つ以上の信号バイァと、
該信号バイァの周囲に設けられた複数の接地バイァとを含む垂直信号経路であり 複数の導体層と、該導体層間の複数の絶縁層と、を有し、
少なくとも 1つの導体層が、前記垂直信号経路の外周に、前記垂直信号経路と一 定の間隔を有して形成されるプリント基板と、
該プリント基板の信号バイァに信号端子が接続され、前記プリント基板の前記接地 バイァに接地端子が接続された半導体素子と
を有する半導体パッケージ。
[22] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、電源層である、請求項 21に記載の半導体パッケージ。
[23] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、接地層である、請求項 21に記載の半導体パッケージ。
[24] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 1つの導体層が、信号層である、請求項 21に記載の半導体パッケージ。
[25] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される
、少なくとも 2つの導体層が、電源層及び接地層である、請求項 21に記載の半導体 ノ ッケ^ ~"シ。
[26] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 2つの導体層が、電源層及び信号層である、請求項 21に記載の半導体 ノ ッケ^ ~"シ。
[27] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 2つの導体層が、接地層及び信号層である、請求項 21に記載の半導体 ノ ッケ^ ~"シ。
[28] 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される 、少なくとも 3つの導体層が、電源層及び接地層及び信号層である、請求項 21に記 載の半導体パッケージ。
[29] 電源層又は接地層又は信号層にお!、て前記複数の接地バイァと接続する閉じた ストリップ線路を更に有する、請求項 21から請求項 28のいずれ力 1項に記載の半導 体ノ ッケージ。
[30] 前記信号バイァと前記複数の接地バイァとを分離するクリアランスホールを更に有 し、
前記クリアランスホールは、 PCB絶縁素材の構成パラメータとは異なる構成パラメ一 タである比誘電率と比透磁率を有する絶縁素材で充填されて!ゝる、請求項 21から請 求項 29のいずれ力 1項に記載の半導体パッケージ。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008047852A1 (en) * 2006-10-13 2008-04-24 Nec Corporation Multilayer substrate
WO2009050851A1 (ja) * 2007-10-19 2009-04-23 Advantest Corporation 回路基板および電子デバイス
WO2009081504A1 (en) * 2007-12-25 2009-07-02 Nec Corporation Differential-common mode resonant filters
WO2009144829A1 (en) * 2008-05-26 2009-12-03 Nec Corporation Multilayer substrate
WO2010115157A3 (en) * 2009-04-02 2011-01-27 Qualcomm Incorporated Spacer-connector and circuit board assembly
JP4903271B2 (ja) * 2007-11-16 2012-03-28 株式会社日立メディコ 超音波撮像システム
WO2013084479A1 (ja) * 2011-12-05 2013-06-13 パナソニック株式会社 無線モジュール
WO2013084496A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 無線モジュール
WO2014115578A1 (ja) * 2013-01-24 2014-07-31 日本電気株式会社 プリント配線基板、電子機器及び配線接続方法
WO2015005029A1 (ja) * 2013-07-11 2015-01-15 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
JPWO2015045309A1 (ja) * 2013-09-24 2017-03-09 日本電気株式会社 プリント基板及びプリント基板への実装方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009008741A1 (en) * 2007-07-09 2009-01-15 Power Concepts Nz Limited Layered structure connection and assembly
CN101907909A (zh) * 2009-06-05 2010-12-08 鸿富锦精密工业（深圳）有限公司 具有固定孔的主板
US8198547B2 (en) 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
WO2011048763A1 (ja) * 2009-10-20 2011-04-28 日本電気株式会社 配線基板設計支援装置、配線基板設計方法、プログラム、及び配線基板
CN102201607A (zh) * 2010-03-25 2011-09-28 周建明 基于ltcc技术的微带-带状线转换
US8729405B2 (en) * 2010-03-31 2014-05-20 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2011217278A (ja) * 2010-04-01 2011-10-27 Sumitomo Electric Ind Ltd 信号伝送路
JP2011248768A (ja) 2010-05-28 2011-12-08 Sony Corp 情報処理装置、情報処理システム及びプログラム
TWI413462B (zh) * 2010-08-27 2013-10-21 Univ Nat Taiwan 鑲嵌式多層電路板及雜訊抑制方法
TWI402007B (zh) * 2010-11-29 2013-07-11 Hon Hai Prec Ind Co Ltd 印刷電路板
US9159625B1 (en) * 2011-01-27 2015-10-13 Amkor Technology, Inc. Semiconductor device
TWI441571B (zh) * 2011-06-10 2014-06-11 Hon Hai Prec Ind Co Ltd 電容效能優化法及應用該電容效能優化法設計的電路板
US20130341078A1 (en) 2012-06-20 2013-12-26 Keith Bryan Hardin Z-directed printed circuit board components having a removable end portion and methods therefor
US8943684B2 (en) 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
US9204533B2 (en) * 2011-10-31 2015-12-01 Samsung Electro-Mechanics Co., Ltd. Asymmetrical multilayer substrate, RF module, and method for manufacturing asymmetrical multilayer substrate
TWI449475B (zh) * 2012-01-09 2014-08-11 Novatek Microelectronics Corp 電路板
US9439289B2 (en) * 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9013891B2 (en) * 2012-03-09 2015-04-21 Finisar Corporation 3-D integrated package
US8822840B2 (en) * 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for controlling transmission line impedance
US8866024B1 (en) * 2012-06-22 2014-10-21 Altera Corporation Transceiver power distribution network
CN102892249B (zh) * 2012-08-27 2016-04-20 广东欧珀移动通信有限公司 Pcb板单点接地处理方法
US9245835B1 (en) * 2013-07-31 2016-01-26 Altera Corporation Integrated circuit package with reduced pad capacitance
US9560741B2 (en) 2013-10-10 2017-01-31 Curtiss-Wright Controls, Inc. Circuit board via configurations for high frequency signaling
CN104582239A (zh) * 2013-10-24 2015-04-29 鸿富锦精密工业(武汉)有限公司 印刷电路板
CN104853520A (zh) * 2014-02-18 2015-08-19 鸿富锦精密工业(武汉)有限公司 印刷电路板
TWI605736B (zh) * 2014-03-20 2017-11-11 Loss-resistance structure of a high-frequency signal connection pad of a plug-in assembly
US9468103B2 (en) 2014-10-08 2016-10-11 Raytheon Company Interconnect transition apparatus
US9660333B2 (en) 2014-12-22 2017-05-23 Raytheon Company Radiator, solderless interconnect thereof and grounding element thereof
JP6451943B2 (ja) * 2015-02-23 2019-01-16 パナソニックＩｐマネジメント株式会社 高周波モジュール
US9775243B2 (en) * 2015-04-19 2017-09-26 Mellanox Technologies, Ltd. Module compliance boards for quad small form-factor pluggable (QSFP) devices
US9769926B2 (en) * 2015-04-23 2017-09-19 Dell Products L.P. Breakout via system
CN105072800B (zh) * 2015-06-25 2016-04-06 北京中微普业科技有限公司 一种pcb板不同层面实现微波同轴传输的pcb板结构
CN105188266A (zh) * 2015-08-27 2015-12-23 浪潮电子信息产业股份有限公司 一种dual模式高速信号线立体布线的方法
US9780458B2 (en) 2015-10-13 2017-10-03 Raytheon Company Methods and apparatus for antenna having dual polarized radiating elements with enhanced heat dissipation
US20170187419A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Shielded bundle interconnect
US10748843B2 (en) * 2016-11-18 2020-08-18 Advanced Semiconductor Engineering, Inc. Semiconductor substrate including embedded component and method of manufacturing the same
US10581177B2 (en) 2016-12-15 2020-03-03 Raytheon Company High frequency polymer on metal radiator
US11088467B2 (en) 2016-12-15 2021-08-10 Raytheon Company Printed wiring board with radiator and feed circuit
US10541461B2 (en) 2016-12-16 2020-01-21 Ratheon Company Tile for an active electronically scanned array (AESA)
CN108732690A (zh) * 2017-04-18 2018-11-02 苏州旭创科技有限公司 同轴封装结构及光传输组件
US10276282B2 (en) * 2017-07-28 2019-04-30 Raytheon Company Coaxial transmission line structure
US10361485B2 (en) 2017-08-04 2019-07-23 Raytheon Company Tripole current loop radiating element with integrated circularly polarized feed
JP6810001B2 (ja) * 2017-08-24 2021-01-06 株式会社Ｓｏｋｅｎ 高周波伝送線路
US10524351B2 (en) * 2018-01-02 2019-12-31 Qualcomm Incorporated Printed circuit board (PCB) with stubs coupled to electromagnetic absorbing material
JP7084245B2 (ja) * 2018-08-02 2022-06-14 日本ルメンタム株式会社 プリント回路基板、光モジュール、及び光伝送装置
JP7066772B2 (ja) * 2020-03-26 2022-05-13 株式会社日立製作所 信号伝送回路およびプリント基板
CN111640682B (zh) * 2020-05-31 2022-07-08 西南电子技术研究所（中国电子科技集团公司第十研究所） 分离器件金丝键合过渡结构
CN112020214B (zh) * 2020-09-01 2022-07-19 北京子兆信息技术有限公司 多层高频pcb板及其信号过孔优化方法
CN112186347B (zh) * 2020-09-22 2023-01-31 北京子兆信息技术有限公司 应用于毫米波安检成像的带状线馈电喇叭天线
US11212910B1 (en) * 2020-12-03 2021-12-28 Wanshih Electronic Co., Ltd. High frequency signal cross-layer transmission structure in multi-layer printed circuit board
EP4247128A1 (en) * 2022-03-14 2023-09-20 TTM Technologies, Inc. Shielded signal vias in printed circuit boards for high frequency and broadband signals
CN114945240A (zh) * 2022-05-23 2022-08-26 维沃移动通信有限公司 转接板、电路板和电子设备
US20240074054A1 (en) * 2022-08-25 2024-02-29 The Phoenix Company Of Chicago, Inc. Impedance matched via connections in a printed circuit board
CN115186621B (zh) * 2022-09-07 2023-01-06 材料科学姑苏实验室 一种超导量子电路的通孔结构的设计方法及结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685099A (ja) * 1992-09-01 1994-03-25 Shinko Electric Ind Co Ltd 高周波用回路基板の信号回路
JP2000236045A (ja) * 1999-02-16 2000-08-29 Mitsubishi Electric Corp 高周波パッケージ
JP2001144511A (ja) * 1999-11-17 2001-05-25 Mitsubishi Electric Corp 平面型導波路の接続用変換器
JP2002009193A (ja) * 2000-04-18 2002-01-11 Matsushita Electric Ind Co Ltd 半導体装置
JP2004120659A (ja) * 2002-09-30 2004-04-15 Kyocera Corp 高周波信号伝送用積層構造およびそれを用いた高周波半導体パッケージ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3014503B2 (ja) * 1991-08-05 2000-02-28 日本特殊陶業株式会社 集積回路用パッケージ
JP4195731B2 (ja) 1996-07-25 2008-12-10 富士通株式会社 多層プリント板及びこれを利用した高周波回路装置
JP3668596B2 (ja) 1997-08-07 2005-07-06 株式会社日立製作所 実装基板とそれを用いた電子装置
US6125042A (en) * 1998-04-10 2000-09-26 Lucent Technologies, Inc. Ball grid array semiconductor package having improved EMI characteristics
JP2000183582A (ja) 1998-12-14 2000-06-30 Hitachi Ltd 高速回路実装構造体
JP2000216510A (ja) 1999-01-25 2000-08-04 Nec Corp プリント配線板及びその製造方法並びにプリント配線板におけるコネクタインダクタンス要因の波形歪み低減法
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
JP3654095B2 (ja) 1999-11-05 2005-06-02 三菱電機株式会社 高周波プリント配線板及びその製造方法
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
US6670559B2 (en) * 2000-12-13 2003-12-30 International Business Machines Corp. Electromagnetic shield for printed circuit boards
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
US6714308B2 (en) 2001-09-04 2004-03-30 Zygo Corporation Rapid in-situ mastering of an aspheric fizeau
JP4587625B2 (ja) 2001-09-27 2010-11-24 京セラ株式会社 配線基板とその実装構造
US6747216B2 (en) * 2002-02-04 2004-06-08 Intel Corporation Power-ground plane partitioning and via connection to utilize channel/trenches for power delivery
JP2004022735A (ja) * 2002-06-14 2004-01-22 Matsushita Electric Ind Co Ltd 部品実装基板
US6933450B2 (en) * 2002-06-27 2005-08-23 Kyocera Corporation High-frequency signal transmitting device
US7091424B2 (en) * 2002-10-10 2006-08-15 International Business Machines Corporation Coaxial via structure for optimizing signal transmission in multiple layer electronic device carriers
US7047628B2 (en) * 2003-01-31 2006-05-23 Brocade Communications Systems, Inc. Impedance matching of differential pair signal traces on printed wiring boards
JP4991296B2 (ja) * 2004-03-09 2012-08-01 日本電気株式会社 多層印刷回路基板用バイア伝送線路
JP4467489B2 (ja) * 2005-08-30 2010-05-26 三洋電機株式会社 回路基板およびそれを用いた回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685099A (ja) * 1992-09-01 1994-03-25 Shinko Electric Ind Co Ltd 高周波用回路基板の信号回路
JP2000236045A (ja) * 1999-02-16 2000-08-29 Mitsubishi Electric Corp 高周波パッケージ
JP2001144511A (ja) * 1999-11-17 2001-05-25 Mitsubishi Electric Corp 平面型導波路の接続用変換器
JP2002009193A (ja) * 2000-04-18 2002-01-11 Matsushita Electric Ind Co Ltd 半導体装置
JP2004120659A (ja) * 2002-09-30 2004-04-15 Kyocera Corp 高周波信号伝送用積層構造およびそれを用いた高周波半導体パッケージ

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010506380A (ja) * 2006-10-13 2010-02-25 日本電気株式会社 多層基板
WO2008047852A1 (en) * 2006-10-13 2008-04-24 Nec Corporation Multilayer substrate
WO2009050851A1 (ja) * 2007-10-19 2009-04-23 Advantest Corporation 回路基板および電子デバイス
JP5337042B2 (ja) * 2007-10-19 2013-11-06 株式会社アドバンテスト 回路基板および電子デバイス
JP4903271B2 (ja) * 2007-11-16 2012-03-28 株式会社日立メディコ 超音波撮像システム
WO2009081504A1 (en) * 2007-12-25 2009-07-02 Nec Corporation Differential-common mode resonant filters
US8576027B2 (en) 2007-12-25 2013-11-05 Nec Corporation Differential-common mode resonant filters
JP2011508465A (ja) * 2007-12-25 2011-03-10 日本電気株式会社 差動コモンモード共鳴フィルタ
US8536464B2 (en) 2008-05-26 2013-09-17 Nec Corporation Multilayer substrate
WO2009144829A1 (en) * 2008-05-26 2009-12-03 Nec Corporation Multilayer substrate
JP2011521439A (ja) * 2008-05-26 2011-07-21 日本電気株式会社 多層基板
WO2010115157A3 (en) * 2009-04-02 2011-01-27 Qualcomm Incorporated Spacer-connector and circuit board assembly
US8379403B2 (en) 2009-04-02 2013-02-19 Qualcomm, Incorporated Spacer-connector and circuit board assembly
US9245859B2 (en) 2011-12-05 2016-01-26 Panasonic Intellectual Property Management Co., Ltd. Wireless module
JPWO2013084479A1 (ja) * 2011-12-05 2015-04-27 パナソニックＩｐマネジメント株式会社 無線モジュール
WO2013084479A1 (ja) * 2011-12-05 2013-06-13 パナソニック株式会社 無線モジュール
WO2013084496A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 無線モジュール
WO2014115578A1 (ja) * 2013-01-24 2014-07-31 日本電気株式会社 プリント配線基板、電子機器及び配線接続方法
JP5983780B2 (ja) * 2013-01-24 2016-09-06 日本電気株式会社 プリント配線基板、電子機器及び配線接続方法
US9859603B2 (en) 2013-01-24 2018-01-02 Nec Corporation Printed wiring board, electronic device, and wiring connection method
WO2015005029A1 (ja) * 2013-07-11 2015-01-15 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
US9848489B2 (en) 2013-07-11 2017-12-19 Murata Manufacturing Co., Ltd. Multilayer resin substrate, and method of manufacturing multilayer resin substrate
JPWO2015045309A1 (ja) * 2013-09-24 2017-03-09 日本電気株式会社 プリント基板及びプリント基板への実装方法
US9980370B2 (en) 2013-09-24 2018-05-22 Nec Corporation Printed circuit board having a circular signal pad surrounded by a ground pad and at least one recess section disposed therebetween

Also Published As

Publication number Publication date
JP5088135B2 (ja) 2012-12-05
CN101292393B (zh) 2013-04-17
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