WO2007069292A1 - 半導体装置およびその製造方法 - Google Patents

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trench
polysilicon
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Masayoshi Asano
Yoshiyuki Suzuki
Tetsuya Ito
Hajime Wada
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    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and in particular, has a CMOS logic circuit and a 1-transistor 1-capacitor type memory cell on the same substrate,
  • the present invention relates to a semiconductor device having a so-called trench capacitor and a manufacturing method thereof.
  • a capacitor is formed using a trench sidewall for element isolation (STI) for the purpose of reducing the cell area or improving the integration
  • STI trench sidewall for element isolation
  • a cell plate electrode is provided on a dielectric film formed on the substrate surface and the trench sidewall surface, and an impurity diffusion layer is provided on the silicon substrate surface side between the transfer transistor and the cell plate electrode. It has been.
  • a capacitor connected to the source / drain diffusion region of the transfer transistor is formed by applying a bias electrode to the cell plate electrode and inverting the channel on the substrate surface.
  • the width of element isolation (STI) will be further reduced in order to further increase the degree of integration, but in the miniaturized device structure, the cell plate electrode completely fills the trench.
  • the configuration can be embedded.
  • FIG. 1 shows a miniaturized trench capacitor type memory cell configuration.
  • an inversion layer 105 is formed from the surface of the silicon substrate 101 to the sidewall of the trench 102 by a bias applied to the cell plate (CP) electrode 106 filling the trench 102.
  • the buried insulating film 103 located at the bottom of the trench 102 serves to separate the memory cell from adjacent cells.
  • the inversion layer 105 is connected to one of the L DD (or extension) impurity diffusion regions 108 extending to one side of the word line (WL) 107 and is connected to the capacitor. Storage node.
  • the source / drain impurity diffusion region 109 is connected to the upper bit line via a bit line contact (not shown).
  • FIG. 2A shows a problem of the method (A) for thinning the cell plate electrode.
  • the thickness of the gate electrode (WL) of the peripheral transistor is also made thinner. This is because the cell plate electrode and the gate electrode (or word line) of the peripheral transistor are usually formed simultaneously.
  • the gate electrode becomes thinner, the source / drain (SD) diffusion layer to be implanted using it as a mask also needs to be implanted shallower. As a result, the performance of peripheral transistors deteriorates.
  • the resistance element is formed in the same layer as the gate electrode, there is a problem that the resistance value also increases.
  • FIG. 2B shows the problem of the method (B) for increasing the impurity implantation energy.
  • impurity penetration arrow (a)
  • the junction leakage current increases and the field leakage resistance between adjacent capacitors also becomes weak.
  • FIG. 3 shows the problem of the method (C) for introducing impurities during film formation of the cell plate electrode.
  • Methods for introducing impurities during film formation are known (see, for example, Patent Documents 2, 3, and 4).
  • the gate electrode of the peripheral transistor cannot be made a dual gate, and the performance of the peripheral transistor cannot be expected.
  • the cell plate electrode and the gate electrode of the peripheral transistor are formed in separate processes, for example, when the method shown in FIG. 3 is used as an example, many problems arise.
  • a gate oxide film 130 is formed on a silicon substrate 101, and an n + doped silicon film 131 is formed thereon.
  • the NMOS gate electrode 132 is etched, and n_LDD138 is implanted only in the NMOS region.
  • the gate oxide film 130 of the PMOS transistor is exposed to etching, and reliability is impaired due to damage caused by overetching.
  • a p + doped silicon film 133 is formed. Due to the formation of the p + doped silicon 133 at this time, the NMOS LDD 138 is diffused. For this reason, the shallow joint cannot be maintained and the characteristics deteriorate.
  • the PMOS gate electrode 134 is etched, and p_L DD139 is implanted only in the PNOS region.
  • the p + doped silicon film 135 remains on the side wall of the NMOS gate electrode 132. That is, the apparent gate length of the NMOS gate electrode is increased. This increases the size of the transistor and increases the layout area.
  • P + The n + source and drain diffusion regions (SD) 140 are formed using the pudded silicon film 135 as a mask. The distance between the LDD138 and SD140 is determined by the thickness of the p + doped silicon film 135, and the resistance increases and the performance increases. Disadvantageous. However, if the p + doped silicon film 135 is thinned, this time, the SD140 on the NMOS side cannot be implanted deeply, leading to deterioration of the characteristics.
  • the sidewall 136 is formed in FIG. 3 (e), and the p + source′drain region (SD) 141 is formed in the PMOS region.
  • the conventional method of introducing impurities during cell plate electrode film formation has problems such as complicated processes and difficulty in application to a dual gate.
  • a resistance element is formed by implanting impurities into polysilicon or a silicon substrate.
  • resistance values per unit area when there are few types of resistance elements (resistance values per unit area), a high resistance is achieved with a low resistance pile.
  • the layout area increases as shown in FIG.
  • FIG. 4 (a) when a high resistance element is made with an element having a low resistance value per unit area, a plurality of low resistance elements are connected in series, so that the layout area increases.
  • Fig. 4 (b) when a low-resistance element is made with an element having a high resistance value per unit area, a plurality of high-resistance elements are connected in parallel, which also increases the layout area. Bigger. Although it is desirable that a plurality of types of resistance elements having different resistance values exist on the same substrate, there is a problem that a dedicated process is required to make each of them differently.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-92364
  • Patent Document 2 JP-A-11 307737
  • Patent Document 3 JP 2000-114458
  • Patent Document 4 Column 2005-51045 Disclosure of the invention
  • a dual-gate CMOS logic circuit having gate electrodes of different conductivity types and a trench capacitor type memory on the same substrate.
  • a semiconductor device is provided. In this semiconductor device,
  • the trench capacitor includes a dielectric film formed on the inner wall of the trench for element isolation, and a cell plate electrode on the dielectric film,
  • the cell plate electrode and the gate electrode of the CMOS transistor are:
  • the first polysilicon film formed in the trench of the cell plate electrode includes an impurity having a higher V concentration than the second polysilicon film buried in the trench of the cell plate electrode. It is characterized by that.
  • the substrate further includes a plurality of types of resistance elements having different resistance values.
  • Each resistive element is composed of a first polysilicon film and a second polysilicon film, and whether or not impurities are introduced into the first polysilicon film of the resistive element and the second polysilicon film of the resistive element. Different resistance values are shown depending on the combination of whether or not impurities are introduced into the silicon film.
  • a method for manufacturing a semiconductor device is provided. This method (a) forming a trench for element isolation in a semiconductor substrate;
  • the processing of the first and second polysilicon films includes a step of simultaneously forming a plurality of resistance elements together with the cell plate electrode and the gate electrode of the transistor.
  • the plurality of resistance elements are formed to have different resistance values depending on whether or not impurities are introduced into the second polysilicon film.
  • the impurity concentration of the relatively thin first polysilicon film located along the inner wall of the trench is embedded in a film thickness that secures the thickness of the gate electrode of the transistor. By setting it higher than the impurity concentration, the leakage current is suppressed and the characteristics of the peripheral transistors are maintained while preventing the depletion of the cell plate electrode of the trench capacitor.
  • a semiconductor device having a dual gate CMOS logic circuit and a trench capacitor type memory cell can be efficiently manufactured on the same substrate without increasing the number of processes.
  • FIG. 1 is a diagram for explaining problems that occur when a memory cell of a trench capacitor is miniaturized.
  • FIG. 2A is a diagram for explaining a problem that occurs when a cell plate electrode is thinned to solve the problem of FIG.
  • FIG. 2B is a diagram for explaining the problems that occur when the impurity implantation energy is increased in order to solve the problem of FIG.
  • FIG. 3 is a diagram for explaining problems that occur when impurities are introduced during the formation of a cell plate in order to solve the problem of FIG. 1.
  • FIG. 4 is a diagram for explaining a problem of an increase in the layout area of a resistance element.
  • FIG. 5A is a diagram for explaining a basic configuration of the present invention.
  • FIG. 5B is a diagram for explaining a basic configuration of the present invention.
  • FIG. 5C is a diagram for explaining a basic configuration of the present invention.
  • FIG. 5D is a diagram for explaining a basic configuration of the present invention.
  • FIG. 6 is a diagram illustrating the setting of an impurity implantation angle.
  • FIG. 7A is a diagram for explaining how to make a plurality of types of resistance elements having different resistance values per unit area.
  • FIG. 7B is a diagram for explaining how to make a plurality of types of resistance elements having different resistance values per unit area.
  • FIG. 8A is a diagram showing an example of a memory cell layout.
  • FIG. 8B is a schematic cross-sectional view showing a cross-sectional structure along the line AA ′ in FIG. 8A.
  • FIG. 9A is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9B is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9C is a manufacturing process diagram for the semiconductor memory device according to the embodiment of the present invention.
  • FIG. 9D is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9E is a manufacturing process diagram for the semiconductor memory device according to the embodiment of the present invention.
  • FIG. 9F is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9G is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9H is a manufacturing process diagram for the semiconductor memory device in accordance with the embodiment of the present invention.
  • FIG. 91 is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9J is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9K is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9L is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 9M is a manufacturing process diagram of the semiconductor memory device according to one embodiment of the present invention.
  • FIG. 10A is a diagram showing the effect of the present invention, and is a schematic diagram comparing simulation results of a two-dimensional impurity profile immediately after introduction of impurities.
  • FIG. 10B Simulation data of the two-dimensional impurity profile immediately after the introduction of the impurity.
  • FIG. 11A is a diagram showing the effect of the present invention, and is a schematic diagram comparing simulation results of a two-dimensional impurity profile after the final heat treatment.
  • FIG. 11B is a simulation data of the two-dimensional profile after the final heat treatment.
  • FIG. 12 is a graph showing the depletion improving effect of the present invention.
  • FIG. 13 is a diagram showing simulation results of ion implantation conditions and sheet resistance values when forming resistance elements having a plurality of types of resistance values in the embodiment.
  • Insulating film silicon oxide film
  • FIG. 5A to FIG. 5D are diagrams for explaining the basic configuration of the present invention.
  • the cell plate electrode formed in the force trench using the side wall of the STI trench as a capacitor has a two-layer structure. That is, the first polysilicon film having a thickness that does not completely fill the trench, and the second polysilicon film having a thickness that secures a desired film thickness for the gate electrodes of the memory cell transistor and the peripheral circuit transistor
  • the first polysilicon film in the trench contains a higher concentration of impurities than the second polysilicon film.
  • the second polysilicon film may or may not contain impurities.
  • a buried oxide film 13 for element isolation is arranged at the bottom of a trench 14 formed in the silicon substrate 11, and the entire substrate is made of a thin silicon oxide film 12.
  • a first polysilicon film 15a having a film thickness that does not completely fill the trench 14 is formed.
  • the first polysilicon film 15a is referred to as a thin film polysilicon film for convenience.
  • the first polysilicon film 15a is not allowed to penetrate through the first polysilicon film 15a by tilt implantation, and impurities are rotationally implanted with energy.
  • ion implantation is performed by rotating boron fluoride (BF) in four directions at an inclination angle of 13 ° with an energy of 15 keV and an impurity concentration of 1.
  • OX 10 15 [cm 2 ] Total injection volume: 4.
  • OX 10 15 [cm- 2 ] is
  • a second polysilicon film 15b is additionally grown so as to reach the film thickness required for the gate electrodes of the memory cell transistor and the peripheral circuit transistor.
  • the second polysilicon film 15b is referred to as a thick polysilicon film.
  • impurities may be introduced into the second polysilicon film 15b.
  • the energy is 18 keV
  • boron (B) is vertically implanted at a concentration of 6. OX 10 15 .
  • the implantation energy and dose are set so that impurities do not penetrate through the polysilicon films 15a and 15b on the substrate surface. For this reason, the impurities do not reach the second polysilicon film embedded in the trench, and the second polysilicon film is compared with the first polysilicon film. The impurity concentration of silicon is reduced.
  • the second polysilicon film 15b and the first polysilicon film 15a are processed into a predetermined shape, and the cell plate electrode 16 and the gate electrode 17 of the memory cell transistor are formed. Form.
  • the LDD impurity diffusion layer 18 is formed using the gate electrode 17 as a mask, and the source / drain impurity diffusion layer is formed using the gate electrode 17 and the sidewall insulating film 21 as a mask. 19 is formed.
  • the cell plate electrode 16 formed in the element isolation (STI) trench 14 has a two-stage configuration with different film thicknesses and impurity concentrations, thereby allowing the memory cell transistor and the peripheral cell transistor ( In addition to ensuring a desired film thickness for the gate electrode 17 (not shown), it is possible to prevent depletion of the cell plate electrode 16.
  • a plurality of types of resistance elements having different resistance values can be formed simultaneously with the formation of the cell plate electrode 16 and the gate electrode 17.
  • FIG. 6 is a diagram for explaining the setting of the implantation angle (inclination angle with respect to the vertical direction of the substrate 11) ⁇ when an impurity is introduced into the first polysilicon film 15a.
  • the film thickness of the first polysilicon film 15a is t
  • the width of the element isolation region STI20 is w
  • the implantation angle ⁇ is
  • the injection angle ⁇ is 0 to tan— ⁇ (O. 18-2 X 0. 06) / 0. 35]
  • FIGS. 7A and 7B illustrate a method of forming a plurality of types of resistance elements having different resistance values per unit area simultaneously with the formation of the cell plate electrode 16 and the gate electrode 17 shown in FIGS. 5A to 5D.
  • FIG. 7A and 7B illustrate a method of forming a plurality of types of resistance elements having different resistance values per unit area simultaneously with the formation of the cell plate electrode 16 and the gate electrode 17 shown in FIGS. 5A to 5D.
  • impurities are implanted into the first (thin film) polysilicon film 15a formed in the resistance portion, and no impurity is implanted into the second (thick film) polysilicon film 15b.
  • four types of resistance elements 1 to 4 having different resistance values can be formed on the STI oxide film 20 on the silicon substrate 11 as shown in FIG. 7A.
  • FIG. 8A is a diagram showing an example of a planar layout of the semiconductor memory device according to one embodiment of the present invention.
  • memory cells are arranged in 4 rows and 2 columns.
  • the active areas (AR) are arranged in the column direction, and one active area (AR) forms a 2-bit memory cell (MC).
  • the cell plate electrode (CP) force is arranged in common for the memory cells (MC) corresponding to two rows.
  • FIG. 8B is a schematic cross-sectional view along the line AA ′ in FIG. 8A.
  • the semiconductor memory device has a capacitor cell plate electrode 16 and a transistor gate electrode (or word line WL) 17 formed on the side wall of an element isolation (STI) 20 via an insulating film 12.
  • STI element isolation
  • the cell plate electrode 16 includes a first polysilicon film 15a having a film thickness that does not completely fill the trench for element isolation (STI) 14 and a first film film having a film thickness that allows the transistor gate electrode 17 to have a desired thickness.
  • the first polysilicon film 15a in the trench contains a higher concentration of impurities than the second polysilicon film 15b.
  • the inversion layer is connected to the LDD diffusion region extending on one side of the gate electrode (or word line) 17 of the memory cell transistor.
  • the source / drain impurity diffusion region 19 of the transistor is connected to the upper bit line (BL) 22 via a bit line contact (BCT) 21.
  • a memory cell including such a transistor and a capacitor is separated from an adjacent cell by element isolation (STI) 20.
  • a channel stop layer (CHS) is located below STI20.
  • the cell plate electrode 16 is composed of two layers and the impurity concentration of the first polysilicon film 15a provided along the sidewall of the trench 14 is sufficiently high, depletion at the time of bias application can be prevented. it can.
  • the presence of the second polysilicon film 15b allows the gate electrode 17 of the transistor to have a necessary film thickness, and ensures the implantation depth of the impurity diffusion layer necessary for device operation.
  • 9A to 9M are manufacturing process diagrams of the semiconductor memory device according to the embodiment of the present invention.
  • the surface of a p-type silicon substrate 31 is oxidized to form an initial oxide film 30, and a silicon nitride film 33 is formed thereon.
  • a resist pattern (not shown) that covers the peripheral transistor portion and the memory cell portion is formed, and the silicon nitride film 33, the initial oxide film 30, and the silicon substrate 31 are etched. Thereafter, the resist pattern is removed. By this etching, trenches 14 are formed at predetermined locations in the peripheral transistor region and the memory cell region.
  • the etching depth of the silicon substrate 31 contributes to the capacitor capacity of the memory cell portion, and can be changed as appropriate. In the example of FIG. 9A, for example, etching is performed about 300 nm from the surface of the silicon nitride film 33. Thereafter, the whole is covered with a silicon oxide film 32 and flattened by CMP.
  • a resist pattern (not shown) having an opening is formed in the capacitor formation region of the memory cell portion, and the oxide film 32 of element isolation (STI) is formed at a thickness of 250 nm at the opened portion.
  • the resist pattern is removed.
  • the silicon nitride film 33 and the initial oxide film 30 that are no longer necessary are removed (wet etching) with a solution of phosphoric acid or hydrogen fluoride (HF).
  • HF hydrogen fluoride
  • a resist pattern (not shown) is formed so as to open the PMOS region of the memory cell portion and the peripheral transistor portion, and an n-type impurity is implanted to (Not shown).
  • the injection condition is, for example, phosphorus (P) at 600 keV and 3. OX 10 13 .
  • a channel stop 36 ⁇ is formed. Implantation conditions at this time, for example, and 7. 5 X 10 12 phosphorus ([rho) at 240 keV.
  • arsenic (As) is implanted at 100 keV, 4.3 ⁇ 10 12 to form a channel dose 37 ⁇ for controlling the characteristics of the PMOS transistor.
  • a p-type tool (not shown) is formed by well implantation using a resist pattern (not shown) that opens the NMOS transistor region.
  • the implantation conditions are boron (B) at 300 keV and 3. OX 10 13 .
  • a channel stop 36p is formed.
  • Implantation conditions at this time for example, boron (B) in lOOkeV 8. And OX 10 12.
  • boron (B) is implanted at 10 keV, 4.3 X 10 12 to form a Cyaneno redose 37p. Thereafter, the resist pattern is removed.
  • the surface of the silicon substrate 31 is again oxidized and the silicon oxide film 34 is removed.
  • a film 72 is grown by 2.3 nm.
  • the oxide film 72 formed here becomes the gate insulating film of the transistor, and at the same time, the capacitor insulating film of the cell capacitor.
  • the region to be the gate insulating film and the region to be the capacitor insulating film have the same film thickness, but the gate insulating film thickness of the transistor and the capacitor insulating film thickness are different by the dual gate insulating film process. It is good also.
  • the first insulating film 72 is formed on the gate insulating film Z capacitor insulating film 72 by the CVD method.
  • a polysilicon film 35a of 60 nm is formed. This film thickness does not bury the shallow STI where the buried oxide film 32B remains at the bottom.
  • the resist pattern 42 is used to form the necessary portions of the PMOS formation region, the memory cell portion, and the polysilicon resistor portion of the peripheral transistor portion (in this example, the polysilicon resistor 1 and the polysilicon portion). Ions for impurity introduction are implanted into the first polysilicon film 35a located in the region where the resistor 3 is to be formed.
  • the injection conditions are 15 keV, 1.
  • OX 10 15 and boron fluoride (BF) is injected in four directions (total injection amount: 4. OX 10 15 ).
  • This implantation energy is energy that does not penetrate through the first polysilicon film 35a in the memory cell transistor formation region, and the implantation angle is deviated by the procedure described in FIG. In this example, the force performing four-way rotational injection may be performed multiple times depending on the layout of the memory cell.
  • a plurality of polysilicon resistors having different resistance values without increasing the number of steps can be formed in the first polysilicon film 35a of the polysilicon resistor portion by setting a place where ion implantation is not performed and a place where ion implantation is not performed. It becomes possible.
  • An impurity may be introduced into the first polysilicon film 35a in the NMOS transistor formation region using a resist pattern (not shown).
  • a second polysilicon film 35b is deposited to 120 nm by the CVD method. Total film thickness of the first polysilicon film 35a and the second polysilicon film 35b The film thickness of the gate electrode of the transistor is reached, and ion implantation for source and drain diffusion is performed in a self-aligned manner according to this film thickness. . If necessary, using the resist pattern 43 as shown in the figure, the required positions of the PMOS formation region, the memory cell portion, and the polysilicon resistor portion of the peripheral transistor portion (in this example, the polysilicon resistor 1 and the polysilicon resistor portion). The second polysilicon film 35b located in the region where the silicon resistor 2 is formed) may be ion-implanted for introducing impurities.
  • the implantation conditions in this case are, for example, 18 keV, 6.0 ⁇ 10 15 , and boron (B) is vertically implanted.
  • the implantation energy and dose are set so that impurities do not penetrate through the transistor gate electrode. For this reason, impurities do not reach the second polysilicon film embedded in the trench, and the impurity concentration is lower than that of the first polysilicon.
  • the presence or absence of impurity implantation into the second polysilicon film 35b in the polysilicon resistance forming portion is By combining with the presence or absence of impurity implantation into the polysilicon film 35a, a plurality of polysilicon resistors having different resistance values can be formed. Also, impurities may be introduced into the second polysilicon film 35b in the NMOS transistor formation region using a resist pattern (not shown). Further, the ion implantation into the second polysilicon film 35b may also be used for the source / drain diffusion ion implantation described later.
  • the resist pattern 44 is used to introduce impurities into the polysilicon resistance portion at 13 keV, 5.
  • OX 10 13 and boron (B) is implanted vertically. You can do it.
  • the ion implantation into the second polysilicon film 35b here is for adjusting the resistance value of the high resistance polysilicon. Therefore, if necessary, it may be implanted into the PMOS transistor region or the memory cell region. Ion implantation for adjusting the resistance value can also be used for ion implantation for the LDD diffusion layer described later.
  • CMOS gate electrodes 49 n and 49 p As shown in FIG. 91, using a resist pattern (not shown), CMOS gate electrodes 49 n and 49 p, memory cell transistor gate electrode 47, reference word line 48, capacitor cell plate electrode 46, and polysilicon Resistors 51, 52, 53, 54 are formed simultaneously.
  • a resist pattern (not shown) is formed so as to open the memory cell portion and the PMOS transistor formation region, and the gate electrode 49p, 47, 48 and the cell plate electrode 46 are used as masks. Ion implantation is performed on the line to form the LDD diffusion layer 58p. Specifically, after boron (B) is implanted at 0.5 keV, 3.6 X 10 ", arsenic (As) is implanted at 80 keV, total 2.6 X 10 13 , tilt angle 28 ° as Halo ion implantation Then, the resist pattern is removed.Because this LDDZHalo implantation affects the transistor characteristics, the conditions and whether to implant Z can be selected as needed. Boron implantation may be performed on the polysilicon resistance portion.
  • a resist pattern (not shown) is formed so as to open the NMOS transistor formation region, and the LDD diffusion layer 58 ⁇ is formed by self-alignment using the gate electrode 49 ⁇ as a mask. Specifically, after arsenic (As) was implanted at 3. OkeV, 1.1 X 10 15 , boron fluoride (BF) was implanted at 35 keV for a total of 3.3 X 10 13 , Injection in 4 directions at an inclination angle of 28 °. Thereafter, the resist pattern is removed. This LDDZHalo implantation affects the transistor characteristics. You can choose.
  • RTA may be performed to suppress impurity activation and transient diffusion.
  • a 130 nm sidewall oxide film is formed by CVD, a resist pattern (not shown) is formed so as to open only necessary portions, and anisotropic etching is performed.
  • Side wall spacers 56a and 56b are formed in necessary portions. In this case, the sidewall oxide film between the gate electrode and the cell plate electrode is left! /, However, anisotropic etching is performed in the same manner as the sidewall spacer on the bit line contact side. May do
  • the sidewall oxide film on the cell plate electrode is etched, but it is not necessary to etch. Whether or not to etch these sidewall oxide films can be selected as appropriate. Thereafter, the resist pattern is removed.
  • a resist pattern (not shown) is formed so as to open the memory cell portion and the PMOS transistor formation region, and the gate electrodes 49p, 47, 48 and the sidewall spacer 56a are used as masks.
  • 10 15 Boron (B) is ion-implanted to form a source / drain diffusion layer 59 P. At this time, ions are also implanted into the gate electrodes 49p, 47, and 48. If necessary, ions may be implanted into the polysilicon resistor portion as appropriate. Thereafter, the resist pattern is removed.
  • a resist pattern (not shown) is formed so as to open the NMOS transistor formation region, and arsenic (5 keV, 4. OX 10 15 with the gate electrode 49 ⁇ and the sidewall spacer 56a as a mask. As) is ion-implanted to form a source / drain diffusion layer 59 ⁇ . At this time, ions are also implanted into the gate electrode 49 ⁇ . Thereafter, the resist pattern is removed.
  • RTA is performed at 1025 ° C for 3 seconds in order to suppress the activity of impurities and suppress transient diffusion.
  • a CoSi film (not shown) is formed by CVD, and heat treatment is performed to form silicide on the gate electrodes 49n, 49p, 47, 48, source / drain diffusion layers 59n, 59p, and polysilicon resistance.
  • a film (not shown) is formed, and unnecessary CoSi film is removed.
  • a wiring interlayer insulating film 61 is formed by a CVD method, and a resist pattern ( The contact hole 62 is formed by etching the wiring interlayer insulating film 61 using an unillustrated). Thereafter, the resist pattern is removed.
  • the contact hole 62 is filled with a conductor such as tandastain (W) through a glue layer (not shown) and flattened by CMP.
  • a metal film is formed on the entire surface and etched into a predetermined shape using a resist pattern (not shown) to form metal wiring 64.
  • the resist pattern is removed and an interlayer insulating film 65 is formed. If necessary, upper wiring and contact plugs may be formed.
  • p-type impurities are used for the memory cell transistors and the polysilicon resistors, but n-type impurities may be used or may be mixed.
  • FIG. 10A is a diagram for explaining the effect of the present embodiment, and schematically shows a simulation result of a two-dimensional impurity profile immediately after introducing an impurity (boron) into a polysilicon film formed in a trench. It is a trick.
  • Figure 10B shows the simulation data corresponding to Figure 10A.
  • the thin curve shows the contour line of the concentration.
  • FIG. 10A (a) and FIG. 10B (a) show, as comparative examples, simulation results obtained by introducing impurities under shallow conditions.
  • FIGS. 10A (b) and 10B (b) show impurity introductions as comparative examples.
  • 10A (c) and 10B (c) show the results of the simulation conducted under deep conditions.
  • the polysilicon film 60 nm + 120 nm was grown in two stages to control the introduction of impurities. It is a simulation result.
  • a first polysilicon film having a high impurity concentration is formed along the trench side wall inside the trench, and the first polysilicon film is formed. Since the second polysilicon film having an impurity concentration lower than that of the first polysilicon is located on the con film so as to embed the trench, the data retention characteristic due to the non-arrival of impurities to the trench side wall is located. It is possible to prevent an increase in leakage current due to deterioration and impurity penetration.
  • FIG. 11A is a diagram for explaining the effect of the present embodiment.
  • the simulation result of the two-dimensional impurity profile after the final heat treatment is shown by introducing impurities (boron) into the polysilicon film formed in the trench. It is a schematic diagram.
  • FIG. 11B shows simulation data corresponding to FIG. 11A.
  • the thin curve shows the contour line of the concentration.
  • FIGS. L lA (c) and l lB (c) show, as a comparative example, the results of simulations conducted under conditions where the introduction of impurities is shallow
  • FIGS. L lA (c) and l lB (c) show simulation results obtained under deep impurity introduction conditions.
  • a polysilicon film 60 nm + 120 nm is grown in two stages.
  • the injection conditions are the same as those shown in FIGS. 10A (a) to 10A (c) and 10B (a) to 10B (c).
  • Boron (B) is vertically implanted at 5 ke V, 4. OX 10 15 .
  • the depletion layer in the cell plate electrode when the bias is applied to the cell plate electrode extends to the entire trench portion.
  • the layer width becomes wide and the capacitor capacity cannot be obtained.
  • the depletion layer extends to the vicinity of the center of the trench, and impurities penetrate through the substrate side.
  • a depletion layer is formed along the trench sidewall, so that a sufficient capacitor capacity with a narrow depletion layer width is obtained.
  • impurities can be prevented from penetrating to the substrate side.
  • FIG. 12 is a graph showing the effect of the semiconductor memory device.
  • FIG. 13 (a) is a table showing ion implantation conditions of a resistance element formed on the same substrate as the memory cell by the method shown in FIGS. 9A to 9M, and FIG. This is a drawing showing the resistance value of the element.
  • Four types of combinations can be made by not implanting impurities into each of the thin film polysilicon (first polysilicon film) and the thick film polysilicon (second polysilicon film).
  • the ion implantation for adjusting the high resistance value is further performed after the ion implantation after the formation of the thick film polysilicon.
  • resistance elements having four different resistance values are formed simultaneously with the fabrication of the memory cell capacitor and the transistor. Therefore, unlike the conventional method in which one type of resistance element is connected in parallel or in series in order to adjust the resistance value, an increase in the layout area in the resistance portion can be prevented.
  • the semiconductor device has a dual-gate CMOS transistor having gate electrodes of different conductivity types and a trench capacitor type memory cell on the same substrate, and has a capacitor cell plate.
  • the electrode has a two-layer structure and has a trench capacity.
  • the impurity concentration of the first polysilicon layer on the side close to the substrate is set higher than the impurity concentration of the second polysilicon layer.
  • the layout area can be reduced.
  • the first polysilicon film is formed under the condition that no impurities penetrate.
  • a high-concentration impurity is implanted into a predetermined location, a second polysilicon film having a film thickness that secures the film thickness required for the gate electrode of the transistor is formed on the entire surface, and patterned into a predetermined shape.
  • the cell plate electrode of the memory cell capacitor and the gate electrode of the dual gate CMOS transistor are formed simultaneously.
  • different resistance values can be obtained by implanting impurities into predetermined portions of the second polysilicon film and patterning the first and second polysilicon films into predetermined shapes. Can be formed simultaneously with the cell plate electrode of the memory capacitor and the gate electrode of the dual gate CMOS transistor.

Abstract

　半導体装置の製造方法において、半導体基板（１１）に、素子分離用のトレンチ（１４）を形成し、半導体基板の全面に、絶縁薄膜（１２、７２）を介して、前記トレンチを埋め込んでしまわない厚さの第１のポリシリコン膜（１５ａ、３５ａ）を形成し、前記第１のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起きないエネルギーで、不純物の注入を行い、前記第１のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの第２のポリシリコン膜（１５ｂ、３５ｂ）を形成し、前記第１および第２のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ用のセルプレート電極（１６、４６）と、トランジスタのゲート電極（１７、４７、４９ｎ、４９ｐ）を同時に形成する。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関し、特に、同一基板上に CMOSロジッ ク回路と 1トランジスタ 1キャパシタ型のメモリセルを有し、素子分離用（STI)トレンチ 側壁をメモリセルキャパシタとして利用する、いわゆるトレンチキャパシタを有する半 導体装置とその製造方法に関する。
背景技術
[0002] データをキャパシタに記憶するメモリセルを有する半導体記憶装置において、セル 面積の縮小あるいは集積度の向上を目的として、素子分離 (STI)用のトレンチ側壁 を利用してキャパシタを形成するとともに、 STI底部の埋め込み絶縁膜により、隣接セ ルとの分離を確保する、トレンチキャパシタ型の半導体記憶装置が提案されている（ たとえば、特許文献 1参照)。
[0003] 従来のトレンチキャパシタは、基板表面およびトレンチ側壁表面に形成される誘電 膜上にセルプレート電極が設けられ、転送トランジスタとセルプレート電極の間のシリ コン基板表面側に不純物拡散層が設けられている。セルプレート電極にバイアス電 極を印加して、基板表面のチャネルを反転させることによって、転送トランジスタのソ ース ·ドレイン拡散領域につながるキャパシタを構成する。
[0004] 今後、更なる集積度の向上のために、素子分離 (STI)の幅がさらに縮小されること が予測されるが、微細化されたデバイス構造では、セルプレート電極がトレンチを完 全に埋め込む構成となり得る。
[0005] 図 1は、微細化したトレンチキャパシタ型のメモリセル構成を示す。このメモリセルで は、トレンチ 102を埋めるセルプレート（CP)電極 106に印加されるバイアスによって 、シリコン基板 101の表面からトレンチ 102の側壁にかけて反転層 105が形成される 。トレンチ 102の底部に位置する埋め込み絶縁膜 103は、当該メモリセルを隣接セル と分離する役割を果たす。反転層 105は、ワード線 (WL) 107の一方の側に延びる L DD (あるいはエクステンション)不純物拡散領域 108の一方に接続され、キャパシタ のストレージノードとなる。ソース'ドレイン不純物拡散領域 109は、図示しないビット 線コンタクトを介して、上層のビット線に接続されている。
[0006] 一般に、セルプレート 106中の不純物濃度が低いと、バイアス印加時に誘電膜界 面力 セルプレート内部に空乏層が伸びてしまい、チャネルが反転し難くなるとともに 、実効的なキャパシタ容量が低下してしまう。このため、セルプレート中の不純物濃度 はある程度高くして、バイアス印加時に空乏化しな 、ようにしておく必要がある。
[0007] し力し、図 1のように、セルプレート電極 106がトレンチ 102内を埋め込む構成では 、セルプレート電極への不純物導入のための不純物注入エネルギーが浅いと、 STI の深い部分の不純物濃度が低くなる。そうすると、セルプレート電極 106の内部に、 空乏化領域 Aが生じてしまい、チャネルが反転し難くなるとともに、実効的なキャパシ タ容量が低下して、所望の容量特性 (データ保持特性)が得られないという問題が発 生する。
[0008] この問題に対して、
(A)セルプレート電極の薄膜化、
(B)不純物注エネルギーの増大、
(C)セルプレート電極成膜中の不純物導入
という対策が考えられるが、いずれも、工程数の増カロ、周辺トランジスタの特性劣化、 リーク電流の増加などの悪影響が生じる。
[0009] 図 2Aは、セルプレート電極を薄膜化する方法 (A)の問題点を示す。セルプレート 電極を薄くすると、周辺トランジスタのゲート電極 (WL)の膜厚も薄くなる。通常、セル プレート電極と周辺トランジスタのゲート電極 (またはワード線）は、同時に形成するか らである。ゲート電極の膜厚が薄くなると、それをマスクとして注入するソース'ドレイン (SD)拡散層の注入も浅くする必要がある。その結果、周辺トランジスタの性能が劣 化する。図示はしないが、ゲート電極と同じ層で抵抗素子を形成している場合は、抵 抗値も高くなるという問題も生じる。
[0010] このような問題を回避するために、セルプレート電極（CP)と周辺トランジスタのゲー ト電極 (WL)を別工程で形成することも考えられるが、工程数が増え、プロセスの難 易度が高くなる。 [0011] 図 2Bは、不純物注入エネルギーを高くする方法 (B)の問題点を示す。打ち込みェ ネルギーを上げると、トランジスタのゲート電極 (WL)下まで、不純物の突き抜け (矢 印（a) )が発生する。この結果、接合リーク電流が増大するとともに、隣接キャパシタ 間のフィールドリーク耐性も弱くなつてしまう。
[0012] トレンチキャパシタ部と、トランジスタのゲート部とで、レジストパターンを用いて打ち 分ける場合は、工程数が増大するだけではなぐレジストパターンの位置合わせ余裕 を確保する必要があるので、トレンチキャパシタ表面部分で、やはり不純物の突き抜 けが発生する。この結果、トレンチ側壁近傍に不要な拡散層 120が形成され、隣接セ ルへのリーク電流が増大し (矢印（b) )、フィールドリーク特性が劣化する。
[0013] 図 3は、セルプレート電極の成膜中に不純物を導入する方法 (C)の問題点を示す 。成膜中に不純物を導入する方法は、知られている（たとえば、特許文献 2, 3および 4参照）。し力し、一般にセルプレート電極と周辺トランジスタのゲート電極を同時に形 成するため、周辺トランジスタのゲート電極をデュアルゲートにすることができなくなり 、周辺トランジスタの性能の向上が望めない。デュアルゲートを実現するために、セル プレート電極と周辺トランジスタのゲート電極を別工程で形成しょうとすると、例えば 一例として、図 3に示す方法を用いた場合、多くの問題が生じる。
[0014] まず、工程が複雑なため、コストが増大する。図 3 (a)のようにシリコン基板 101上に ゲート酸化膜 130を形成し、その上に n+ドープドシリコン膜 131を形成する。図 3 (b) で NMOSのゲート電極 132をエッチングし、 NMOS領域にのみ n_LDD138を注入 する。このとき、 PMOSのトランジスタのゲート酸化膜 130がエッチングに晒され、ォ 一バーエッチによるダメージから、信頼性が損なわれる。
次に、図 3 (c)に示すように、 p+ドープドシリコン膜 133を形成するが、このときの p+ド ープドシリコン 133の成膜により、 NMOSの LDD138が拡散する。このため、浅い接 合が維持できず、特性が劣化する。
[0015] さらに、図 3 (d)で PMOSのゲート電極 134をエッチングし、 PNOS領域のみに p_L DD139を注入する。このとき、 NMOSのゲート電極 132の側壁に、 p+ドープドシリコ ン膜 135が残る。すなわち、 NMOSのゲート電極の見かけ上のゲート長が長くなる。 そうすると、トランジスタのサイズが大きくなり、レイアウト面積も増大する。また、 P+ドー プドシリコン膜 135をマスクとして、 n+ソース'ドレイン拡散領域 (SD) 140を形成する 力 LDD138と SD140の距離は、 p+ドープドシリコン膜 135の膜厚で規定され、抵 抗が増大して高性能化に不利になる。しかし、 p+ドープドシリコン膜 135を薄くすると 、今度は、 NMOS側の SD140を深く注入できず、やはり特性劣化につながる。
[0016] 最後に図 3 (e)でサイドウォール 136を形成して、 PMOS領域に p+ソース'ドレイン 領域 (SD) 141を形成する。
[0017] このように、セルプレート電極成膜中に不純物を導入する従来の方法は、工程の複 雑化、デュアルゲートへの適用の困難さと!、う問題がある。
[0018] 上述した電極形成に関する問題の他に、微細化に伴って、抵抗素子のレイアウト面 積を低減しなければならないという課題もある。メモリセル駆動用の周辺回路や、その 他の論理回路、アナログ回路では、多くの抵抗素子が用いられており、小電流回路 では高抵抗の素子を、高速用の回路では低抵抗の素子を、というように、それぞれ異 なる抵抗値が必要とされる。
[0019] 一般に、抵抗素子はポリシリコン中やシリコン基板中に不純物注入を行なって形成 されているが、その抵抗素子（単位面積当たりの抵抗値)の種類が少ない場合、低抵 杭で高抵抗素子を形成する場合や、高抵抗で低抵抗素子を形成する場合があるが 、これらの場合、図 4に示すように、レイアウト面積が増大する。
[0020] 図 4 (a)に示すように、単位面積当たりの抵抗値が低い素子で、高抵抗素子を作ろ うとすると、複数の低抵抗素子を直列に接続するため、レイアウト面積が増大する。同 様に、図 4 (b)に示すように、単位面積当たりの抵抗値が高い素子で、低抵抗素子を 作ろうとすると、複数の高抵抗素子を並列に接続するため、やはりレイアウト面積が増 大する。同一基板上に異なる抵抗値を有する複数種類の抵抗素子が存在することが 望ましいが、それぞれを作り分けるために、専用の工程が必要になるという問題があ る。
特許文献 1：特開 2003 - 92364号公報
特許文献 2：特開平 11 307737
特許文献 3：特開 2000 - 114458
特許文献 4：欄 2005 - 51045 発明の開示
発明が解決しょうとする課題
[0021] そこで、図 1〜図 4に示した問題点、すなわち、トレンチ型キャパシタを有する半導 体記憶装置において、セルプレート電極の空乏化を防止しつつ、リーク電流を抑制 し、かつ、周辺トランジスタの特性維持と、抵抗素子のレイアウト面積の低減を実現す ることのできる半導体装置を提供することを課題とする。
[0022] また、工程数を増やすことなぐ同一基板上にデュアルゲートの CMOSロジック回 路とトレンチキャパシタ型のメモリセルを有する半導体装置を効率的に製造すること のできる半導体装置の製造方法を提供する。
課題を解決するための手段
[0023] 上記の課題を解決するために、本発明の第 1の側面では、同一基板上に、異なる 導電型のゲート電極を有するデュアルゲート CMOSロジック回路と、トレンチキャパシ タ型のメモリとを有する半導体装置を提供する。この半導体装置において、
前記トレンチキャパシタは、素子分離用のトレンチ内壁に形成される誘電体膜と、前 記誘電体膜上のセルプレート電極とを含み、
前記セルプレート電極および CMOSトランジスタのゲート電極は、
前記トレンチを埋め込んでしまわない膜厚の第 1のポリシリコン膜と、
前記 CMOSトランジスタのゲート電極に必要な膜厚を確保する厚さの第 2のポリシリ コン膜と、
で構成され、前記セルプレート電極のトレンチ内部に形成された第 1のポリシリコン膜 は、当該セルプレート電極のトレンチ内に埋め込まれた第 2のポリシリコン膜よりも高 V、濃度の不純物を含むことを特徴とする。
[0024] 良好な構成例では、前記基板上に、異なる抵抗値の複数種類の抵抗素子を、さら に有する。各抵抗素子は、第 1のポリシリコン膜と、第 2のポリシリコン膜とで構成され 、抵抗素子の第 1のポリシリコン膜中への不純物の導入の有無と、抵抗素子の第 2の ポリシリコン膜中への不純物の導入の有無の組み合わせによって、異なる抵抗値を 示す。
[0025] 本発明の第 2の側面では、半導体装置の製造方法を提供する。この方法は、 (a)半導体基板に、素子分離用のトレンチを形成し、
(b)前記半導体基板の全面に、絶縁薄膜を介して、前記トレンチを埋め込まない厚さ の第 1のポリシリコン膜を形成し、
(c)前記第 1のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起 きないエネルギーで、不純物の注入を行い、
(d)前記第 1のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さ の第 2のポリシリコン膜を形成し、
(e)前記第 1および第 2のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ 用のセルプレート電極と、トランジスタのゲート電極を同時に形成する
工程を含む。
[0026] 好ま 、実施例では、前記第 1および第 2のポリシリコン膜の加工は、前記セルプレ ート電極とトランジスタのゲート電極とともに、複数の抵抗素子を同時に形成する工程 を含み、前記第 1および第 2のポリシリコン膜における不純物の導入の有無によって、 前記複数の抵抗素子が異なる抵抗値を有するように形成する。
発明の効果
[0027] トレンチ内壁に沿って位置する厚さの比較的薄い第 1のポリシリコン膜の不純物濃 度を、トランジスタのゲート電極の厚さを確保する膜厚で埋め込んだ第 2のポリシリコ ン膜の不純物濃度よりも高く設定することで、トレンチキャパシタのセルプレート電極 の空乏化を防止しつつ、リーク電流を抑制し、かつ、周辺トランジスタの特性維持を 実現する。
ことができる。
[0028] また、工程数を増やすことなぐ同一基板上にデュアルゲートの CMOSロジック回 路とトレンチキャパシタ型のメモリセルを有する半導体装置を効率的に製造すること ができる。
[0029] また、第 1のポリシリコン膜と第 2のポリシリコン膜における不純物の導入有無に応じ て、異なる抵抗値を有する複数種類の抵抗素子が簡便に形成され、レイアウト面積を 低減することができる。
図面の簡単な説明 [図 1]トレンチ型キャパシタのメモリセルを微細化したときに生じる問題点を説明するた めの図である。
[図 2A]図 1の問題を解消するために、セルプレート電極を薄くした場合に生じる問題 点を説明する図である。
[図 2B]図 1の問題を解消するために、不純物の注入エネルギーを高くした場合に生 じる問題点を説明する図である。
[図 3]図 1の問題を解決するために、セルプレート成膜時に不純物を導入する場合に 生じる問題点を説明する図である。
[図 4]抵抗素子のレイアウト面積増大の問題点を説明する図である。
[図 5A]本発明の基本構成を説明するための図である。
[図 5B]本発明の基本構成を説明するための図である。
[図 5C]本発明の基本構成を説明するための図である。
[図 5D]本発明の基本構成を説明するための図である。
[図 6]不純物の注入角度の設定を説明する図である。
[図 7A]単位面積当たりの抵抗値の異なる複数種類の抵抗素子の作り分けを説明す るための図である。
[図 7B]単位面積当たりの抵抗値の異なる複数種類の抵抗素子の作り分けを説明す るための図である。
[図 8A]メモリセルのレイアウトの一例を示す図である。
[図 8B]図 8Aの A—A'ラインに沿った断面構造を示す概略断面図である。
[図 9A]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9B]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9C]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9D]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9E]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9F]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9G]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9H]本発明の一実施形態に係る半導体記憶装置の製造工程図である。 [図 91]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9J]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9K]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9L]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 9M]本発明の一実施形態に係る半導体記憶装置の製造工程図である。
[図 10A]本発明の効果を示す図であり、不純物導入直後の 2次元不純物プロフアイの シミュレーション結果を比較した模式図である。
[図 10B]上記不純物導入直後の 2次元不純物プロファイルのシミュレーションデータ である。
[図 11A]本発明の効果を示す図であり、最終熱処理後の 2次元不純物プロファイルの シミュレーション結果を比較した模式図である。
[図 11B]上記最終熱処理後の 2次元プロファイルのシミュレーションデータである。
[図 12]本発明の空乏化改善効果を示すグラフである。
[図 13]実施形態において複数種類の抵抗値の抵抗素子を形成する際のイオン注入 条件とシート抵抗値のシミュレーション結果を示す図である。
符号の説明
11、 31 シリコン基板
12、 32、 34、 72 絶縁膜 (シリコン酸ィ匕膜）
13、 33B 埋め込み絶縁膜 (酸ィ匕膜）
14 トレンチ
15a、 35a 薄膜ポリシリコン膜 (第 1のポリシリコン膜）
15b、 35b 厚膜ポリシリコン膜 (第 2のポリシリコン膜）
16、 46 セルプレート電極
17、 47 ゲート電極 (メモリセルトランジスタ用）
18、 58 LDD不純物拡散領域
19 ソース'ドレイン不純物拡散領域
20、 40 素子分離（STI)
48 ワード線 49n、49p CMOSゲート電極
51, 52, 53, 54 抵抗素子
発明を実施するための最良の形態
[0032] 以下、図面を参照して、本発明の良好な実施の形態について説明する。
[0033] 図 5A〜図 5Dは、本発明の基本構成を説明するための図である。本発明では、半 導体記憶装置において、 STIトレンチの側壁をキャパシタとして利用する力 トレンチ 内に形成するセルプレート電極を 2層構造とする。すなわち、トレンチを完全に埋め 込んでしまわない膜厚の第 1のポリシリコン膜と、メモリセルトランジスタおよび周辺回 路トランジスタのゲート電極に所望の膜厚を確保する厚さの第 2のポリシリコン膜の 2 段構成とし、トレンチ内の第 1のポリシリコン膜は、第 2のポリシリコン膜よりも高濃度の 不純物を含む。第 2のポリシリコン膜は、不純物を含んでもよいし、含まなくてもよい。
[0034] 具体的には、図 5Aに示すように、シリコン基板 11に形成されたトレンチ 14の底部 に素子分離のための埋め込み酸化膜 13を配置し、基板全体を薄いシリコン酸化膜 1 2で覆った状態で、トレンチ 14を完全に埋め込まない膜厚の第 1のポリシリコン膜 15a を形成する。第 1のポリシリコン膜 15aを、便宜上、薄膜ポリシリコン膜と称する。この 第 1のポリシリコン膜 15aに、傾斜注入により、第 1のポリシリコン膜 15aを突き抜けて しまわな!/、エネルギーで不純物を回転注入する。
[0035] このときのイオン注入は、たとえば、エネルギー 15keV、不純物濃度 1. O X 1015[c m 2]で、フッ化ホウ素（BF)を、傾斜角 13° で 4方向に回転させて注入する（トータル 注入量： 4. O X 1015[cm— 2])。
[0036] 次に、図 5Bに示すように、メモリセルトランジスタおよび周辺回路トランジスタのゲー ト電極に必要とされる膜厚に到達するように、第 2のポリシリコン膜 15bを追加成長す る。第 2のポリシリコン膜 15bを、便宜上、厚膜ポリシリコン膜と称する。必要に応じて、 第 2のポリシリコン膜 15bに不純物を導入してもよい。その場合の注入条件は、たとえ ば、エネルギー 18keVで、ホウ素（B)を 6. O X 1015の濃度で垂直注入する。この場 合、注入エネルギーおよびドーズは、基板表面部分のポリシリコン膜 15a, 15b膜を 不純物が突き抜けてしまわないように設定される。このため、トレンチ内に埋め込まれ た第 2ポリシリコン膜にまで不純物が到達せず、第 1ポリシリコンに比べ第 2ポリシリコ ンの不純物濃度が低くなる。
[0037] 第 2のポリシリコン膜 15bを形成した段階で、メモリセルトランジスタや周辺回路トラ ンジスタのゲート電極に必要な膜厚が確保される。
[0038] 次に、図 5Cに示すように、第 2のポリシリコン膜 15bおよび第 1のポリシリコン膜 15a を所定の形状に加工して、セルプレート電極 16およびメモリセルトランジスタのゲート 電極 17を形成する。
[0039] 次に、図 5Dに示すように、ゲート電極 17をマスクとして LDD不純物拡散層 18を形 成し、ゲート電極 17およびサイドウォール絶縁膜 21をマスクとして、ソース'ドレイン不 純物拡散層 19を形成する。
[0040] このように、素子分離（STI)用のトレンチ 14内部に形成するセルプレート電極 16を 、膜厚および不純物濃度の異なる 2段階構成とすることによって、メモリセルトランジス タおよび周辺セルトランジスタ (不図示）のゲート電極 17に所望の膜厚を確保するとと もに、セルプレート電極 16の空乏化を防止することができる。かつ、後述するように、 異なる抵抗値を有する複数種類の抵抗素子を、セルプレート電極 16やゲート電極 1 7の形成と同時に、作りこむことが可能になる。
[0041] 図 6は、第 1のポリシリコン膜 15aに不純物を導入する際の、注入角（基板 11の垂直 方向に対する傾斜角） Θの設定を説明するための図である。第 1のポリシリコン膜 15 aの膜厚を t、素子分離領域 STI20の幅を w、 STI20の幅力も側壁を覆う第 1のポリシ リコン膜 15aの膜厚を引いた残りの幅を b (b =w— 2t)、 STI20の深さ（ここでは、基 板表面力も埋め込み絶縁膜 13までの距離とする）を dとすると、注入角 Θは、
Θく tan— 1 (b/d) = tan"1 [ (w 2t) /d]
で表わされる。
[0042] たとえば、 STI20の幅 wを 0. 18 μ m、深さ dを 0. 25 μ m、第 1ポリシリコン膜 15aの 膜厚 tを 0. 06 mとすると、注入角 Θは、
0く tan— ^ (O. 18 - 2 X 0. 06) /0. 25]
〈13. 5°
と設定すればよい。
[0043] STI20の深さ dを 0. 35 μ mとした場合の注入角 Θは、 0く tan— ^ (O. 18- 2 X 0. 06) /0. 35]
く 9. 74°
となる。
[0044] 注入角 Θは、大きければ大きいほど、シリコン基板 11の表面部分で注入角方向に 沿った第 1ポリシリコン膜 15aの膜厚は増大するのに対し、トレンチ 14の側壁部分で は、注入角方向に沿った第 1ポリシリコン膜 15bの膜厚は小さくなる。したがって、基 板表面部分に対して、トレンチ 14の側壁に位置する第 1ポリシリコン膜 15aの側壁方 向深くまで不純物を注入できるので、セルプレート電極の空乏化に対して有利である
[0045] 図 7Aおよび図 7Bは、図 5A〜図 5Dに示すセルプレート電極 16およびゲート電極 17の形成と同時に、単位面積当たりの抵抗値の異なる複数種類の抵抗素子を作り 込む方法を説明するための図である。
[0046] すなわち、図 7Bに示すように、抵抗部分に形成した第 1の（薄膜)ポリシリコン膜 15 aに不純物を注入する Zしない、第 2の (厚膜)ポリシリコン膜 15bに不純物を注入す る Zしない、の組み合わせにより、図 7Aに示すように、シリコン基板 11上の STI酸ィ匕 膜 20上に、異なる抵抗値の 4種類の抵抗素子 1〜4を形成することができる。
[0047] 図 8Aは、本発明の一実施形態に係る半導体記憶装置の平面レイアウトの一例を 示す図である。この例では、 4行 2列に配置されたメモリセルを構成している。活性領 域 (AR)は列方向に配列され、一つの活性領域 (AR)により、 2ビットのメモリセル (M C)が形成される。また、このレイアウトにおいては、セルプレート電極（CP)力 2行分 のメモリセル（MC)に対して共通に配置されている。
[0048] 図 8Bは、図 8Aの A—A'ラインに沿った概略断面図である。半導体記憶装置は、素 子分離 (STI) 20の側壁に絶縁膜 12を介して形成されるキャパシタ用のセルプレート 電極 16と、トランジスタゲート電極（あるいはワード線 WL) 17を有する。
[0049] セルプレート電極 16は、素子分離（STI)用のトレンチ 14を完全に埋め込まない膜 厚の第 1のポリシリコン膜 15aと、トランジスタゲート電極 17を所望の厚さにする膜厚 の第 2のポリシリコン膜 15bとで構成され、トレンチ内の第 1のポリシリコン膜 15aは、第 2のポリシリコン膜 15bよりも高濃度の不純物を含む。 [0050] セルプレート電極 16にバイアス電圧が印加されると、基板表面（STI側壁の基板側 を含む）のチャネルドーズ領域 (CHD)が反転して反転層を形成し、絶縁膜 12および セルプレート電極 16とで、キャパシタを構成する。反転層は、メモリセルトランジスタの ゲート電極 (またはワード線） 17の一方の側に延びる LDD拡散領域に接続する。トラ ンジスタのソース'ドレイン不純物拡散領域 19は、ビット線コンタクト（BCT) 21を介し て、上層のビット線 (BL) 22に接続される。このようなトランジスタとキャパシタを含むメ モリセルは、素子分離 (STI) 20により、隣接セルと分離されている。 STI20の下方に は、チャネルストップ層 (CHS)が位置する。
[0051] セルプレート電極 16が 2層で構成され、トレンチ 14の側壁に沿って設けられる第 1 のポリシリコン膜 15aの不純物濃度が十分に高いので、バイアス印加時の空乏化を 防止することができる。また、第 2のポリシリコン膜 15bの存在により、トランジスタのゲ ート電極 17が必要な膜厚を有することができ、デバイス動作に必要な不純物拡散層 の注入深さを確保できる。
[0052] 図 9A〜図 9Mは、本発明の実施形態に係る半導体記憶装置の製造工程図である
[0053] 図 9Aに示すように、たとえば p型シリコン基板 31の表面を酸ィ匕して初期酸ィ匕膜 30 を形成し、その上にシリコン窒化膜 33を成膜する。周辺トランジスタ部およびメモリセ ル部を覆うレジストパターン (不図示)を形成し、シリコン窒化膜 33、初期酸化膜 30、 シリコン基板 31をエッチングする。その後、レジストパターンを除去する。このエツチン グにより、周辺トランジスタ領域およびメモリセル領域の所定の箇所に、トレンチ 14が 形成される。シリコン基板 31のエッチング深さは、メモリセル部のキャパシタ容量に寄 与するものであり、適宜変更することができる。図 9Aの例では、たとえば、シリコン窒 化膜 33の表面から 300nm程度、エッチングする。その後、全体をシリコン酸ィ匕膜 32 で覆い、 CMPにより平坦ィ匕を行なう。
[0054] 図 9Bに示すように、メモリセル部のキャパシタ形成領域に開口を有するレジストパタ ーン (不図示)を形成し、開口した部分で素子分離 (STI)の酸ィ匕膜 32を 250nmエツ チングし、トレンチ底部に酸ィ匕膜 32Bを 50nm残す。その後、レジストパターンを除去 する。 [0055] 図 9Cに示すように、不要となったシリコン窒化膜 33と初期酸ィ匕膜 30を、リン酸ゃフ ッ化水素 (HF)等の溶液で除去（ウエットエッチング)する。これにより、同一基板上に 、深い STI40aと、浅い STI40bが形成される。その後、ゥエル形成のためのイオン注 入用保護膜として、シリコン基板 31の表面を酸ィ匕して、シリコン酸ィ匕膜 34を lOnm形 成する。
[0056] 図 9Dに示すように、メモリセル部と、周辺トランジスタ部の PMOS領域を開口するよ うに、レジストパターン（不図示）を形成し、 n型不純物を注入して、 n型ゥ ル（不図示 )を形成する。注入条件は、たとえば、リン (P)を 600keVで 3. O X 1013とする。さらに 、 STI40下方のシリコン基板濃度を高めるために、チャネルストップ 36ηを形成する。 このときの注入条件は、たとえば、リン（Ρ)を 240keVで 7. 5 X 1012とする。さらに、 P MOSトランジスタの特性制御用のチャネルドーズ 37ηを形成するため、 100keV、 4 . 3 X 1012でヒ素（As)を注入する。チャネルドーズ注入条件を、 STI底部の浅い埋め 込み酸ィ匕膜 32Bの直下にも突き抜けるように最適化することにより、浅い STI下の素 子分離能力を高めることができる。用いたレジストパターンは除去する。
[0057] 同様に、 NMOSトランジスタ領域を開口するレジストパターン（不図示）を用いて、ゥ エル注入により、 p型ゥヱル（不図示）を形成する。注入条件は、ホウ素（B)を 300keV で 3. O X 1013とする。さらに STI下のシリコン基板 31の濃度を高めるため、チャネル ストップ 36pを形成する。このときの注入条件は、たとえば、ホウ素（B)を lOOkeVで 8 . O X 1012とする。さらに、チヤネノレドーズ 37pを形成するため、 10keV、 4. 3 X 1012 でホウ素（B)を注入する。その後、レジストパターンを除去する。
[0058] 図 9Eに示すように、イオン注入用の保護膜として形成したシリコン酸ィ匕膜 34を HF 溶液で除去した後、再びシリコン基板 31の表面を酸ィ匕して、シリコン酸ィ匕膜 72を 2. 3nm成長する。ここで形成される酸ィ匕膜 72がトランジスタのゲート絶縁膜となると同 時に、セルキャパシタのキャパシタ絶縁膜となる。この例では、ゲート絶縁膜となる領 域も、キャパシタ絶縁膜となる領域も、同じ膜厚としているが、デュアルゲート絶縁膜 プロセスにより、トランジスタのゲート絶縁膜厚とキャパシタ絶縁膜厚を異ならせる構 成としてもよい。
[0059] 図 9Fに示すように、ゲート絶縁膜 Zキャパシタ絶縁膜 72上に、 CVD法により、第 1 のポリシリコン膜 35aを 60nm成膜する。この膜厚は、底部に埋め込み酸化膜 32Bが 残る浅い STIを埋め込んでしまわない膜厚である。第 1のポリシリコン膜 35を成長後、 レジストパターン 42を用いて、周辺トランジスタ部の PMOS形成領域、メモリセル部、 およびポリシリコン抵抗部の必要箇所 (この例では、ポリシリコン抵抗 1およびポリシリ コン抵抗 3を形成する領域）に位置する第 1のポリシリコン膜 35aに、不純物導入用の イオン注入を行なう。注入条件は、 15keV、 1. O X 1015で、フッ化ホウ素（BF)を 4方 向回転注入する（トータル注入量： 4. O X 1015)。この注入エネルギーは、メモリセルト ランジスタ形成領域の第 1のポリシリコン膜 35aを突き抜けてしまわないエネルギーで 、注入角度については、図 6で説明した手順で背ってする。この例では、 4方向回転 注入を行なっている力 メモリセルのレイアウトに応じて複数回の回転注入を行なえ ばよい。
[0060] ポリシリコン抵抗部の第 1ポリシリコン膜 35aに、イオン注入をする場所としない場所 を設定することにより、工程数を増加させることなぐ抵抗値の異なるポリシリコン抵抗 を複数形成することが可能になる。なお、レジストパターン (不図示）を用いて、 NMO Sトランジスタ形成領域の第 1ポリシリコン膜 35aに不純物導入を行なってもよい。
[0061] 図 9Gに示すように、レジストパターン 42を除去後、第 1ポリシリコン膜 35aの上に、
CVD法により第 2ポリシリコン膜 35bを 120nm成膜する。第 1ポリシリコン膜 35aと第 2 ポリシリコン膜 35bのトータルの膜厚力 トランジスタのゲート電極の膜厚となり、この 膜厚に応じて、ソース'ドレイン拡散用のイオン注入が自己整合的に行なわれる。必 要であれば、図示のように、レジストパターン 43を用いて、周辺トランジスタ部の PM OS形成領域、メモリセル部、およびポリシリコン抵抗部の必要箇所 (この例では、ポリ シリコン抵抗 1およびポリシリコン抵抗 2を形成する領域）に位置する第 2のポリシリコ ン膜 35bに、不純物導入用のイオン注入を行なってもよい。この場合の注入条件は、 たとえば、 18keV、 6. 0 X 1015で、ホウ素（B)を垂直注入する。注入エネルギーおよ びドーズは、トランジスタゲート電極を不純物が突き抜けてしまわな 、ように設定され る。このため、トレンチ内に埋め込まれた第 2ポリシリコン膜にまで不純物が到達せず 、第 1ポリシリコンに比べ不純物濃度が低くなる。
[0062] ポリシリコン抵抗形成部分の第 2ポリシリコン膜 35bへの不純物注入の有無を、第 1 ポリシリコン膜 35aへの不純物注入の有無と組み合わせることによって、抵抗値の異 なるポリシリコン抵抗を複数形成することができる。また、レジストパターン (不図示)を 用いて、 NMOSトランジスタ形成領域の第 2ポリシリコン膜 35bに不純物導入を行な つてもよい。さらに、第 2ポリシリコン膜 35bへのイオン注入は、後述するソース'ドレイ ン拡散用のイオン注入で兼用してもょ 、。
[0063] さらに、必要に応じて、図 9Hに示すように、レジストパターン 44を用いて、ポリシリコ ン抵抗部への不純物導入を、 13keV、 5. O X 1013で、ホウ素（B)を垂直注入してもよ い。ここでの第 2ポリシリコン膜 35bへのイオン注入は、高抵抗ポリシリコンの抵抗値を 調整するためのものである。したがって、必要があれば、 PMOSトランジスタ領域ゃメ モリセル領域にも、注入してもよい。抵抗値調整のためのイオン注入は、後述する LD D拡散層用のイオン注入で兼用してもょ 、。
[0064] 図 91に示すように、図示しないレジストパターンを用いて、 CMOSのゲート電極 49 n、 49p、メモリセルトランジスタのゲート電極 47、基準ワード線 48、キャパシタのセル プレート電極 46、およびポリシリコン抵抗 51, 52, 53, 54を同時に形成する。
[0065] 図 9Jに示すように、メモリセル部および PMOSトランジスタ形成領域を開口するよう にレジストパターン（不図示）を形成し、ゲート電極 49p、 47、 48およびセルプレート 電極 46をマスクとして、セルファラインでイオン注入を行い、 LDD拡散層 58pを形成 する。具体的には、 0. 5keV、 3. 6 X 10"で、ホウ素（B)を注入した後、 Haloイオン 注入として、ヒ素（As)を 80keV、トータル 2. 6 X 1013、傾斜角 28° で 4方向注入す る。その後、レジストパターンを除去する。この LDDZHalo注入は、トランジスタ特性 に影響を及ぼすため、必要に応じて、条件および、注入する Zしないを適宜選択す ることができる。また、ホウ素注入をポリシリコン抵抗部に行なってもよい。
[0066] 同様に、 NMOSトランジスタ形成領域を開口するようにレジストパターン（不図示） を形成し、ゲート電極 49ηをマスクに、セルファラインで LDD拡散層 58ηを形成する 。具体的には、 3. OkeV、 1. 1 X 1015で、ヒ素（As)を注入した後、 Haloイオン注入と して、フッ化ホウ素（BF)を 35keV、トータル 3. 3 X 1013、傾斜角 28° で 4方向注入 する。その後、レジストパターンを除去する。この LDDZHalo注入は、トランジスタ特 性に影響を及ぼすため、必要に応じて、注入条件や、注入のする Zしないを、適宜 選択することができる。
[0067] イオン注入後に、不純物の活性ィ匕および過渡拡散の抑制のための RTAを行なつ てもよい。
[0068] 図 9Kに示すように、 CVD法により、サイドウォール酸ィ匕膜を 130nm成膜し、必要 部分のみを開口するようにレジストパターン (不図示）を形成し、異方性エッチングを 行い、必要部分にサイドウォールスぺーサ 56a、 56bを形成する。尚、ここでは、ゲー ト電極とセルプレート電極の間のサイドウォール酸ィ匕膜を残すようにして!/、るが、ビット 線コンタクト側のサイドウォールスぺーサと同様に、異方性エッチングを行ってもよい
。また、ここでは、セルプレート電極上のサイドウォール酸ィ匕膜をエッチングするように しているが、エッチングしなくてもよい。これらサイドウォール酸ィ匕膜をエッチングする Zしないは、必要に応じて適宜選択することが可能である。その後、レジストパターン を除去する。
[0069] メモリセル部および PMOSトランジスタ形成領域を開口するようにレジストパターン（ 不図示）を形成し、ゲート電極 49p、 47、 48およびサイドウォールスぺーサ 56aをマス クとして、 5keV、4. O X 1015でホウ素（B)をイオン注入してソース'ドレイン拡散層 59 Pを形成する。このとき、ゲート電極 49p、 47、 48にもイオンが打ち込まれる。必要で あれば、適宜ポリシリコン抵抗部へもイオン注入を行なってもよい。その後、レジストパ ターンを除去する。
[0070] 同様に、 NMOSトランジスタ形成領域を開口するように、レジストパターン (不図示） を形成し、ゲート電極 49ηおよびサイドウォールスぺーサ 56aをマスクに、 5keV、 4. O X 1015でヒ素（As)をイオン注入して、ソース'ドレイン拡散層 59ηを形成する。このと き、ゲート電極 49ηにも、イオンが注入される。その後、レジストパターンを除去する。
[0071] イオン注入後に、不純物の活性ィ匕および過渡拡散抑制のために、 RTAを 1025°C で 3秒間行なう。さらに、 CVD法により、 CoSi膜 (不図示）を形成し、熱処理を加える ことにより、ゲート電極 49n、 49p、 47、 48上、ソース ·ドレイン拡散層 59n、 59p上、 およびポリシリコン抵抗上にシリサイド膜 (不図示)を形成し、不要部分の CoSi膜は除 去する。
[0072] 図 9Lに示すように、 CVD法により配線層間絶縁膜 61を形成し、レジストパターン（ 不図示）を用いて配線層間絶縁膜 61をエッチングすることにより、コンタクトホール 62 を形成する。その後、レジストパターンは除去する。
[0073] 図 9Mに示すように、コンタクトホール 62を、グルー層（不図示）を介してタンダステ ン (W)等の導体で充填し、 CMPで平坦化する。全面に金属膜を形成し、レジストパ ターン (不図示）を用いて所定の形状にエッチングし、メタル配線 64を形成する。レジ ストパターンを除去して、層間絶縁膜 65を形成する。必要に応じて、さらに上層の配 線とコンタクトプラグ等を形成してもよ 、。
[0074] 図 9の実施例では、メモリセルトランジスタおよびポリシリコン抵抗に p型の不純物を 用いたが、 n型不純物を用いてもよいし、混在してもよい。
[0075] 図 10Aは、本実施形態の効果を説明するための図であり、トレンチ内に形成された ポリシリコン膜に不純物（ホウ素）導入した直後の 2次元不純物プロファイルのシミュレ ーシヨン結果を模式ィ匕した図である。図 10Bは、図 10Aに対応するシミュレーション データである。図 10Aにおいて、細い曲線は、濃度の等高線を示している。
[0076] 図 10A(a)および図 10B (a)は比較例として、不純物導入を浅い条件で行なったシ ミュレーシヨン結果を、図 10A (b)および図 10B (b)は比較例として、不純物導入を深 い条件で行なったシミュレーション結果を、図 10A (c)および図 10B (c)は、本実施 形態のように 2段階でポリシリコン膜 (60nm+ 120nm)を成長して不純物導入を制 御したときのシミュレーション結果である。
[0077] 図 10A (a)および図 10B (a)の不純物導入が浅!、条件は、
'ポリシリコン膜を 180nm成長；
•ホウ素（B)を 18keV、 4. O X 1015で垂直注入；
•ホウ素（B)を 18keV、 6. O X 1015で垂直注入；
である。
[0078] 図 10A (b)および図 10B (b)の不純物導入が深!、条件は、
'ポリシリコン膜を 180nm成長；
'ホウ素（B)を 40keV、 4. O X 1015で垂直注入；
•ホウ素（B)を 18keV、 6. O X 1015で垂直注入；
である。 [0079] 図 10A(c)および図 10B (c)の本実施形態の改善条件は、
'第 1ポリシリコン膜を 60nm成長；
•第 1ポリシリコン膜にフッ化ホウ素（BF)を 15keV、 1. 0 X 1015で、傾斜角 13° で 4 方向注入（トータル注入量： 4. O X 1015)；
'第 2ポリシリコン膜を 120nm成長；
'第 2ポリシリコン膜にホウ素（B)を 18keV、 6. O X 1015で、垂直注入；
である。
[0080] 図 10A(a)および図 10B (a)では、トレンチ内部のポリシリコン中に不純物が未到達 のため、バイアス印加時にセルプレート内部に空乏化が生じる。図 lOA (b)および図 10B (b)では逆に、不純物がソース'ドレイン拡散領域の下方にまで突き抜けており、 リークが懸念される。
[0081] これに対し、図 lOA(c)および図 lOB (c)の条件では、トレンチ内部において、トレ ンチ側壁に沿って不純物濃度が高い第 1のポリシリコン膜が形成され、第 1のポリシリ コン膜上に、トレンチを埋め込むように、第 1のポリシリコンよりも不純物濃度が低い第 2のポリシリコン膜が位置するので、トレンチ側壁への不純物の未到達に起因するデ ータ保持特性の劣化や、不純物の突き抜けに起因するリーク電流の増大を防止でき る。
[0082] なお、図 10Aおよび図 10Bにおいて、ある特定の濃度範囲（1. O X 1015〜3. O X 1 o21)のみをハッチングあるいは色づけしてあるため、この範囲以外の領域は白色とな つている。
[0083] 図 11Aは、本実施形態の効果を説明するための図であり、トレンチ内に形成された ポリシリコン膜に不純物（ホウ素）導入し、最終熱処理後の 2次元不純物プロファイル のシミュレーション結果を模式ィ匕した図である。図 11Bは、図 11Aに対応するシミュレ ーシヨンデータである。図 11Aにおいて、細い曲線は、濃度の等高線を示している。
[0084] 図 11 A (a)および図 1 IB (a)は比較例として、不純物導入を浅!、条件で行なったシ ミュレーシヨン結果を、図 l lA (b)および図 l lB (b)は比較例として、不純物導入を深 い条件で行なったシミュレーション結果を、図 l lA (c)および図 l lB (c)は、本実施 形態のように 2段階でポリシリコン膜 (60nm+ 120nm)を成長して不純物導入を制 御したときのシミュレーション結果であり、注入条件は、図 10A(a)〜図 10A(c)およ び図 10B (a)〜図 10B (c)に示した条件に、更に、 SD注入として、ホウ素（B)を 5ke V、 4. O X 1015で垂直注入したものである。
[0085] 図 11 A (a)および図 1 IB (a)では、セルプレート電極にバイアスを印加したときのセ ルプレート電極内への空乏層がトレンチ部分全体に延びてしまっているため、空乏 層幅が広くなり、キャパシタ容量を得ることができない。図 l lA(b)および図 l lB (b) でも、空乏層がトレンチの中央部付近まで延びてしまっており、かつ、基板側への不 純物の突き抜けが顕著である。これに比べて、本実施形態を示す図 l lA (c)および 図 l lB (c)では、トレンチ側壁に沿って空乏層が形成されているため、空乏層幅が狭 ぐ十分なキャパシタ容量が確保でき、かつ、基板側への不純物の突き抜けも防止さ れている。
[0086] 図 12は、半導体記憶装置の効果を示すグラフであり、実施形態の半導体記憶装置 の CV特性 (実線)と、従来の不純物導入が浅い条件で作製された半導体記憶装置 の CV特性 (点線)を比較するものである。グラフから、実施形態の半導体記憶装置で は、セルプレート電極にバイアス電圧が印加された場合の、実効的な容量が改善さ れるという効果を有する。
[0087] 図 13 (a)は、図 9 A〜図 9Mに示す方法で、メモリセルと同一基板上に形成される 抵抗素子のイオン注入条件を示す表、図 13 (b)は、各抵抗素子の抵抗値を示すダラ フである。薄膜ポリシリコン (第 1のポリシリコン膜)と、厚膜ポリシリコン (第 2のポリシリ コン膜）の各々に、不純物の注入をする、しないによって、 4種類の組み合わせがで きる。なお、この例では、厚膜ポリシリコン形成後のイオン注入の後に、高抵抗値調節 用のイオン注入をさらに行なっている。この方法により、メモリセルキャパシタや、トラ ンジスタの作製と同時に、 4つの異なる抵抗値を有する抵抗素子が形成される。した がって、抵抗値を調節するために一種類の抵抗素子を並列接続あるいは直列接続 する従来の方法と異なり、抵抗部でのレイアウト面積の増大を防止することができる。
[0088] 以上説明したように、実施形態に係る半導体装置は、同一基板上に、異なる導電 型のゲート電極を有するデュアルゲート CMOSトランジスタと、トレンチキャパシタ型 のメモリセルを有し、キャパシタのセルプレート電極を 2層構造とし、トレンチキャパシ タ内の基板に近い側の第 1ポリシリコン層の不純物濃度を、第 2のポリシリコン層の不 純物濃度より高く設定する。この構成により、セルプレート電極内の空乏化を防止し て、十分かつ安定した容量を得るとともに、 CMOSトランジスタのデュアルゲート電極 にお 、て、動作の信頼性に必要な膜厚を確保することができる。
[0089] また、同一基板上に、異なる抵抗値を有する複数種類の抵抗素子を有するので、 レイアウト面積を低減することができる。
[0090] 実施形態に係る半導体装置の製造方法では、トレンチ内を埋め込んでしまわない 膜厚の第 1ポリシリコン膜を全面に形成後、不純物の突き抜けがおきない条件で、第 1ポリシリコン膜の所定の箇所に高濃度の不純物を注入し、トランジスタのゲート電極 に必要とされる膜厚を確保する膜厚の第 2のポリシリコン膜を全面に形成し、所定の 形状にパターユングすることによって、メモリセルキャパシタのセルプレート電極と、デ ュアルゲート CMOSトランジスタのゲート電極を同時に形成する。
[0091] この方法では、セルプレート電極内の空乏化を防止し。基板への不純物の突き抜 けを防止して、十分かつ安定した容量を得るとともに、 CMOSトランジスタのゲート電 極にぉ 、て、動作特性に必要な膜厚を確保することができる。
[0092] 必要に応じて、第 2のポリシリコン膜の所定の箇所に、不純物を注入し、前記第 1お よび第 2のポリシリコン膜を所定の形状にパターユングすることによって、異なる抵抗 値を有する複数種類の抵抗素子を、メモリキャパシタのセルプレート電極およびデュ アルゲート CMOSトランジスタのゲート電極と同時に形成することができる。
[0093] 以上本発明を良好な実施形態に基づいて説明したが、本発明はこれに限定されず 、当業者にとって、クレームの範囲内で多様な変形、変更が可能である。

Claims

請求の範囲
[1] 同一基板上に、異なる導電型のゲート電極を有するデュアルゲート CMOSロジック 回路と、トレンチキャパシタ型のメモリとを有する半導体装置であって、
前記トレンチキャパシタは、素子分離用のトレンチ内壁に形成される誘電体膜と、前 記誘電体膜上のセルプレート電極とを含み、
前記セルプレート電極および CMOSトランジスタのゲート電極は、
前記トレンチを埋め込んでしまわない膜厚の第 1のポリシリコン膜と、
前記 CMOSトランジスタのゲート電極に必要な膜厚を確保する厚さの第 2のポリシリ コン膜と、
で構成され、前記セルプレート電極のトレンチ内部に形成された第 1のポリシリコン膜 は、該セルプレート電極のトレンチ内に埋め込まれた第 2のポリシリコン膜よりも高い 濃度の不純物を含む
ことを特徴とする半導体装置。
[2] 前記基板上に、異なる抵抗値の複数種類の抵抗素子をさらに有し、
前記各抵抗素子は、前記第 1のポリシリコン膜と、前記第 2のポリシリコン膜とで構成 され、前記抵抗素子の第 1のポリシリコン膜中の不純物の導入有無と、前記抵抗素子 の第 2のポリシリコン膜中の不純物の導入有無の組み合わせにより、異なる抵抗値を 示す
ことを特徴とする請求項 1に記載の半導体装置。
[3] 前記 CMOSトランジスタの一方の導電型のゲート電極の第 1のポリシリコン膜は、前 記セルプレート電極の第 1のポリシリコン膜に含まれる不純物と同じ導電型の不純物 を含むことを特徴とする請求項 1に記載の半導体装置。
[4] 前記 CMOSトランジスタの他方の導電型のゲート電極の第 1のポリシリコン膜は、前 記セルプレート電極の第 1のポリシリコン膜に含まれる不純物と異なる導電型の不純 物を含むことを特徴とする請求項 1に記載の半導体装置。
[5] 半導体基板に、素子分離用のトレンチを形成し、
前記半導体基板の全面に、絶縁薄膜を介して、前記トレンチを埋め込んでしまわな い厚さの第 1のポリシリコン膜を形成し、 前記第 1のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起き ないエネノレギ一で、不純物の注入を行い、
前記第 1のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの 第 2のポリシリコン膜を形成し、
前記第 1および第 2のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ 用のセルプレート電極と、トランジスタのゲート電極を同時に形成する
ことを特徴とする半導体装置の製造方法。
[6] 前記第 1および第 2のポリシリコン膜の加工は、前記セルプレート電極とトランジスタ のゲート電極とともに、複数の抵抗素子を同時に形成する工程を含み、
前記第 1のポリシリコン膜における不純物の導入有無によって、前記複数の抵抗素 子が異なる抵抗値を有するように形成する
ことを特徴とする請求項 5に記載の半導体装置の製造方法。
[7] 前記第 1のポリシリコン膜の前記所定の箇所と異なる第 2の箇所に、前記不純物と 逆の導電型の不純物を、基板表面への不純物の突き抜けが起きな 、エネルギーで 注入し、
前記第 1および第 2ポリシリコン膜をカ卩ェすることによって、前記セルプレート電極と ともに、デュアルゲート CMOSトランジスタのゲート電極を形成する
工程をさらに含むことを特徴とする請求項 5に記載の半導体装置の製造方法。
[8] 前記第 2のポリシリコン膜の所定の箇所に、前記第 1のポリシリコン膜に導入した不 純物と同じ導電型の不純物を注入し、
前記第 2のポリシリコン膜における不純物の導入有無によって、前記複数の抵抗素 子が異なる抵抗値を有するように形成する
ことを特徴とする請求項 6に記載の半導体装置の製造方法。
[9] 前記第 1のポリシリコン膜への前記不純物の導入は、所定の角度で、複数回の回 転斜め注入を行なうことを特徴とする請求項 5に記載の半導体装置の製造方法。
[10] 前記第 1のポリシリコン膜への前記逆の導電型の不純物の導入は、所定の角度で、 複数回の回転斜め注入を行うことを特徴とする請求項 7に記載の半導体装置の製造 方法。
[11] 前記第 2のポリシリコン膜への不純物の導入は、垂直注入とすることを特徴とする請 求項 8に記載の半導体装置の製造方法。
[12] 前記第 1のポリシリコン膜における不純物の有無と、前記第 2のポリシリコン膜にお ける不純物の有無によって、少なくとも 4種類の抵抗値を生成することを特徴とする請 求項 8に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094411A (ja) * 2007-10-11 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2011198841A (ja) * 2010-03-17 2011-10-06 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
JP2012015271A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI362723B (en) * 2007-07-30 2012-04-21 Nanya Technology Corp Volatile memory and manufacturing method thereof
US8159899B2 (en) * 2010-05-13 2012-04-17 Micron Technology, Inc. Wordline driver for memory
KR101896412B1 (ko) * 2011-08-01 2018-09-07 페어차일드코리아반도체 주식회사 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법
CN108538833B (zh) * 2017-03-01 2021-04-02 中芯国际集成电路制造(上海)有限公司 电阻器结构、半导体器件及其形成方法
KR102525163B1 (ko) * 2018-05-15 2023-04-24 삼성전자주식회사 집적회로 소자
US11764111B2 (en) * 2019-10-24 2023-09-19 Texas Instruments Incorporated Reducing cross-wafer variability for minimum width resistors
US11856796B2 (en) * 2021-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121080A (en) * 1978-03-13 1979-09-19 Nec Corp Semiconductor device
JPS60220958A (ja) * 1984-04-17 1985-11-05 Mitsubishi Electric Corp 半導体集積回路装置
JPS62293667A (ja) * 1986-06-12 1987-12-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPS63308367A (ja) * 1987-06-10 1988-12-15 Toshiba Corp 半導体集積回路
JPH01191465A (ja) * 1988-01-27 1989-08-01 Seiko Epson Corp 半導体装置
JP2000339963A (ja) * 1999-03-25 2000-12-08 Sanyo Electric Co Ltd 半導体メモリ装置
JP2001320016A (ja) * 2000-05-11 2001-11-16 Nec Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3889151B2 (ja) 1998-04-24 2007-03-07 株式会社東芝 トレンチキャパシタの製造方法及び半導体装置の製造方法
JP2000114458A (ja) 1998-10-09 2000-04-21 Toyota Motor Corp トレンチ型キャパシタ
EP1039470A3 (en) * 1999-03-25 2000-11-29 SANYO ELECTRIC Co., Ltd. Semiconductor memory device
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2005051045A (ja) 2003-07-29 2005-02-24 Sony Corp 半導体装置の製造方法および半導体装置
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121080A (en) * 1978-03-13 1979-09-19 Nec Corp Semiconductor device
JPS60220958A (ja) * 1984-04-17 1985-11-05 Mitsubishi Electric Corp 半導体集積回路装置
JPS62293667A (ja) * 1986-06-12 1987-12-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPS63308367A (ja) * 1987-06-10 1988-12-15 Toshiba Corp 半導体集積回路
JPH01191465A (ja) * 1988-01-27 1989-08-01 Seiko Epson Corp 半導体装置
JP2000339963A (ja) * 1999-03-25 2000-12-08 Sanyo Electric Co Ltd 半導体メモリ装置
JP2001320016A (ja) * 2000-05-11 2001-11-16 Nec Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094411A (ja) * 2007-10-11 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2011198841A (ja) * 2010-03-17 2011-10-06 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
JP2012015271A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法

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