WO2008016049A1 - Convertisseur a/n et circuit de lecture - Google Patents

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WO2008016049A1
WO2008016049A1 PCT/JP2007/064986 JP2007064986W WO2008016049A1 WO 2008016049 A1 WO2008016049 A1 WO 2008016049A1 JP 2007064986 W JP2007064986 W JP 2007064986W WO 2008016049 A1 WO2008016049 A1 WO 2008016049A1
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capacitor
circuit
switch
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Inventor
Shoji Kawahito
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National University Corporation Shizuoka University
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to an A / D converter and a readout circuit for a CMOS image sensor.
  • Non-Patent Document 1 the influence of noise on the signal is reduced by amplifying the signal from the column using a high gain amplifier connected to the column.
  • the amplifier has a 1x amplification factor and an 8x amplification factor in order to achieve both noise reduction and a wide dynamic range.
  • the circuit of Non-Patent Document 3 provides low-noise signal reading.
  • the peripheral circuit of the image sensor includes a two-stage noise cancellation circuit using a high gain amplifier.
  • Patent Document 1 describes an A / D conversion array and an image sensor! In the A / D conversion array and image sensor, the difference between the signal level and the reset level is generated using three capacitors, and this difference is amplified n times.
  • Patent Document 2 describes an image sensor having a digital noise canceling function. In this image sensor, the digital value is generated by performing A / D conversion of the signal level and reset level of the image array without using the noise cancellation circuit in the analog domain in the column, and then the difference is calculated. Seeking.
  • Non-Patent Document 1 Krymski, N. haliullin, H rymski, N. haliullin, H. Rhodes, n 2e noise 1. ⁇ Megapixel CMOS sensor, "Proc. IEEE workshop CCD an d Advanced Image Sensors, Elmau, Germany.
  • Non-Patent Document 2 M. Sakakibara, S. awahito, D. Handoko, N. Nakamura, H. S at oh, M. Higashi,. Mabuchi, H. Sumi, "A high-sensitivity CMOS image sen sor with gain- adaptive column amplifiers, IEEE J. Solid—State Circuits, vol.
  • Non-Patent Document 3 N. awai, S. Kawahito, "Noise analysis of high-gain low-noise column readout circuits for CMOS image sensors ", IEEE Trans. Electron Devices, vol.51, no.2, pp.185—194 (2004).
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-136540
  • Patent Document 2 Japanese Patent Laid-Open No. 2006-25189
  • CMOS image sensor includes a peripheral circuit connected to a column, and the peripheral circuit reduces noise by using a readout circuit having an amplification function. Therefore, a very low noise image sensor can be realized using this peripheral circuit.
  • the above document describes that noise is reduced using amplification by a column processing circuit!
  • Non-Patent Document 1 loses the dynamic range of the signal, and as a result, it is possible to obtain both high sensitivity / low noise and a large dynamic range. Can not.
  • the circuit of Non-Patent Document 2 since the amplifier power has only one type of gain! /, There is a limit in obtaining a desired gradation necessary for A / D conversion.
  • Non-Patent Document 3 describes the possibility of very low noise by increasing the gain of the amplifier, but this method is also simple amplification, and high sensitivity and low noise are compatible with a large dynamic range. Have difficulty.
  • the present invention has been made in view of such circumstances, and provides an A / D converter and a readout circuit capable of performing noise cancellation on a signal from a pixel of a CMOS image sensor. There is to do.
  • One aspect of the present invention is an A / D converter for an image sensor.
  • the A / D converter (a) has an input and an output for receiving a signal from the image sensor, and performs sampling of the first signal including a component related to noise and integration of the sample value. Integrating the first signal with multiple sampling of the second signal including the light-induced signal component from the pixel of the image sensor and the noise component and integration of the sample value during the first period A gain stage for performing the second period so as to have a polarity opposite to that of (b), An A / D conversion circuit that provides a digital signal that can take the first and second values according to the signal from the in-stage output, and (c) a signal corresponding to the number of occurrences of the first value.
  • the gain stage is configured to integrate a first capacitor for sampling, a second capacitor for integration, and a signal sampled in the first capacitor into the second capacitor. And an operational amplifier circuit.
  • Another aspect of the present invention is an A / D converter for an image sensor. This A /
  • the D converter has an input and an output for receiving a signal from the image sensor, and performs sampling of the first signal including a component related to noise and integration of the sample value in the first period. And the sampling of the second signal including the light-induced signal from the pixel of the image sensor and the component related to noise and the integration of the sample value are opposite in polarity to the integration with respect to the first signal.
  • a / D conversion that provides a digital signal that can take the first and second values according to the signal from the output of the gain stage.
  • a circuit (c) a circuit that provides a signal corresponding to the number of occurrences of the first value; (d) a logic circuit that generates a control signal in response to the digital signal; and (e) the first signal.
  • a D / A conversion circuit for providing a voltage signal to the gain stage according to the control signal in the second period, the gain stage comprising: (al) an operational amplifier circuit; and the D / A conversion A first capacitor having one end connected to the circuit and the other end connected to the inverting input of the operational amplifier circuit; and (a2) connected between the input and the one end of the first capacitor.
  • a first switch for sampling a signal from the image sensor and (a3) a second capacitor and a second switch connected in series, and the non-inverting output of the operational amplifier circuit and the second switch A first capacitance circuit connected between the inverting input and (a4) a first feedback switch connected between the inverting input and the non-inverting output.
  • sampling and integration of the first signal including the component related to noise are performed a plurality of times, and the second signal including the component related to the light-induced signal from the pixel and the noise
  • Multiple samplings of the signal and integration with the opposite polarity of the first signal are performed during the first and second periods, respectively, so that the charge accumulated in the first capacitor circuit is the same as the first signal. It represents the integral value associated with the difference from the second signal.
  • This difference corresponds to the light-induced signal component of the pixel and is multiplied by N (N: number of integrations) by multiple integrations, but the random noise component caused by the circuit is sqr t (N) times (" sqrt "indicates the square root).
  • the A / D conversion circuit provides a signal corresponding to the number of appearances of the first value among the first and second values of the digital signal corresponding to the signal from the output of the gain stage.
  • the number of appearances corresponds to the upper A / D conversion value output by the A / D converter circuit in response to the input.
  • the gain stage provides a voltage signal provided from the D / A conversion circuit corresponding to a digital signal corresponding to a signal from the output of the gain stage. It is preferable that cyclic A / D conversion be performed in a third period after the first and second periods.
  • the A / D converter circuit may include a comparator that compares a signal from the output of the gain stage with first and second reference signals. wear.
  • the comparator receives the first reference signal during the second period, and the comparator receives the second reference signal during the third period.
  • the value of the second reference signal is preferably smaller than the value of the first reference signal.
  • the first capacitor is provided to receive the first and second signals for the sampling
  • the gain stage includes: In response to one of signal supply from the D / A conversion circuit and sampling to the first capacitor, the first signal is integrated into the second capacitor using the operational amplifier circuit. Then, the gain stage uses the operational amplifier circuit to output the second signal in response to either the signal supply from the D / A conversion circuit or the sampling to the first capacitor. Integrate into the second capacitor.
  • the gain stage may further include a third capacitor for sampling and a fourth capacitor for integration.
  • One of the first and third capacitors receives the first signal for the sampling.
  • the other of the first and third capacitors is provided to receive the second signal for the sampling, and the operational amplifier circuit includes the D / A
  • the values sampled in the first and third capacitors are integrated into the second and fourth capacitors.
  • the pixel is a pixel of a CMOS image sensor.
  • the first signal is provided by the signal from the pixel.
  • the floating diffusion layer of the pixel is in a photo-induced charge accumulation state after reset, the second signal is provided by a signal from the pixel.
  • the sampling of the first signal from the pixel is performed within the first period using the first capacitor.
  • the sampled signal is applied to the second capacitor of the first capacitor circuit in response to a predetermined reference voltage signal from the D / A converter circuit. Transferred with. Sampling and integration are performed alternately in the first period, and the charge stored in the second capacitor indicates the integrated value of the first signal multiple times.
  • the sampling of the second signal from the pixel is performed in the sampling period within the second period using the first capacitor,
  • the simultaneously sampled signal is transferred to the second capacitor of the first capacitor circuit.
  • the first capacitor is sampled in the reference voltage sampling period in the second period in response to the voltage signal from the D / A conversion circuit.
  • pixel sampling and signal transfer to the second capacitor are performed at the same time, and integration is performed with the opposite polarity to that of the first period, resulting in accumulation in the first capacitor circuit.
  • the charge represents the integral value associated with the difference between the first signal and the second signal.
  • the A / D conversion circuit provides a signal corresponding to the number of appearances of the first value among the first and second values of the digital signal corresponding to the signal from the output of the gain stage.
  • the number of appearances corresponds to the upper A / D conversion value output by the A / D converter circuit in response to the input.
  • the gain stage performs an operation for cyclic A / D conversion in a third period after the first and second periods.
  • a ternary digital signal corresponding to the signal from the output of the stage is provided in the third period.
  • the gain stage includes another feedback switch connected between one end of the first capacitor and the non-inverting output, and a transfer switch connected between the other end of the first capacitor and the inverting input. That power S.
  • cyclic A / D conversion is performed on the charge accumulated in the first capacitor circuit when the second period has elapsed.
  • the charge is sampled in the first capacitor via another feedback switch during the sampling period of the third period.
  • the charge is rearranged by applying a voltage signal from the D / A converter circuit to the first capacitor during the transfer period of the third period.
  • a new voltage value is generated at the output of the gain stage.
  • the A / D conversion circuit generates a digital signal in the cyclic cycle.
  • the A / D converter according to the present invention may have a fully differential configuration.
  • the fully differential A / D converter according to the present invention can perform cyclic A / D conversion in the third period after the first and second periods.
  • the first capacitance circuit in the first capacitance circuit, one end of the second capacitor is connected to the inverting input, and the second switch is connected to the other end of the second capacitor.
  • the first capacitance circuit includes a fifth capacitor connected to the first node between the other end of the second capacitor and the second switch. It is preferable. According to this A / D converter, it is possible to reduce the voltage dependency of noise caused by switching of the second switch (for example, charge injection noise in the MOS analog switch used as the second switch). Can do.
  • one end of the fourth capacitor is connected to the inverting input in the second capacitor circuit, and the fourth switch is connected to the fourth capacitor.
  • the second capacitance circuit is connected to the second node between the other end of the fourth capacitor and the fourth switch.
  • a sixth capacitor connected to can be included. According to this A / D converter, the voltage dependency of noise caused by switching of the fourth switch (for example, the charge injection noise in the MOS analog switch used as the fourth switch) is reduced. be able to.
  • the A / D converter includes an input between a pixel of a CMOS image sensor and a gain stage. And a preamplifier connected between the power and providing the first and second signals.
  • the preamplifier includes an operational amplifier circuit, a first capacitor connected to an input of the operational amplifier circuit, a second capacitor connected between an output and an input of the operational amplifier circuit, an output and an input
  • the signal from the pixel is amplified according to the capacitance ratio of the first and second capacitors.
  • the first signal includes a component related to the noise of the preamplifier
  • the second signal includes the component related to the noise of the preamplifier, the signal from the pixel when the pixel is placed in the reset state, and the pixel is a light-induced signal. Contains a component indicating the difference from the signal from the pixel when placed in the output state.
  • the readout circuit for an image sensor.
  • the pixel of the image sensor generates a first signal when in the pixel force S reset state and generates a second signal when the pixel is in the light induced signal output state.
  • the readout circuit includes (a) an operational amplifier circuit, a first capacitor connected to the input of the operational amplifier circuit, and a second capacitor connected between the output and input of the operational amplifier circuit.
  • a preamplifier for amplifying the first signal and the second signal according to the capacitance ratio of the first and second capacitors and (b) a sampling switch connected to the output of the preamplifier A plurality of integrations of the first signal are performed using the sampling switch and a plurality of integrations of the amplified second signal are performed so that the polarity is opposite to that of the integration of the first signal. And an integrator that amplifies the difference between the first signal and the second signal by using the switch.
  • integration of the amplified first signal is performed a plurality of times, and integration of the amplified second signal is performed a plurality of times so that the output of the preamplifier has a reverse polarity. Since the integrator does, the amplified signal indicating the difference between the first signal and the second signal provides the difference.
  • the A / D converter according to the present invention further includes a readout circuit, and the readout circuit is connected between the pixel of the CMOS image sensor and the input of the gain stage.
  • an A / D converter and a readout circuit capable of performing noise cancellation on a signal from a pixel of a CMOS image sensor are provided.
  • FIG. 1 is a circuit diagram of an A / D converter according to the present embodiment.
  • FIG. 2 is a block diagram of a CMOS image sensor.
  • FIG. 3 is a drawing showing a timing chart for the operation of the A / D converter.
  • FIG. 4 is a drawing showing a timing chart for the operation of the A / D converter.
  • FIG. 5 is a diagram showing input / output characteristics of a gain stage by simulation.
  • FIG. 6 is a circuit diagram of an A / D converter according to the present embodiment.
  • FIG. 7 is a drawing showing a timing chart for the operation of the A / D converter.
  • FIG. 8 is a drawing showing a timing chart for the operation of the A / D converter.
  • FIG. 9 is a drawing showing the operation of integral A / D conversion.
  • FIG. 10 is a drawing showing the operation of cyclic A / D conversion.
  • FIG. 11 is a drawing showing a readout circuit of an image sensor.
  • FIG. 12 is a drawing showing a timing chart for this readout circuit.
  • FIG. 13 is a drawing showing a CMOS image sensor.
  • FIG. 14 is a drawing showing the operation of a multiple integration readout circuit.
  • FIG. 15 is a drawing showing the operation of a multiple integration readout circuit.
  • FIG. 16 is a graph showing the relationship between preamplifier gain and input conversion noise.
  • FIG. 1 is a circuit diagram of the A / D converter according to the present embodiment.
  • the A / D converter 11 is used for a CMOS image sensor.
  • FIG. 2 is a block diagram of a CMOS image sensor.
  • the A / D converter 11 is used in the CMOS image sensor 1.
  • the cell array 2 has CMOS image sensor pixels 2a arranged in the row direction and the column direction.
  • FIG. 2 shows an example of the CMOS image sensor pixel 2a.
  • the pixel 2a generates the first signal S1 in the reset state and the second signal S2 in the photoinduced signal output.
  • An input 13 of the A / D converter 11 is connected to the pixel 2a.
  • the input 15a of the gain stage 15 receives the signal from the pixel 2a.
  • the A / D converter 11 performs sampling of the first signal S 1 and integration of the sample values in the first period T1 and integration of the second signal S2 in the second period T2. Perform sampling and integration of sample values.
  • the A / D conversion circuit 17 provides a digital signal corresponding to the signal from the output 15b of the gain stage 15 during the second period T2, and this digital signal is supplied with the first and second values (for example, , “1” and “0”).
  • the A / D conversion circuit 17 includes comparators 17b and 17c for 1.5-bit A / D conversion.
  • the circuit 18 is connected to the output of the A / D conversion circuit 17 (for example, the output of the comparator 17b), and provides a signal S corresponding to the number of appearances of the first value (for example, “1”).
  • the D / A converter circuit 21 responds to the control signal V with the first
  • a predetermined voltage signal is provided to the gain stage 15 in the period T1, and a voltage signal is provided to the gain stage 15 in the second period T2 in response to the control signal V.
  • gain Stage 15 includes an operational amplifier circuit 23.
  • One end 25 a of the first capacitor 25 is connected to the output 21 a of the D / A conversion circuit 21, and the other end 25 b of the first capacitor 25 is connected to the inverting input 23 a of the operational amplifier circuit 23.
  • the first switch 24 is connected between the input 13 and the capacitor end 25a. The first switch 24 operates in response to the clock ⁇ 3 and is used to sample the signal from the pixel 2a.
  • a first capacitor circuit 27 is connected between the inverting input 23a and the non-inverting output 23b.
  • a second switch 29 and a second capacitor 31 connected in series are connected between the inverting input 23a and the non-inverting output 23b.
  • the second switch 29 operates in response to the clock ⁇ 3 and is used for integration into the second capacitor 31.
  • the first capacitor circuit 27b can be used instead of the first capacitor circuit 27.
  • a first feedback switch 33 is connected between the inverting input and the non-inverting output.
  • CMOS image sensor 1 vertical shift register 3 is connected to a row of cell array 2, and A / D converter array 4 is connected to a column of cell array 2.
  • the A / D converter array 4 includes a plurality of A / D converters arranged in an array.
  • a / D converter 11 can be used as each A / D converter.
  • a data register 5 is connected to the A / D converter array 4, and an A / D conversion value corresponding to a signal from the pixel 2 a is stored in the data register 5.
  • the data register 5 provides the digital signal to the redundant representation non-redundant representation conversion circuit 7 in response to the signal from the horizontal shift register 6. Redundant representation Non-redundant representation conversion circuit 7 generates an N-bit digital code corresponding to the signal from pixel 2a.
  • Pixel 2a receives one pixel of light associated with the photodiode D force image.
  • the gate of the select transistor M is connected to a row select line S extending in the row direction. reset
  • the transistor M is connected to the reset potential line Reset via the transistor M.
  • One current terminal (eg, drain) of transistor M is
  • Transistor is floating diffusion layer FD
  • the potential is supplied to the column line via the selection transistor M in accordance with the amount of charges.
  • the noise canceling operation is performed as follows. First, the reset control signal R is provided to the reset transistor M to reset the floating diffusion layer FD.
  • This reset level is read out through the amplification transistor M. Then charge transfer control
  • the signal T is supplied to the transfer transistor M, and the photo-induced signal charge is floated from the photodiode D.
  • the difference between the reset level and the signal level is obtained by using an integration / cyclic cascade A / D converter as shown in FIG. As a result, fixed pattern noise due to transistor characteristic variations of pixel 2a and reset noise generated when the floating diffusion layer is reset.
  • 3 and 4 are timing charts for the operation of the A / D converter.
  • an A / D converter that uses a single-ended operational amplifier circuit for the gain stage is described.
  • the input of the A / D converter receives a signal from one pixel in the image sensor array.
  • This circuit performs signal integration and coarse A / D conversion (hereinafter referred to as “integration A / D conversion”) while performing image noise cancellation.
  • Integral A / D conversion is performed during the first and second periods Tl and ⁇ 2.
  • cyclic A / D conversion is applied to the integral output.
  • the first signal S 1 (for example, a signal indicating a reset level) is sampled into four periods Tl l, T12, T13, and T14.
  • the second signal S2 (for example, a signal indicating the photoinduced signal level) is sampled in four periods T21, ⁇ 22, ⁇ 23, and ⁇ 24. These samplings provide, for example, 2-bit A / D conversion values during the period for integral A / D conversion. The number of samplings is an example, and the number is changed as necessary.
  • the A / D converter 11 performs an integration operation by sampling a number of times for the noise reduction processing, and reduces random noise generated in the amplification transistor and the noise cancellation circuit in the pixel. In addition, A / D conversion is performed to generate higher bits, ensuring a dynamic range. [0037]
  • the input 13 of the A / D converter 11 receives the first signal S1 (reset level signal value Vr) of the pixel in the initial part of the period Tl1 of the first period T1. At the sampling period T11
  • switches 24 and 33 are turned on, and this signal is sampled in capacitor 25.
  • Switch 29 is conducting according to clock ⁇ 3. During the integration period T11, the clock ⁇ s
  • the signal is transferred to the second capacitor 31 via the switch 29.
  • V (Vr-V)
  • V N X (Vr-V)
  • the D / A converter circuit 21 turns on the switch 21d in response to ⁇ of the control signal V, and
  • the reference voltage V is sampled in the capacitor 25 by turning on the switch 33 as well. Pull
  • the second signal S2 (signal level signal value V s) of the pixel is received at the input 13 of the A / D converter 11.
  • This signal S2 is switched in response to the clock ⁇ s in the sampling period T21.
  • the switch 29 is turned on in response to the clock ⁇ 3, so that the charge force switch proportional to the difference between the reference voltage V sampled on the capacitor 25 and the received Vs.
  • the D / A converter circuit 21 related to the operation of the A / D converter circuit 17 generates the voltage V.
  • the polarity is reversed depending on the order in which the voltage signals are received.
  • forward polarity an input signal is received at one end of the first capacitor 25 for sampling.
  • the charge is transferred to the second capacitor 31 by switching to provide a reference voltage to one end of the first capacitor 25 (capacitance).
  • the charge CI X ((input signal) (reference voltage)) is transferred to the second capacitor 31.
  • a reference voltage is first received at one end of the first capacitor 25.
  • the charge is transferred to the second capacitor 31 by switching to provide an input signal to one end of the first capacitor 25.
  • the charge C1 X ((reference voltage) (input signal)) is transferred to the second capacitor 31. Comparing these equations, the order of C1 X (reference voltage) and C1 X (input signal) is reversed. As will be explained later, forward polarity connection and reverse polarity connection can also be realized depending on whether the terminal to which the input is connected is applied to the inverting input or whether it is applied to the non-inverting input.
  • the output of the gain stage 15 is provided to a comparator (in this embodiment, the compensator 17b in the AZD conversion circuit 17 is used).
  • This comparator is given a reference voltage V for integral A / D conversion.
  • the comparison result V of the comparator is supplied to the logic circuit 19, and refl COMP is output from the logic circuit 19.
  • the D / A conversion circuit 21 operates according to the control signal V of the signal. However, the first signal sampler
  • the D / A conversion circuit 21 provides the voltage V regardless of the control signal V.
  • the comparator works as follows:
  • V N X (Vr-V) + ⁇ 1 ⁇ (V -Vs) + N2 X (V Vs)
  • the value N2 indicates the number of times that “1” appears in the output of the comparator, that is, the A / D converter circuit determines the first and second digital signals according to the signal from the output of the gain stage. A signal corresponding to the number of occurrences of the first value among the values is provided. The value of this signal can be counted using, for example, the circuit 18 connected to the A / D conversion circuit 17. Provided as signal S from A / D converter circuit 17. This value is above the A / D conversion value.
  • FIG. 1 shows an example of the circuit 18.
  • Circuit 18 includes first and second inputs 20a, 20b and an adder 20 having an output 20c, and a register (M bit) 22 having an input 22a and an output 22b.
  • a first input 20 a of the adder 20 receives a signal from one comparator 17 b of the A / D conversion circuit 17.
  • the second input 20b of the adder 20 receives a signal from the output 22b of the register 22.
  • the adder 20 provides the addition result (digital signal) of the received signal to the M-bit register 22.
  • the register 22 holds the addition result obtained by adding the values “1” and “0” of the signal V from the comparator 17b during the integral A / D conversion. register
  • the sampling of the first signal S1 is performed using the first capacitor 25 in the sampling period (for example, T11) within the first period T1.
  • the signal is transferred to the second capacitor 31 in response to a predetermined voltage signal from the D / A conversion circuit during an integration period (eg, period T11) within the first period. Sampling in the first period
  • the integration is performed alternately, and the electric charge accumulated in the second capacitor 31 indicates the integration value of the first signal S1 a plurality of times.
  • Sampling of the voltage signal from the D / A conversion circuit 21 is performed in the sampling period (for example, period T21) within the second period T2 using the first capacitor 25.
  • the sampled signal has an integration period (e.g. period T21) within the second period T2.
  • the A / D converter 11 will be further described with reference to FIG. 1 again.
  • the A / D converter circuit 17 outputs the output of the gain stage 15 so that the gain stage 15 performs the operation for cyclic A / D conversion in the first and second periods Tl and the third period ⁇ 3 after ⁇ 2.
  • a ternary digital signal V V consists of (dO, dl)) corresponding to the signal from 15b is provided in the third period.
  • the feedback switch 35 is connected between the capacitor end 25a and the non-inverted output 15b, and operates in response to the clock ⁇ Id.
  • the other end 25 b of the first capacitor 25 is connected to the inverting input 15 a and the first capacitance circuit 27 via the transfer switch 37.
  • the transfer switch 37 operates in response to the clock ⁇ 2.
  • Capacitor etc. A switch 39 is connected to the end 25b. Switch 39 operates in response to clock ⁇ 1 and is connected to provide a reference potential in a single-ended gain stage.
  • a cyclic A / D is applied to the gain stage output 15b generated by the charge accumulated in the first capacitor circuit when the second period has elapsed. Perform D conversion.
  • the charge is transferred from the first capacitor 25 to the second capacitor 31 via the transfer switch 37, and the charge is rearranged. As a result, a new voltage value is generated at the output 15b of the gain stage 15.
  • the signal from the gain stage 15 is converted into two reference voltages V in the A / D conversion circuit 21.
  • V V is, for example, V / 4 V / 4, respectively.
  • the output of the A / D conversion circuit 17 provides a redundant digital code.
  • the control circuit 19 In response to the redundant digital code, the control circuit 19 generates a control signal V for controlling the D / A conversion circuit 21.
  • the A / D conversion circuit 17 is connected to the digital signal in the cyclic cycle.
  • V (i) 2 XV (i- l) -V (i)
  • Voltage V is a positive value and is V V.
  • the D / A converter circuit 21 includes a voltage source 21a that provides the voltage V V and a control signal.
  • the digital signal D (i) is a digital signal
  • the voltage range is determined using the comparators 17 b and 17 c of the A / D conversion circuit 17. In order to obtain an A / D conversion value with 12-bit resolution in cyclic A / D conversion operation, it is necessary to perform one cyclic operation.
  • FIG. 5 is a diagram showing input / output characteristics when operating as an integral A / D converter of a gain stage obtained by simulation.
  • Figure 5 shows the results of simulation using two types of values as the reference voltage Vrefl for integration A / D conversion (number of integrations: 16).
  • Vrefl the reference voltage for integration A / D conversion
  • the full range of output voltage is 1 volt. (Power supply voltage) is exceeded.
  • the reference voltage for integral A / D conversion is preferably lower than the reference voltage for cyclic A / D conversion!
  • a reference voltage V is used, and this value is 0 volts, for example.
  • the A / D converter according to the present embodiment can have a full differential configuration instead of a single-ended configuration.
  • FIG. 1 again, an A / D converter with a fully differential configuration will be described.
  • one end 41 a of the third capacitor 41 is connected to the output 21 b of the D / A conversion circuit 21 and the other end 41 b is not connected via the switch 55.
  • the third switch 43 is connected between one end 25 a of the first capacitor 25 and one end 41 a of the third capacitor 41.
  • the second capacitor circuit 45 is connected between the non-inverting input 23c and the inverting output 23d, and has the same configuration as the first capacitor circuit 27.
  • the second capacitance circuit 45 includes the fourth switch 4 connected in series. 7 and a fourth capacitor 49 are provided.
  • the third feedback switch 51 is connected between the non-inverting input 23c and the inverting output 23d. The switch 51 operates in response to the clock ⁇ s, and the fourth switch 47 operates in response to the clock ⁇ 3.
  • the gain stage 15 of the A / D converter 11a has a complementary output 15c in addition to the output 15b.
  • the integral A / D conversion is performed in the first and second periods Tl and ⁇ 2.
  • the A / D converter 11a operates in the same manner as the single-ended A / D converter.
  • an integration operation is performed by sampling a number of times for the noise cancellation process, and random noise generated in the amplification transistor and the noise cancellation circuit in the pixel is reduced.
  • a / D conversion is performed to generate higher bits, so dynamic range is ensured.
  • the A / D converter 11a includes the following circuit elements in order to perform cyclic A / D conversion in the third period T3.
  • the sixth switch 39 is connected between the other end 25 b of the first capacitor 25 and the other end 41 b of the third capacitor 41.
  • a fourth feedback switch 53 is connected between one end 41a of the third capacitor 41 and the inverted output 23d.
  • An eighth switch 55 is connected between the other end 41b of the third capacitor 41 and the non-inverting input 23c. The fourth feedback switch 53 operates in response to the clock ⁇ Id, and the eighth switch 55 operates in response to ⁇ 2.
  • FIG. 6 is a circuit diagram of the A / D converter according to the present embodiment.
  • the A / D converter l ib is used for the CMOS image sensor, like the A / D converters 11 and 11a.
  • the A / D converter l ib includes a switch 57 that operates in response to a clock instead of the switch 24.
  • the A / D converter l ib also includes a switch 59 connected between the input 13 and one end 41a of the third capacitor 41, which is used to sample the signal from the CMOS image sensor. Used for. This switch 59 operates in response to a clock (i> sd).
  • 7 and 8 are timing charts for the operation of the A / D converter.
  • the A / D converter l ib operates according to the timing charts shown in FIG. 7 and FIG.
  • the clock for this is provided by the clock generator 61.
  • a clock generator similar to clock generator 61 has an A / D conversion function. Used for converters 11 and 11a.
  • the integration A / D conversion of the A / D converter l ib will be described with reference to FIGS.
  • the reset level signal Vr from the pixel of the CMOS image sensor is sampled a plurality of times to integrate the reset level signal Vr using the gain stage 15.
  • step (a) shown in FIG. 9 the reset level signal Vr is supplied to the input 15a, the predetermined voltage signal VRP from the D / A conversion circuit 21 is supplied to the input 15e, and the feedback switch is further supplied.
  • the inputs and outputs of the operational amplifier circuit 23 are connected by making 33 and 51 conductive. As a result, the electric charges of the capacitors 31 and 49 are reset, and the voltages Vr and V are sampled in the capacitors 25 and 41, respectively.
  • step (b) shown in FIG. 9 the switch 43 is turned on to connect one end of the capacitors 25 and 41, and the voltage sampled in the capacitors 25 and 41 is transferred to the capacitors 31 and 49.
  • V + and V— are generated at the outputs 15b and 15c of the gain stage 15, respectively.
  • V V + — V "
  • step (c) shown in FIG. 9 the reset level signal Vr and the voltage signal V are supplied to the inputs 15a and 15e. Do not reset the charge on capacitors 31 and 49
  • step (d) shown in FIG. 9 one end of the capacitors 25 and 41 is connected by conducting the switches 29 and 47 and the switch 43, and the voltage sampled in the capacitors 25 and 41 is connected. Is transferred to capacitors 31 and 49. V + and V — are generated at the outputs 15b and 15c of the gain stage 15,
  • V V + — V "
  • Steps (c) and (d) are repeated.
  • Gain stage 15 output in N iterations V + and V — are generated in 15b and 15c,
  • step (e) shown in Fig. 9 the voltage signal V and the signal level signal Vs are supplied to the inputs 15a and 15e.
  • step (f) shown in FIG. 9 the switches 29 and 47 and the switch 43 are turned on to connect one end of the capacitors 25 and 41, and the voltage sampled in the capacitors 25 and 41 is applied to the capacitor 31. , Forward to 49.
  • Gain stage 15 outputs 15b and 15c have V o respectively
  • the signal from the output of the gain stage 15 is compared with the reference voltage (for example, Vcom) in the A / D conversion circuit 17, and the comparison result is In the next step, the voltage signal supplied by the D / A conversion circuit 21 is determined.
  • Vcom reference voltage
  • step (g) shown in FIG. 9 the switches 29 and 47 are made non-conductive and the feedback switch computations 33 and 51 are made conductive so that the charges of the capacitors 31 and 49 are not reset.
  • the voltages V and V are sampled in capacitors 25 and 41, respectively.
  • step (h) shown in FIG. 9 switches 29, 47 and switch 43 are connected to connect one end of capacitors 25, 41, and capacitors 25, 41 to capacitors 31, 4 9 are connected. Transfer the sampled charge.
  • step (h) shown in FIG. 9 switches 29, 47 and switch 43 are connected to connect one end of capacitors 25, 41, and capacitors 25, 41 to capacitors 31, 4 9 are connected. Transfer the sampled charge.
  • Vcom reference voltage
  • step (e) to (f) and steps (g) to (!) Is selected according to the result, and the selected series of steps is repeated.
  • V + and V- are generated at the outputs 15b and 15c of the gain stage 15, respectively.
  • V v -V
  • N N1 + N2 is satisfied, and the D / A converter circuit supplies the voltage V in Nl integrations and supplies the voltage V in N2 integrations.
  • V v -V
  • V v -v
  • the amplified signal can be kept within the desired voltage range even if the signal from the pixel is amplified N times.
  • the signal amplitude is amplified N times by integration and the random noise amplitude is sqrt (N) times by integration of N times, so the signal-to-noise ratio (S / N ratio) is improved by the integration operation.
  • Noise reduction effect can be obtained. For example, 16 times of integration can improve the S / N ratio by about 4 times. That is relative Noise becomes 1/4.
  • the value N2 is a high-order digital code. If the cyclic A / D conversion described later is applied to the residual signal of the gain stage 15, a low-order digital code having high resolution can be obtained.
  • FIG. 10 is a drawing showing the operation of cyclic A / D conversion. As shown in step (a) of FIG. 10, the feedback switches 35 and 53 are turned on, and the residual signal of the gain stage 15 is sampled in the capacitors 25 and 41. Next, as shown in step (a) of FIG.
  • the D / A conversion circuit 21 applies a voltage corresponding to the capacitor 25, 41 to the capacitor 25,
  • a / D conversion circuit 17 is used to generate a digital signal from the output signal of gain stage 15. Repeat steps (a) and (b) to perform cyclic A / D conversion for the desired number of bits.
  • the capacitor circuit 27b for the capacitor circuits 27 and 45 is used. be able to.
  • the capacitance circuit 27b preferably includes a capacitor 30 (capacitance value Cst) connected to the first node nodel between the other end 31b of the second capacitor 31 and the second switch 29.
  • Capacitor 30 reduces noise caused by switching of second switch 29 (for example, MOS analog switch used as second switch 29! / Or voltage dependence of charge injection noise) it can.
  • the capacitor circuit 27b When the capacitor circuit 27b is used instead of the capacitor circuit 45, one end 31a of the second capacitor 31 is connected to the non-inverting input 23c.
  • the second switch 29 is connected between the other end 31b of the second capacitor 31 and the inverted output 23d.
  • the capacitor circuit 27b uses the capacitor 30, the voltage dependence of charge injection noise can be reduced.
  • the A / D converters 11, 11a, and ib according to the first and second embodiments may include a preamplifier 63.
  • the preamplifier 63 is connected between the pixel 2a of the CMOS image sensor and the input 15a of the gain stage 15.
  • the preamplifier 63 is connected between the operational amplifier circuit 65, the first capacitor 67 connected to the inverting input 65a of the operational amplifier circuit 65, and the output 65b and the input 65a of the operational amplifier circuit 65.
  • Second capacitor 69 and switch 71 and amplifies the first and second signals S 1 and S 2 according to the capacitance ratio (C / C) of the first and second capacitors 67 and 69 .
  • the preamplifier 63 is effective to arrange the preamplifier 63 in parallel in an array on the column of the image sensor array 2 as shown in FIG.
  • the clock ⁇ sp is activated to make the switch 71 conductive.
  • the input of the preamplifier 63 receives the reset level signal Vr from the pixel 2a. This signal is sampled on capacitor 67 (C). After that, switch 71 is turned off.
  • the preamplifier 63 generates the output voltage V. Next, turn on preamplifier 63.
  • the force receives the signal level signal Vs from the pixel 2a. At this time, the preamplifier 63 generates the output voltage V.
  • the voltage V is displayed by the switch 71 in response to the clock ⁇ sp at the input / output of the preamplifier 63.
  • V V + Vnf + Vnl (1)
  • the noise component includes noise (freeze noise) Vnf sampled by the capacitance of the preamplifier 63 and expressed as a fixed value, and noise Vnl that varies with time.
  • the voltage V includes the following components.
  • V (Vr— Vs) X C / C + V + Vnf + Vn2 (2)
  • the first term is the transfer charge from the capacitor C force to the capacitor C, and the noise level from the pixel.
  • the capacitor C When the signal level signal from the pixel is received after that, the capacitor C has Q
  • the third term corresponds to freeze noise Vnf and time-varying noise Vn2.
  • the noise component common to the two levels Vs and Vr is canceled and amplified by the ratio of the difference (Vr ⁇ Vs) forces S and C. Amplified (Vr— Vs) X C / Noise component, etc.
  • Equation (2) shows that the pixel force, the force S for performing noise cancellation (determining the difference between Vr and Vs) for these signals, and the freeze noise component remain.
  • Equation (3) there is no correlation between the time-varying components Vnl and Vn2, so the noise due to that component increases.
  • the ratio C / is greater than 8.
  • the preamplifier may have a fully differential configuration, or a single-ended input or single-ended output amplifier may be used instead of the internal operational amplifier.
  • an A / D converter is provided.
  • This A / D converter is particularly suitable for integration in the column of image sensors, and with a simple circuit configuration, it is possible to read out image sensor signals with low noise, and a wide dynamic range; Output high-resolution digital values.
  • the noise from the image sensor pixels is reduced by sampling the signal many times and amplifying by integration.
  • the intermediate result (integral value) of the above integration is sequentially compared with a reference value by a comparator. When the comparison result indicates that the integrated value is larger than the reference value, subtracting a predetermined value from the integrated value suppresses saturation of the output of the A / D converter during the integration operation, and this subtraction.
  • cyclic A / D conversion is performed using the circuit used for noise cancellation and integration, and A / D conversion of the lower bits is performed.
  • a high-resolution digital code is obtained by combining the upper bits from the integral A / D conversion and the lower bits from the cyclic A / D conversion.
  • a preamplifier is provided prior to the integration A / D conversion, and the freeze noise generated by the preamplifier is removed to read out a signal with even lower noise.
  • FIG. 11 is a drawing schematically showing a readout circuit for a CMOS image sensor.
  • FIG. 12 shows a timing chart for this readout circuit.
  • the pixel of the CMOS image sensor generates the first signal in the reset state and the second signal in the light receiving state.
  • FIG. 13 shows an image sensor.
  • the read circuit 81 includes a print amplifier 83 and an integrator 85.
  • the preamplifier 83 is connected between the operational amplifier circuit 87, the first capacitor 89 connected to the inverting input 87a of the operational amplifier circuit 87, and the non-inverting output 87b and the inverting input 87a of the operational amplifier circuit 87.
  • Second capacitor 91 is included.
  • Preamplifier 83 amplifies first signal S1 and second signal S2 received at input 93 according to the capacitance ratio of first and second capacitors 89 and 91.
  • the printer 83 includes a switch 95 connected between the non-inverting output 87b and the inverting input 87a of the operational amplifier circuit 87, and the switch 95 is responsive to the clock.
  • the non-inverted input 87c of the operational amplifier circuit 87 is connected to, for example, a ground line and! /, And a reference potential line! /.
  • the integrator 85 includes a sampling switch 97 connected to the output 83a of the preamplifier 83, and performs a plurality of integrations of the amplified first signal using the sampling switch 97.
  • the sampling signal 97 is used to integrate the amplified second signal a plurality of times, thereby amplifying the difference between the first signal and the second signal.
  • the increase Performs multiple integrations of the first amplified signal and multiple integrations of the amplified second signal so that the output 85a of the preamplifier 83 has the opposite polarity of the input 85a of the integrator 85.
  • the integrator 85 provides an amplified signal indicating the difference between the first signal S 1 and the second signal S 2.
  • a first capacitor 98 is connected between the inverting input 99a of the operational amplifier circuit 99 and the switch 97.
  • Switch 97 responds to clock ⁇ 1.
  • a capacitor circuit 101 is connected between the non-inverting output 99b and the inverting input 99a of the operational amplifier circuit 99.
  • Capacitance circuit 101 includes a second capacitor 103 and a switch 105 connected in series.
  • Integrator 85 includes a switch 107 connected between non-inverting output 99b and inverting input 99a of operational amplifier circuit 99, and switch 107 is responsive to clock ⁇ 2.
  • Capacitance circuit 101 also includes a reset switch 111 connected to a common node node3 of second capacitor 103 and switch 105.
  • the capacitor circuit 101 includes a capacitor 109 having one end connected to the common node node3, and the other end of the capacitor 109 is connected to a reference potential line such as a ground line. Capacitor 109 serves to reduce the voltage dependence of the switching noise of reset switch 1 1 1. A common node node4 between the first capacitor 98 and the switch 97 is connected to the switch 112 for supplying the reference voltage V. Si
  • the tube 112 operates in response to the clock ⁇ 3.
  • a sample / hold (S / H) circuit 1 13 is connected to the output 85b of the integrator 85.
  • the S / H circuit 1 13 includes a holding capacitor 1 1 5 and a holding capacitor 1 1 5
  • a sampling switch 1 1 7 connected between one end 1 1 5a and the output 85b of the integrator 85.
  • the held signal is connected to the horizontal scanning line 121 via the synchronization switch 1 19.
  • a non-inverting input of the operational amplifier circuits 87 and 99 is supplied with a reference potential such as a ground potential.
  • the readout circuit 81 shown in FIG. 11 has a single-ended configuration, an operational amplifier circuit with a fully differential configuration can be used for the preamplifier and the integrator. Also, for example, cyclic A / D conversion can be performed by connecting an A / D converter to the output of the integrator 85.
  • FIG. 13 shows a block diagram of the image sensor la.
  • This array of readout circuits 81 is The image cell array 2 can be provided in a column. Thus, the readout circuit 81 can read out the image sensor signal with low noise by a simple circuit configuration.
  • the timing chart shows the reset level integration period T and the signal level integration period TS.
  • the reset level integration period T is divided into four periods ⁇ to T.
  • R Rl R4 is integrated, and the signal level integration period ⁇ is integrated in each of the four periods ⁇ to ⁇
  • the preamplifier 83 is reset using the switch 95. After period T
  • the clock ⁇ is performed in parallel with the period ⁇ of the signal level integration period ⁇ .
  • the clock ⁇ is performed in parallel with the period ⁇ of the signal level integration period ⁇ .
  • switch 97 In response to 1, switch 97 is conducting for almost the entire period ⁇ , T. Signal
  • the second signal S2 is provided to the preamplifier 83 in response to the clock TXi.
  • the preamplifier 83 samples the amplified second signal S2 in the capacitor 98 via the switch 97 in response to the clock ⁇ 1.
  • the clock ⁇ 1 is active in the first half of each period.
  • the clock ⁇ 1 is active in the second half of each period. Therefore
  • Integration in the integrator 85 during the reset level integration period T is performed during the reset level integration period T.
  • the first signal (reset level) S1 of the pixel 2a is sampled by the preamplifier 83 with respect to the output.
  • the reset switch 95 is turned on to reset the capacitor 91.
  • noise associated with the reset operation is generated at the output 83a of the preamplifier 83.
  • the integrator 85 performs sampling a number of times in order to integrate this first signal S 1.
  • the second signal (signal level) S 2 of the pixel 2 a is applied to the preamplifier 83.
  • This signal is amplified by the capacitance ratio of the capacitors 89 and 91 in the preamplifier 83.
  • the integrator 85 generates a signal indicating the difference between the first signal S1 and the second signal S2.
  • the integrator 85 samples the signal many times so that the signal from the output 83a of the preamplifier 83 has a reverse polarity.
  • the output of the integrator provides a signal amplified by integration while taking the difference between the first signal S1 and the second signal S2 from the output 83a of the preamplifier 83.
  • the integration result is sampled and stored by the S / H circuit 113, and is read out by the horizontal scanning line 121.
  • FIG. 14 and 15 are diagrams showing the operation of the multiple integration readout circuit.
  • FIG. 12 in the example operation below the force at which sampling is performed four times, integration is performed twice for each of the reset level and signal level from pixel 2a.
  • V and V are used as the first and second signals S 1 and S 2.
  • step (a) the reset level signal V of the pixel 2a is applied to the input 83b of the preamplifier 83.
  • the signal VR is sampled on the capacitor 89 by connecting the inverting input 87a of the operational amplifier circuit 87 to the non-inverting output 87b through the switch 95.
  • the switch 107 is turned on to connect the inverting input 99a and the non-inverting input 99b of the operational amplifier circuit 99, and the switch 111 is turned on in response to the clock.
  • the electric charge of the capacitor 103 is reset.
  • the switch 97 is turned on.
  • the electric charge of the capacitor 98 is reset.
  • step (b) the switch 95 is turned off in response to the clock ⁇ ⁇ and the clock 95
  • the switch 107 non-conductive in response to the phi gamma 2.
  • the capacitor 91 samples the noise component generated by the switch or amplifier and appears at the output 83a.
  • the integrator 85 samples the signal from the preamplifier 83 into the capacitor 98 through the switch 97.
  • step (c) switch 111 of integrator 85 is turned off and switch 105 is turned on to integrate the charge of capacitor 98 into capacitor 103. At this time, the voltage of the following formula appears at the output of the integrator 85.
  • V (1) C / C X Vndl (l) + C / C X C / C X Vnpd (l)
  • Vndl (l) and Vnpd (l) are noise components (noise that varies with time) of the source follower of the preamplifier 83 and the pixel 2a, respectively.
  • the numbers in parentheses correspond to the order of the steps.
  • the first term is noise caused by the preamplifier 83
  • the second term is noise caused by the pixel 2a
  • this noise is amplified by the preamplifier 83.
  • step (d) the switch 97 is turned off in response to the clock ⁇ 1 and the switch 112 is turned on in response to the clock ⁇ 3.
  • Supply voltage VREF to capacitor 98 of integrator 85 The electric charge corresponding to this voltage moves from the capacitor 98 to the capacitor 103. At this time, the voltage of the following formula appears at the output of the integrator 85.
  • V (1) C / C X (Vnfl (l) + Vndl (l) -VREF) + C / C XC / C XVnpd
  • Vnfl (l) is freeze noise of the preamplifier 83. Freeze noise exists as a fixed charge sampled in a capacitor and does not vary with time.
  • step (e) switch 105 is turned off in response to clock ⁇ 2. Since one end of the capacitor 103 (capacitor terminal connected to the output of the integrator) is open, the integration result is held in the capacitor 103. In response to the clock ⁇ ⁇ 2, the switch 107 is conducted to connect the inverting input 99a of the operational amplifier circuit 99 to the non-inverting output 99b.
  • step (2) the second signal S2 is supplied to the input 93 of the readout circuit 81.
  • the preamplifier 83 amplifies the signal S2.
  • the capacitor 98 of the integrator 85 receives the amplified signal. At this time, the following voltage appears at the output of the integrator 85.
  • V (1) C / C X (Vnfl (l) + Vndl (l) -V -Vndl (3)) + C / C XC / C
  • step (g) switch 97 is turned off in response to clock ⁇ 1 and switch 112 is turned on in response to clock ⁇ 3.
  • Supply voltage VREF to capacitor 98 of integrator 85 The electric charge corresponding to this voltage moves from the capacitor 98 to the capacitor 103. At this time, the voltage of the following formula appears at the output of the integrator 85.
  • V (1) C / C X (Vnfl (l) + Vndl (l) -V — Vndl (3) — Vndl (4) — Vnfl (
  • the freeze noise component Vnfl of the preamplifier 83 is first canceled. Also, by sampling N times, the input signal (V -V W times is amplified.
  • the time-varying noise components (Vnpd, Vndl) are also integrated, the time-varying noise components are uncorrelated and random. Therefore, as a result of N integrations, the signal component (V -V) is amplified by sqrt (2 XN— 1) times in amplitude while the signals V and V are N
  • the gain of the preamplifier 83 (determined by the capacitor ratio C /) can be increased.
  • the time-varying noise component is reduced by the band limiting effect of the preamplifier 83.
  • the ratio C / C is 8 or more.
  • FIG. 16 is a graph showing estimation by noise analysis. “INT” in the figure indicates the number of integrations.
  • the preamplifier gain is 1 and the integration is not performed multiple times, the total input equivalent noise including thermal noise and i / f noise is 232 H Vrms, but the preamplifier gain is 32. When doubled, it is reduced to 56.4 Vrms. When the preamplifier gain is 32 times and 16 integrations are performed, the gain is reduced to 18.4 Vrms. It is assumed that the conversion gain is 60 V / e—, and this value is equivalent to 0.3 or less in terms of equivalent noise electrons. If the noise is 0.3 or less in terms of the number of equivalent electrons, the discrete level generated according to the number of signal electrons can be roughly identified.

Description

明 細 書
AZD変換器および読み出し回路
技術分野
[0001] 本発明は、 CMOSイメージセンサのための A/D変換器および読み出し回路に関 する。
背景技術
[0002] 非特許文献 1の回路では、カラムに接続された高利得アンプを用いてカラムからの 信号を増幅することによって、信号に対するノイズの影響を少なくする。非特許文献 2 の回路では、ノイズの低減と広いダイナミックレンジとの両立を図るために、アンプが 1 倍の増幅率と 8倍の増幅率を持っている。非特許文献 3の回路は、低ノイズの信号読 み出しを提供している。この読み出しでは、イメージセンサの周辺回路は、高利得の アンプを用いた 2段のノイズキャンセル回路を含む。
[0003] 特許文献 1には、 A/D変換アレイ及びイメージセンサが記載されて!/、る。 A/D変 換アレイ及びイメージセンサでは、 3個のキャパシタを用いて信号レベルとリセットレ ベルとの差を生成すると共にこの差を n倍に増幅する。また、特許文献 2には、デイジ タルノイズキャンセル機能をもつイメージセンサが記載されてレ、る。このイメージセン サでは、そのカラムにおいてアナログ領域でのノイズキャンセル回路を用いることなく 、イメージアレイの信号レベルとリセットレベルのそれぞれの A/D変換を行ってディ ジタル値を生成した後に、その差を求めている。
非特許文献 1 : Α· Krymski, N. haliullin, H rymski, N. haliullin, H. Rhodes ， n 2e noise 1. ^Megapixel CMOS sensor," Proc. IEEE workshop CCD an d Advanced Image Sensors, Elmau, Germany.
非特許文献 2 : M. Sakakibara, S. awahito, D. Handoko, N. Nakamura, H. S at oh, M. Higashi, . Mabuchi, H. Sumi,"A high-sensitivity CMOS image sen sor with gain-adaptive column amplifiers, IEEE J. Solid—State Circuits, vol.
40， no. 5， pp. 1147-1156， 2005.
非特許文献 3 : N. awai, S. Kawahito, "Noise analysis of high-gain low-noise column readout circuits for CMOS image sensors", IEEE Trans. Electron D evices, vol.51, no.2, pp.185— 194 (2004).
特許文献 1 :特開 2005— 136540号公報
特許文献 2 :特開 2006— 25189号公報
発明の開示
発明が解決しょうとする課題
[0004] CMOSイメージセンサの最近の画質向上は著しい。 CMOSイメージセンサは、カラ ムに接続された周辺回路を含み、この周辺回路は、増幅機能を備えた読み出し回路 を用いてノイズを低減する。故に、この周辺回路を用いて、非常に低ノイズのイメージ センサが実現できる。上記の文献には、カラム処理回路による増幅を利用してノイズ を低減することが記載されて!/、る。
[0005] しかしながら、非特許文献 1の回路において行われるような単純な増幅では、信号 のダイナミックレンジが失われてしまい、この結果、高感度 ·低雑音化と大きなダイナミ ックレンジの両方を得ることができない。非特許文献 2の回路では、アンプ力 ¾種類の 利得しか持たな!/、ので、 A/D変換のために必要な所望の階調を得ることには限界 がある。非特許文献 3は、アンプの利得を高くすることによって非常に低雑音にできる 可能性が述べられているが、この方式も単純増幅であり、高感度'低雑音化と大きな ダイナミックレンジの両立は困難である。
[0006] 本発明は、このような事情を鑑みて為されたものであり、 CMOSイメージセンサの画 素からの信号にノイズキャンセルを施すことが可能な A/D変換器および読み出し回 路を提供することにある。
課題を解決するための手段
[0007] 本発明に係る一側面は、イメージセンサのための A/D変換器である。 A/D変換 器は、（a)前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズ に係る成分を含む第 1の信号の複数回の標本化および標本値の積分を第 1の期間 に行うと共に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る 成分を含む第 2の信号の複数回の標本化および標本値の積分を第 1の信号に対す る積分とは逆極性となるように第 2の期間に行うためのゲインステージと、 (b)前記ゲ インステージの前記出力からの信号に応じた第 1および第 2の値を取りうるディジタノレ 信号を提供する A/D変換回路と、（c)前記第 1の値の出現回数に対応する信号を 提供する回路と、 (d)前記ディジタル信号に応答して制御信号を生成する論理回路 と、（e)前記第 1の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に 、前記第 2の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を 行う D/A変換回路とを備える。前記ゲインステージは、前記標本化のための第 1の キャパシタと、前記積分のための第 2のキャパシタと、前記第 1のキャパシタに標本化 された信号を前記第 2のキャパシタへ積分するための演算増幅回路とを含む。
[0008] 本発明に係る別の側面は、イメージセンサのための A/D変換器である。この A/
D変換器は、 ω前記イメージセンサからの信号を受ける入力と出力とを有しており、 ノイズに係る成分を含む第 1の信号の複数回の標本化および標本値の積分を第 1の 期間に行うと共に、前記イメージセンサの画素からの光誘起信号およびノイズに係る 成分を含む第 2の信号の複数回の標本化および標本値の積分を第 1の信号に対す る積分とは逆極性となるように第 2の期間に行うためのゲインステージと、 (b)前記ゲ インステージの前記出力からの信号に応じた第 1および第 2の値を取りうるディジタノレ 信号を提供する A/D変換回路と、（c)前記第 1の値の出現回数に対応する信号を 提供する回路と、 (d)前記ディジタル信号に応答して制御信号を生成する論理回路 と、（e)前記第 1の期間に前記ゲインステージに所定の電圧信号を提供すると共に、 前記第 2の期間に前記制御信号に応じて前記ゲインステージに電圧信号を提供する D/A変換回路とを備え、前記ゲインステージは、（al)演算増幅回路と、前記 D/A 変換回路に接続された一端および前記演算増幅回路の反転入力に接続された他端 を有する第 1のキャパシタと、（a2)前記入力と前記第 1のキャパシタの前記一端との 間に接続されており前記イメージセンサからの信号を標本化するための第 1のスイツ チと、（a3)直列に接続された第 2のキャパシタおよび第 2のスィッチを有し、前記演算 増幅回路の非反転出力と前記反転入力との間に接続された第 1の容量回路と、 (a4 )前記反転入力と前記非反転出力との間に接続された第 1の帰還スィッチとを含む。
[0009] この A/D変換器によれば、ノイズに係る成分を含む第 1の信号に対する複数回の 標本化と積分および画素からの光誘起信号およびノイズに係る成分を含む第 2の信 号に対する複数回の標本化と、第 1の信号とは逆極性での積分を第 1及び第 2の期 間にそれぞれ行うので、第 1の容量回路に蓄積された電荷は第 1の信号と第 2の信号 との差分に関連づけられた積分値を表す。この差分は、画素の光誘起信号成分に対 応しており、複数回の積分により N倍 (N :積分の回数)されるけれども、回路起因のラ ンダムノイズ成分は sqrt (N)倍（「sqrt」は平方根を示す）される。このため、 S/N比 は sqrt (N)倍に改善される。また、 A/D変換回路は、ゲインステージの出力からの 信号に応じたディジタル信号の第 1および第 2の値のうち第 1の値の出現回数に対応 する信号を提供する。この出現回数は、 A/D変換回路が、その入力に応答して出 力した上位の A/D変換値に対応する。
[0010] 本発明に係る A/D変換器では、前記ゲインステージは、前記ゲインステージの前 記出力からの信号に応じたディジタル信号に対応して前記 D/A変換回路から提供 される電圧信号に用いて、前記第 1および第 2の期間の後の第 3の期間に巡回 A/ D変換を行うことが好ましい。
[0011] 本発明に係る A/D変換器では、前記 A/D変換回路は、前記ゲインステージの 前記出力からの信号を第 1および第 2の参照信号と比較する比較器を含むことがで きる。前記比較器は、前記第 1の参照信号を前記第 2の期間に受け、前記比較器は 、前記第 2の参照信号を前記第 3の期間に受ける。この A/D変換器では、前記第 2 の参照信号の値は、前記第 1の参照信号の値より小さいことが好ましい。
[0012] 本発明に係る A/D変換器では、前記第 1のキャパシタは、前記標本化のために前 記第 1および第 2の信号を受けるように設けられており、前記ゲインステージは、前記 D/A変換回路からの信号提供および前記第 1のキャパシタへの標本化のいずれか 一方に応答して、前記演算増幅回路を用いて前記第 1の信号を前記第 2のキャパシ タへ積分し、前記ゲインステージは、前記 D/A変換回路からの信号提供および前 記第 1のキャパシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用 いて前記第 2の信号を前記第 2のキャパシタへ積分する。
[0013] 本発明に係る A/D変換器では、前記ゲインステージは、前記標本化のための第 3 のキャパシタおよび前記積分のための第 4のキャパシタを更に含むことができる。前 記第 1および第 3のキャパシタの一方は、前記標本化のために前記第 1の信号を受 けるように設けられており、前記第 1および第 3のキャパシタの他方は、前記標本化の ために前記第 2の信号を受けるように設けられており、前記演算増幅回路は、前記 D /A変換回路からの信号に応答して、前記第 1および第 3のキャパシタに標本化され た値を前記第 2および第 4のキャパシタに積分する。
[0014] 本発明に係る A/D変換器では、画素は CMOSイメージセンサの画素である。画 素の浮遊拡散層力 ^セット状態にあるとき、画素からの信号により前記第 1の信号が 提供される。リセット後に画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき、画 素からの信号により前記第 2の信号が提供される。
[0015] この A/D変換器によれば、画素の浮遊拡散層力 Sリセット状態にあるとき、画素から の第 1の信号の標本化が第 1のキャパシタを用いて第 1の期間内の標本化期間で行 われると共に、標本化された信号は、 D/A変換回路からの所定の参照電圧信号に 応答して第 1の容量回路の第 2のキャパシタに第 1の期間内の積分期間で転送され る。標本化と積分とが第 1の期間に交互に行われ、第 2のキャパシタに蓄積された電 荷は第 1の信号の複数回の積分値を示す。前記リセット後に画素の浮遊拡散層が光 誘起電荷の蓄積状態にあるとき、画素からの第 2の信号の標本化が第 1のキャパシタ を用いて第 2の期間内の標本化期間で行われ、同時に標本化された信号は、第 1の 容量回路の第 2のキャパシタに転送される。第 1のキャパシタは、 D/A変換回路から の電圧信号に応答して第 2の期間内の参照電圧標本化期間で標本化される。第 2の 期間では、画素の標本化と第 2のキャパシタへの信号転送が同時に行われ、第 1の期 間とは逆極性での積分が行われる結果、第 1の容量回路に蓄積された電荷は第 1の 信号と第 2の信号との差分に関連づけられた積分値を表す。この差分は、画素の信 号成分に対応しており、複数回の積分により N倍されるけれども、ランダムノイズ成分 は sqrt (N)倍される。また、 A/D変換回路は、ゲインステージの出力からの信号に 応じたディジタル信号の第 1及び第 2の値のうち第 1の値の出現回数に対応する信号 を提供する。この出現回数は、 A/D変換回路が、その入力に応答して出力した上 位の A/D変換値に対応する。
[0016] 本発明に係る A/D変換器では、 A/D変換回路は、ゲインステージが第 1および 第 2の期間の後の第 3の期間に巡回 A/D変換のための動作を行うために、ゲインス テージの出力からの信号に応じた三値のディジタル信号を第 3の期間に提供する。 ゲインステージは、第 1のキャパシタの一端と非反転出力との間に接続された別の帰 還スィッチと、第 1のキャパシタの他端と反転入力との間に接続された転送スィッチと を含むこと力 Sできる。
[0017] この A/D変換器によれば、第 2の期間に経過のときに第 1の容量回路に蓄積され た電荷に巡回 A/D変換を行う。第 3の期間の標本化期間に別の帰還スィッチを介し て第 1のキャパシタに電荷を標本化する。第 3の期間の転送期間に D/A変換回路 力、らの電圧信号を第 1のキャパシタに加えることによって電荷の再配置を行う。この結 果、ゲインステージの出力に新たな電圧値が生成する。この電圧値に応答して、 A/ D変換回路が当該巡回サイクルにおけるディジタル信号を生成する。
[0018] 本発明に係る A/D変換器は、全差動構成であることができる。また、本発明に係 る全差動構成の A/D変換器は第 1および第 2の期間の後に第 3の期間に巡回 A/ D変換を行うことができる。
[0019] 本発明に係る A/D変換器では、第 1の容量回路において、第 2のキャパシタの一 端は反転入力に接続されており、第 2のスィッチは第 2のキャパシタの他端と非反転 出力との間に接続されており、第 1の容量回路は、第 2のキャパシタの他端と第 2のス イッチとの間の第 1のノードに接続された第 5のキャパシタを含むことが好ましい。この A/D変換器によれば、第 2のスィッチのスイッチングに起因するノイズ (例えば、第 2 のスィッチとして用いられた MOSアナログスィッチにおいては、チャージインジェクシ ヨンノイズ)の電圧依存性を低減することができる。
[0020] また、本発明に係る A/D変換器では、第 2の容量回路にお!/、て、第 4のキャパシタ の一端は反転入力に接続されており、第 4のスィッチは第 4のキャパシタの他端と反 転出力との間の第 2のノードに接続されており、第 2の容量回路は、第 4のキャパシタ の他端と第 4のスィッチとの間の第 2のノードに接続された第 6のキャパシタを含むこと ができる。この A/D変換器によれば、第 4のスィッチのスイッチングに起因するノイズ (例えば、第 4のスィッチとして用いられた MOSアナログスィッチにおいては、チヤ一 ジインジェクションノイズ）の電圧依存性を低減することができる。
[0021] 本発明に係る A/D変換器は、 CMOSイメージセンサの画素とゲインステージの入 力との間に接続され、第 1および第 2の信号を提供するプリアンプを更に備えることで きる。プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第 1のキ ャパシタと、該演算増幅回路の出力と入力との間に接続された第 2のキャパシタと、 出力と入力との間に接続されたスィッチとを含み、第 1および第 2のキャパシタの容量 比に応じて画素からの信号を増幅する。第 1の信号はプリアンプのノイズに係る成分 を含み、第 2の信号は、プリアンプのノイズに係る成分に加えて、画素がリセット状態 に置かれたときの画素からの信号と画素が光誘起信号出力状態に置かれたときの画 素からの信号との差分を示す成分を含む。
[0022] 本発明に係る別の側面は、イメージセンサのための読み出し回路である。イメージ センサの画素は、画素力 Sリセット状態にあるとき第 1の信号を生成すると共に、画素が 光誘起信号出力状態にあるとき第 2の信号を生成する。この読み出し回路は、（a)演 算増幅回路と、該演算増幅回路の入力に接続された第 1のキャパシタと、該演算増 幅回路の出力と入力との間に接続された第 2のキャパシタを含み、第 1および第 2の キャパシタの容量比に応じて第 1の信号および第 2の信号を増幅するプリアンプと、 ( b)プリアンプの出力に接続された標本化スィッチを含み、増幅された第 1の信号の複 数回の積分を該標本化スィッチを用いて行うと共に増幅された第 2の信号の複数回 の積分を、第 1の信号に対する積分とは逆極性となるように該標本化スィッチを用い て行うことによって、第 1の信号と第 2の信号との差分を増幅する積分器とを備える。
[0023] この読み出し回路によれば、増幅された第 1の信号の複数回の積分を行うと共に、 プリアンプの出力が逆極性になるように、増幅された第 2の信号の複数回の積分を行 うので、積分器は、第 1の信号と第 2の信号との差分を示す増幅された信号が差分を 提供する。
[0024] 本発明に係る A/D変換器は読み出し回路を更に備え、読み出し回路は、 CMOS イメージセンサの画素とゲインステージの入力との間に接続されている。
[0025] 本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して 進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らか になる。
発明の効果 [0026] 以上説明したように、本発明によれば、 CMOSイメージセンサの画素からの信号に ノイズキャンセルを施すことが可能な A/D変換器および読み出し回路が提供される
〇
図面の簡単な説明
[0027] [図 1]図 1は、本実施の形態に係る A/D変換器の回路図である。
[図 2]図 2は、 CMOSイメージセンサのブロックを示す図面である。
[図 3]図 3は、 A/D変換器の動作のためのタイミングチャートを示す図面である。
[図 4]図 4は、 A/D変換器の動作のためのタイミングチャートを示す図面である。
[図 5]図 5は、シミュレーションによるゲインステージの入出力特性を示す図面である。
[図 6]図 6は、本実施の形態に係る A/D変換器の回路図である。
[図 7]図 7は、 A/D変換器の動作のためのタイミングチャートを示す図面である。
[図 8]図 8は、 A/D変換器の動作のためのタイミングチャートを示す図面である。
[図 9]図 9は、積分 A/D変換の動作を示す図面である。
[図 10]図 10は、巡回 A/D変換の動作を示す図面である。
[図 11]図 11は、イメージセンサの読み出し回路を示す図面である。
[図 12]図 12は、この読み出し回路のためのタイミングチャートを示す図面である。
[図 13]図 13は、 CMOSイメージセンサを示す図面である。
[図 14]図 14は、多重積分読み出し回路の動作を示す図面である。
[図 15]図 15は、多重積分読み出し回路の動作を示す図面である。
[図 16]図 16は、プリアンプ利得と入力換算ノイズとの関係を示すグラフである。
符号の説明
[0028] 1·· 'CMOSイメージセンサ、 2···セノレアレイ、 2a 'CMOSイメージセンサ画素、 11、 11a, llb—A/D変換器、 15···ゲインステージ、 変換回路、 18···信号 S を提供する回路、 19···論理回路、 21' D/A変換回路、 23···演算増幅回路
A/DM
、 25、 31、 41、 49…キヤノ シタ、 24、 29、 33、 43、 47、 51、 53、 55、 59…スィッチ 、 27、 27b、 45…容量回路、 63…プリアンプ、 65…演算増幅回路、 67、 69…キヤノ シタ、 71···スィッチ、 81···読み出し回路、 83···プリンアンプ、 85···積分器、 87···演 算増幅回路、 89、 91···キヤノ ンタ、 95···スィッチ、 97···標本ィ匕スィッチ、 89、 103、 発明を実施するための最良の形態
[0029] 本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考 慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発 明の A/D変換器および読み出し回路に係る実施の形態を説明する。可能な場合 には、同一の部分には同一の符号を付する。
[0030] (第 1の実施の形態）
図 1は、本実施の形態に係る A/D変換器の回路図である。本実施の形態では、 A /D変換器 11は、 CMOSイメージセンサのために用いられる。図 2は、 CMOSィメ ージセンサのブロックを示す図面である。 A/D変換器 11は、 CMOSイメージセンサ 1において用いられる。 CMOSイメージセンサ 1では、セルアレイ 2は CMOSイメージ センサ画素 2aが行方向および列方向に配列されている。図 2には、 CMOSイメージ センサ画素 2aの一例が示されている。画素 2aは、リセット状態における第 1の信号 S 1と光誘起信号出力における第 2の信号 S2とを生成する。 A/D変換器 11の入力 13 が画素 2aに接続されている。 A/D変換器 11では、ゲインステージ 15の入力 15aは 、画素 2aからの信号を受ける。また、 A/D変換器 11は、第 1の期間 T1に第 1の信 号 S 1の複数回の標本化と標本値の積分を行うと共に第 2の期間 T2に第 2の信号 S2 の複数回の標本化と標本値の積分を行う。 A/D変換回路 17は、第 2の期間 T2に ぉレ、て、ゲインステージ 15の出力 15bからの信号に応じたディジタル信号を提供し、 このディジタル信号は第 1および第 2の値 (例えば、「1」および「0」）を取りうる。また、 A/D変換回路 17は、 1. 5ビットの A/D変換のために比較器 17b、 17cを含む。回 路 18は、 A/D変換回路 17の出力（例えば比較器 17bの出力）に接続されており、 また第 1の値 (例えば「1」）の出現回数に対応する信号 S を提供する。論理回路
A/DM
19は、第 1の期間 T1および第 2の期間 T2に、 A/D変換回路 17からの信号に応答 して制御信号を生成する。 D/A変換回路 21は、制御信号 V に応答して第 1の
CONT
期間 T1においてゲインステージ 15に所定の電圧信号を提供すると共に、制御信号 V に応答して電圧信号を第 2の期間 T2にゲインステージ 15に提供する。ゲイン ステージ 15は演算増幅回路 23を含む。第 1のキャパシタ 25の一端 25aは D/A変 換回路 21の出力 21aに接続されており、第 1のキャパシタ 25の他端 25bは演算増幅 回路 23の反転入力 23aに接続されている。第 1のスィッチ 24は、入力 13とキャパシ ター端 25aとの間に接続されている。第 1のスィッチ 24は、クロック φ 3に応答して動 作し、また画素 2aからの信号を標本化するために用いられる。第 1の容量回路 27が 反転入力 23aと非反転出力 23bとの間に接続されている。第 1の容量回路 27では、 直列に接続された第 2のスィッチ 29および第 2のキャパシタ 31が、反転入力 23aと非 反転出力 23bとの間に接続されている。第 2のスィッチ 29は、クロック φ 3に応答して 動作し、第 2のキャパシタ 31への積分のために用いられる。例えば、第 1の容量回路 27に替えて第 1の容量回路 27bを用いることができる。第 1の帰還スィッチ 33が反転 入力と非反転出力との間に接続されている。
[0031] 図 2を参照すると、 CMOSイメージセンサ 1では、セルアレイ 2の行に垂直シフトレジ スタ 3が接続されており、セルアレイ 2の列には A/D変換器アレイ 4が接続されてい る。 A/D変換器アレイ 4は、アレイ状に配列された複数の A/D変換器を含む。各 A /D変換器として A/D変換器 11を使用できる。 A/D変換器アレイ 4には、データ レジスタ 5が接続されており、画素 2aからの信号に対応する A/D変換値がデータレ ジスタ 5に格納される。データレジスタ 5は、水平シフトレジスタ 6からの信号に応答し て、ディジタル信号を冗長表現 非冗長表現変換回路 7へ提供する。冗長表現 非 冗長表現変換回路 7は、画素 2aからの信号に対応した Nビットのディジタルコードを 生成する。
[0032] 画素 2aは、フォトダイオード D力 イメージに関連する一画素分の光を受ける。選
F
択トランジスタ Mのゲートは、行方向に伸びる行選択線 Sに接続されている。リセット
S
トランジスタお!のゲートはリセット線 Rに接続されている。転送トランジスタ Mのゲート
R T
は、行方向に伸びる転送選択線に接続されている。フォトダイオード D の一端は転
F
送トランジスタ Mを介して浮遊拡散層 F に接続されている。浮遊拡散層 FDは、リセ
T D
ットトランジスタ Mを介してリセット電位線 Resetに接続されると共に、トランジスタ M
R A
のゲートに接続されている。トランジスタ M の一電流端子（例えばドレイン）は、選択ト
A
ランジスタ Mを介して列線 8に接続されている。トランジスタ は、浮遊拡散層 FD の電荷量に応じて電位を選択トランジスタ Mを介して列線に提供する。
s
[0033] この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、 リセット制御信号 Rをリセットトランジスタ M に提供し、浮遊拡散層 FDをリセットする。
R
増幅トランジスタ Mを介して、このリセットレベルを読み出す。次いで、電荷転送制御
A
信号 Tを転送トランジスタ M に供給し、フォトダイオード Dから光誘起信号電荷を浮
X T F
遊拡散層に転送する。この後、トランジスタ M を介して、この信号レベルを読み出す
A
。このリセットレベルと信号レベルの差は、図 1に示されるような積分'巡回カスケード A/D変換器を用いて求められる。これによつて、画素 2aのトランジスタの特性ばらつ きによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズ
[0034] 引き続き、このノイズキャンセル動作を説明する。図 3および図 4は、 A/D変換器 の動作のためのタイミングチャートを示す図面である。まず、本 A/D変換器の動作 の理解を容易にするために、シングルエンド構成の演算増幅回路をゲインステージ に用いる A/D変換器を説明する。
[0035] A/D変換器の入力はイメージセンサアレイ内の一画素からの信号を受ける。この 回路は、画像のノイズキャンセル動作を行いながら信号の積分及び粗い A/D変換（ 以下、「積分 A/D変換」として参照する）を行う。積分 A/D変換は第 1及び第 2の期 間 Tl、 Τ2に行われる。その後に、積分出力に巡回 A/D変換を施す。図 2に示され る積分 A/D変換では、一例として、第 1の信号 S 1 (例えば、リセットレベルを示す信 号)を期間 Tl l、 T12、 T13、 T14の 4期間に標本化すると共に、第 2の信号 S2 (例 えば、光誘起信号レベルを示す信号)を期間 T21、 Τ22、 Τ23、 Τ24の 4期間に標本 化する。これらの標本化により、積分 A/D変換のための期間に、例えば 2ビットの A /D変換値が提供される。標本化回数は例示であり、その回数は必要に応じて変更 される。
[0036] A/D変換器 11では、このノイズ低減処理のために多数回の標本化よる積分動作 を行い、画素内の増幅トランジスタおよびノイズキャンセル回路において発生するラ ンダムノイズを低減する。また、上位ビットを生成する A/D変換を行うので、ダイナミ ックレンジが確保される。 [0037] A/D変換器 11の入力 13は、第 1の期間 T1のうちの期間 Tl 1の初期部分で画素 の第 1の信号 S 1 (リセットレベル信号の値 Vr)を受ける。標本化期間 T11 でクロッ
SAM
ク φ sに応答してスィッチ 24、 33が導通し、この信号は、キャパシタ 25に標本化され る。クロック φ 3に従ってスィッチ 29は導通している。積分期間 T11 に、クロック φ s
INT
に応答してスィッチ 24、 33が非導通にされ、また、スィッチ 21dを導通させて、 D/A 変換回路 21から所定の電圧信号 V が第 1のキャパシタ 25に加えられると、標本化
RP
された信号はスィッチ 29を介して第 2のキャパシタ 31に転送される。
[0038] 第 1および第 2のキャパシタ 25, 31がそれぞれキャパシタンス Cl、 C2を有し、例え ば CI =C2であるとき、演算増幅回路 23の出力 23bには、
V = (Vr-V )
O RP
が生成される。標本化期間および積分期間の N回繰り返しにより、ゲインステージ 15 の容量回路 27内に電荷が蓄積されて、演算増幅回路 23の出力 23bには、
V =N X (Vr-V )
O RP
が生成される。容量回路 27内に電荷は保存されている。
[0039] 逆極性での積分のため、第 2の期間 T2のうちの期間 T21の初期部分 T21 で、
SAM
D/A変換回路 21は制御信号 V の φ に応答してスィッチ 21dを導通させ、また
CONT P1
スィッチ 33も導通させることによって、キャパシタ 25に参照電圧 V を標本化する。引
RP
き続き、 A/D変換器 11の入力 13に、画素の第 2の信号 S2 (信号レベル信号の値 V s)を受ける。この信号 S2は、標本化期間 T21 でクロック φ sに応答してスィッチ 24
INT
が導通し、またクロック φ 3に応答してスィッチ 29は導通することによって、キャパシタ 25に標本化されている参照電圧 V と、受けた Vsとの差に比例した電荷力 スィッチ
RP
29を介して第 2のキャパシタ 29に転送される。初回の信号サンプルのとき、 A/D変 喚回路 17の動作に関係なぐ D/A変換回路 21が電圧 V を発生する。
RP
[0040] この説明から理解されるように、図 1に示される A/D変換器における逆極性での積 分では、電圧信号を受ける順番により極性が反転される。順極性の場合、標本化の ために入力信号を第 1のキャパシタ 25の一端に受ける。第 1のキャパシタ 25に入力 信号をサンプルした後に、第 1のキャパシタ 25 (キャパシタンスお)の一端に参照電 圧を提供するように切り替えることによって、第 2のキャパシタ 31へ電荷を転送する。 この手順により、電荷 CI X ( (入力信号） （参照電圧））が第 2のキャパシタ 31に転 送される。逆極性では、まず、先に第 1のキャパシタ 25の一端に参照電圧を受ける。 第 1のキャパシタ 25の参照電圧をサンプルした後に、第 1のキャパシタ 25の一端に 入力信号を提供するように切り替えることによって、第 2のキャパシタ 31へ電荷を転送 する。電荷 C1 X ( (参照電圧） （入力信号)）が第 2のキャパシタ 31に転送される。こ れらの式を比較すると、 C1 X (参照電圧）と C1 X (入力信号）との順序が逆である。 後ほど説明されるように、入力を接続する端子を反転入力に与える力、、非反転入力 に与えるかによつても順極性接続および逆極性接続を実現できる。
[0041] ゲインステージ 15の出力は、比較器 (本実施例では、 AZD変換回路 17内の比彰 器 17bを用いる）に提供される。この比較器には積分 A/D変換のための参照電圧 V を与える。比較器の比較結果 V は論理回路 19に提供され、論理回路 19から refl COMP
の制御信号 V に応じて D/A変換回路 21が動作する。但し、初回の信号サンプ
CONT
ルのとき、 D/A変換回路 21は、制御信号 V に関係なく電圧 V を提供する。比
CONT RP
較器は以下のように動作する：
V >V の時、 V = 1であり、 D/A変換回路 21は積分期間に V を提供；
O refl COMP RP
V ≤V の時、 V =0であり、 D/A変換回路 21は積分期間に V を提供。
O refl COMP RN 標本化期間および積分期間の N回繰り返しにより、ゲインステージ 15の容量回路 27 内に電荷が蓄積されて、 N = N1 + N2であるので、演算増幅回路 23の出力 23bに は、
V =N X (Vr-V ) +Ν1 Χ (V -Vs) +N2 X (V Vs)
O RP RP RN
=N X (Vr-Vs) -N2 X (V -V )
RP RN
が生成される。値 N2は、比較器の出力に「1」が現れた回数を示しており、つまり、 A /D変換回路は、ゲインステージの出力からの信号に応じたディジタル信号の第 1お よび第 2の値のうち第 1の値の出現回数に対応する信号を提供する。この信号の値 は、例えば A/D変換回路 17に接続された回路 18を用いてカウントすることができる 。 A/D変換回路 17から信号 S として提供される。この値が、 A/D変換値の上
A/DM
位 t
[0042] 図 1には、回路 18の一例が示されている。回路 18は、第 1および第 2の入力 20a、 20b並びに出力 20cを有する加算器 20と、入力 22aおよび出力 22bを有するレジス タ（Mビット） 22とを含む。加算器 20の第 1の入力 20aは、 A/D変換回路 17のうちの 一方の比較器 17bからの信号を受ける。加算器 20の第 2の入力 20bはレジスタ 22の 出力 22bからの信号を受ける。加算器 20は、受けた信号の加算結果 (ディジタル信 号)を Mビットのレジスタ 22に提供する。レジスタ 22は、積分 A/D変換中に比較器 1 7bからの信号 V の値「1」および「0」が加算された加算結果を保持する。レジスタ
COMP
22は、積分 A/D変換が終了したとき、上位ビットを示す信号 S を提供する。
A/DM
[0043] この A/D変換器 11によれば、第 1のキャパシタ 25を用いて第 1の信号 S 1の標本 化が第 1の期間 T1内の標本化期間（例えば T11 )で行われると共に、標本化され
SAM
た信号は、 D/A変換回路からの所定の電圧信号に応答して第 2のキャパシタ 31に 第 1の期間内の積分期間 (例えば期間 T11 )で転送される。第 1の期間に標本化
INT
および積分が交互に行われ、第 2のキャパシタ 31に蓄積された電荷は第 1の信号 S1 の複数回の積分値を示す。第 1のキャパシタ 25を用いて D/A変換回路 21からの電 圧信号の標本化が第 2の期間 T2内の標本化期間（例えば期間 T21 )で行われる
SAM
と共に、標本化された信号は、第 2の期間 T2内の積分期間 (例えば期間 T21 )で
INT
第 2の信号 S2に応答して第 2のキャパシタ 31に転送される。第 2の期間 T2に標本化 および積分が交互に行われ、第 2のキャパシタ 31に蓄積された電荷は第 1の信号 S1 と第 2の信号 S2との差分に関連づけられた積分値を表す。この差分は、画素の信号 成分に対応しており、複数回の積分により N倍 (N :積分の回数)されるけれども、ラン ダムノイズ成分は sqrt (N)倍される。このため、 S/N比は sqrt (N)倍に改善される。
[0044] 再び図 1を参照しながら、 A/D変換器 11をさらに説明する。 A/D変換回路 17は 、ゲインステージ 15が第 1および第 2の期間 Tl、 Τ2の後の第 3の期間 Τ3に巡回 A/ D変換のための動作を行うために、ゲインステージ 15の出力 15bからの信号に応じ た三値のディジタル信号 V (V は（dO、 dl)からなる）を第 3の期間に提供する。
DIG DIG
ゲインステージ 15では、帰還スィッチ 35がキャパシター端 25aと非反転出力 15bとの 間に接続されており、またクロック φ Idに応答して動作する。第 1のキャパシタ 25の 他端 25bは、転送スィッチ 37を介して反転入力 15aおよび第 1の容量回路 27に接続 されている。転送スィッチ 37は、クロック φ 2に応答して動作する。なお、キャパシタ他 端 25bにはスィッチ 39が接続される。スィッチ 39は、クロック φ 1に応答して動作し、 シングルエンド構成のゲインステージでは基準電位を提供するように接続される。 この A/D変換器 11を用いて、第 3の期間 T3に、第 2の期間に経過のときに第 1の 容量回路に蓄積された電荷によって発生するゲインステージ出力 15bに対して巡回 A/D変換を行う。第 3の期間の標本化期間 T31 に第 2の帰還スィッチ 35を介し
SAM
て第 1のキャパシタ 25に電荷を標本化する。第 3の期間 T3の転送期間 T31 に D
TRF
/A変換回路 21からの電圧信号を第 1のキャパシタ 25に加えることによって転送スィ ツチ 37を介して第 1のキャパシタ 25から第 2のキャパシタ 31に電荷を転送し電荷の 再配置を行う。この結果、ゲインステージ 15の出力 15bに新たな電圧値が生成される 。ゲインステージ 15からの信号は、 A/D変換回路 21において 2つの参照電圧 V
RCP
V と比較される。参照電圧 V V は、それぞれ、例えば V /4 V /4で
RCN RCP RCN RP RN
ある。 A/D変換回路 17の出力は、冗長ディジタルコードを提供し、この冗長ディジ タルコードに応答して、制御回路 19は、 D/A変換回路 21を制御するための制御信 号 V を生成する。 A/D変換回路 17が当該巡回サイクルにおけるディジタル信
CONT
号を生成する。ゲインステージ 15では、 D/A変換回路からの電圧信号に応答して、 第 1のキャパシタ 25に標本化された電圧を増幅すると共に、 D/A変換回路 21から の電圧信号を減算する。このため、 i回目の巡回動作におけるゲインステージ 15の出 力は、キャパシタ 25 31の容量値に関して C1 = C2が満たされるとき、
V (i) = 2 XV (i- l) -V (i)
o o
となり、 D/A変換回路 21の出力 V (i)は
V (D (i) = + 1)
RP
0 (D (i) =0)
V (D (i) = - 1)
RN
である。なお、電圧 V は正の値とし、 V V である。
PR RN RP
このために、 D/A変換回路 21は、電圧 V V を提供する電圧源 21aと、制御信
RP RN
^I-V に応答して電圧値を切り替えるスィッチ 21c 21fおよび 43とを含む。
CONT
ディジタル信号 D (i)は、
D (i) = + 1 (V /4<V (i- 1) )
RP O D (i) = 0 (V /4 < V (i - 1 )≤V /A)
RN O RP
D (i) = - 1 (V (i - l )≤V /A)
O RN
である。電圧範囲の決定は、 A/D変換回路 1 7の比較器 1 7b、 1 7cを用いて行われ る。巡回 A/D変換動作において 12ビットの分解能の A/D変換値を得るためには、 1 1回の巡回動作が必要である。
[0046] 図 5は、シミュレーションにより求めたゲインステージの積分型 A/D変換器として動 作時における入出力特性を示す図面である。積分 A/D変換 (積分回数： 16回）に おいて、参照電圧 Vreflとして 2種類の値を用いてシミュレーションを行った結果が図 5に示される。 A/D変換回路の比較器において積分 A/D変換のための参照電圧 として巡回 A/D変換のための参照電圧（例えば 0. 25ボルト）を用いる場合、出力電 圧のフルレンジが、 1ボルト（電源電圧）を越える。このため、積分 A/D変換のための 参照電圧は、巡回 A/D変換のための参照電圧よりも低!/、値を用いることが好まし!/、 。本シミュレーションでは、参照電圧 V を用い、この値は例えば 0ボルトである。図
COM
5から理解されるように、低照度から高照度の広い範囲にわたって積分 A/D変換が 可能である。また、低照度においては、 S/N比の改善と高ダイナミックレンジが実現 される。積分回数 16回、巡回 A/D変換 1 1回の動作では、積分 A/D変換から 4ビ ットのディジタルコードが生成され、 1 . 5ビット巡回 A/D変換から 12ビットのディジタ ルコードが生成される。この結果、 16ビットのディジタルコードが生成される。実際の SNRは、ノイズレベルにより決定され、見積もりによれば、 14ビット相当の A/D変換 が実現される。
[0047] 次!/、で、本実施の形態に係る A/D変換器は、シングルエンド構成に替えて、全差 動構成を有することができる。図 1を再び参照しながら、全差動構成の A/D変換器 を説明する。全差動構成の A/D変換器 1 1 aでは、第 3のキャパシタ 41の一端 41 a は D/A変換回路 21の出力 21bに接続され、また他端 41bは、スィッチ 55を介して 非反転入力 23cに接続される。第 3のスィッチ 43は、第 1のキャパシタ 25の一端 25a と第 3のキャパシタ 41の一端 41 aとの間に接続される。第 2の容量回路 45は、非反転 入力 23cと反転出力 23dとの間に接続されており、第 1の容量回路 27と同一の構成 を有する。本実施例では、第 2の容量回路 45は、直列に接続された第 4のスィッチ 4 7および第 4のキャパシタ 49を有する。第 3の帰還スィッチ 51は、非反転入力 23cと 反転出力 23dとの間に接続される。このスィッチ 51はクロック φ sに応答して動作し、 第 4のスィッチ 47はクロック φ 3に応答して動作する。 A/D変換器 11 aのゲインステ ージ 15は、出力 15bに加えて相補の出力 15cを有する。
[0048] A/D変換器 11aでも、積分 A/D変換が第 1および第 2の期間 Tl、 Τ2に行われ る。また、 A/D変換器 11aもシングルエンド構成の A/D変換器と同様に動作する。 これによつて、このノイズキャンセル処理のために多数回の標本化よる積分動作を行 い、画素内の増幅トランジスタおよびノイズキャンセル回路において発生するランダム ノイズを低減する。また、上位ビットを生成する A/D変換を行うので、ダイナミックレ ンジが確保される。
[0049] また、 A/D変換器 11aは、第 3の期間 T3に巡回 A/D変換を行うためには、以下 の回路素子を備える。ゲインステージ 23では、第 6のスィッチ 39が、第 1のキャパシタ 25の他端 25bと第 3のキャパシタ 41の他端 41bとの間に接続される。第 4の帰還スィ ツチ 53が、第 3のキャパシタ 41の一端 41aと反転出力 23dとの間に接続される。第 8 のスィッチ 55が第 3のキャパシタ 41の他端 41bと非反転入力 23cとの間に接続される 。第 4の帰還スィッチ 53はクロック φ Idに応答して動作し、第 8のスィッチ 55は φ 2に 応答して動作する。
[0050] 図 6は、本実施の形態に係る A/D変換器の回路図である。本実施の形態では、 A /D変換器 l ibは、 A/D変換器 11、 11aと同様に、 CMOSイメージセンサのため に用いられる。 A/D変換器 l ibは、スィッチ 24に替えて、クロック に応答して動 作するスィッチ 57を含む。また、 A/D変換器 l ibは、入力 13と第 3のキャパシタ 41 の一端 41aとの間に接続されたスィッチ 59を含み、このスィッチ 59は、 CMOSィメー ジセンサからの信号を標本化するために用いられる。このスィッチ 59はクロック (i> sd に応答して動作する。
[0051] 引き続き、このノイズキャンセル動作を説明する。図 7および図 8は、 A/D変換器 の動作のためのタイミングチャートを示す図面である。 A/D変換器 l ibは、図 7およ び図 8に示されたタイミングチャートに従って動作する。このためのクロックは、クロック 生成器 61によって提供される。クロック生成器 61と同様のクロック生成器が A/D変 換器 11、 11aのために用いられる。図 7〜図 9を参照しながら、 A/D変換器 l ibの 積分 A/D変換を説明する。
[0052] CMOSイメージセンサの画素からのリセットレベル信号 Vrに複数回の標本化を施 すことによって、ゲインステージ 15を用いて該リセットレベル信号 Vrを積分する。
[0053] 図 9に示されるステップ（a)では、リセットレベル信号 Vrを入力 15aに供給すると共 に入力 15eに D/A変換回路 21からの所定の電圧信号 VRPを供給し、さらに帰還ス イッチ 33、 51を導通させて演算増幅回路 23の入力および出力を接続する。これによ り、キャパシタ 31、 49の電荷がリセットされると共に、キャパシタ 25、 41にそれぞれ電 圧 Vr、V が標本化される。
RP
[0054] この後に、図 9に示されるステップ（b)では、スィッチ 43を導通させてキャパシタ 25、 41の一端を接続し、キャパシタ 25、 41に標本化された電圧をキャパシタ 31、 49に転 送する。ゲインステージ 15の出力 15b、 15cにはそれぞれ V +、V—が生成され、 o o
V =V +— V "
o o o
=Vr X C /C -V X C /C
1 2 RP 3 4
が得られる。
[0055] この後に、図 9に示されるステップ（c)では、入力 15a、 15eにはリセットレベル信号 Vrおよび電圧信号 V が供給されている。キャパシタ 31、 49の電荷をリセットしない
RP
ように、スィッチ 29、 47を非導通にすると共に帰還スィッチ演算 33、 51を導通させて 演算増幅回路 23の入力および出力を接続することによって、キャパシタ 25、 41にそ れぞれ電圧 Vr、V が標本化される。
RP
[0056] この後に、図 9に示されるステップ（d)では、スィッチ 29、 47およびスィッチ 43を導 通させることによってキャパシタ 25、 41の一端を接続し、キャパシタ 25、 41に標本化 された電圧をキャパシタ 31、 49に転送する。ゲインステージ 15の出力 15b、 15cには それぞれ V +、V —が生成され、
o o
V =V +— V "
o o o
= (Vr X C /C -V X C /C ) X 2
1 2 RP 3 4
が得られる。
[0057] ステップ（c)および（d)を繰り返す。 N回の繰り返しにより、ゲインステージ 15の出力 15b、 15cにはそれぞれ V +、 V —が生成され、
o o
v o =v o +-v o - = (Vr X C /C -V X C /C ) X N
1 2 RP 3 4
が得られる。
[0058] 引き続き、信号レベル電圧の標本化と積分を行う。まず、比較器 17bによって、ゲイ ンステージ 15の出力電圧を参照電圧 V と比較する。出力電圧が V よりも小さい
refl refl
場合には、ステップ（e)及び (f)の動作を行い、出力電圧が V よりも大きいかまたは
refl
等しい場合には、ステップ (g)及び (h)の動作を行う。信号レベル電圧の標本化は、 ゲインステージ 15の入力極性を反転する点に注意を要する。図 9に示されるステップ (e)では、入力 15a、 15eには電圧信号 V および信号レベル信号 Vsが供給されて
RP
いる。キャパシタ 31、 49の電荷をリセットしないように、スィッチ 29、 47を非導通にす ると共に帰還スィッチ 33、 51を導通させて演算増幅回路 23の入力および出力を接 続することによって、キャパシタ 25、 41にそれぞれ電圧 V 、 Vsが標本化される。
RP
[0059] 次いで、図 9に示されるステップ（f)では、スィッチ 29、 47およびスィッチ 43を導通 させてキャパシタ 25、 41の一端を接続し、キャパシタ 25、 41に標本化された電圧を キャパシタ 31、 49に転送する。ゲインステージ 15の出力 15b、 15cにはそれぞれ V o
+、 V —が生成される。ゲインステージ 15の出力からの信号は、 A/D変換回路 1 7に o
提供される。既にシングルエンド構成の A/D変換器の動作と同様に、 A/D変換回 路 17において、ゲインステージ 15の出力からの信号を参照電圧（例えば Vcom)と 比較し、この比較結果に応じて、次のステップにおいて D/A変換回路 21が供給す る電圧信号を決定する。
[0060] 図 9に示されるステップ（g)では、キャパシタ 31、 49の電荷をリセットしないように、ス イッチ 29、 47を非導通にすると共に帰還スィッチ演算 33、 51を導通させて演算増幅 回路 23の入力および出力を接続することによって、キャパシタ 25、 41にそれぞれ電 圧 V 、 Vが標本化される。
RN S
[0061] この後に、図 9に示されるステップ（h)では、スィッチ 29、 47およびスィッチ 43を導 通させてキャパシタ 25、 41の一端を接続し、キャパシタ 25、 41からキャパシタ 31、 4 9に標本化された電荷を転送する。 [0062] A/D変換回路 17において、ゲインステージ 15の出力からの信号を参照電圧（例 えば Vcom)と比較し、この比較結果に応じて、次のステップにおいて D/A変換回 路 21が供給する電圧信号を決定し、その結果によってステップ (e)〜（f )とステップ ( g)〜（！)の動作のどちらを選択し、選択した一連のステップを繰り返す。 N回の繰り 返しにより、ゲインステージ 15の出力 15b、 15cにはそれぞれ V +、 V—が生成され
o o
る。 A/D変換回路 17がゲインステージ 15の出力からの信号を判定し、 N1回だけ、 参照電圧を越えたとするとき、
V =v -V
： NX (VrXC V XC
RP
■Nl (V XC -VsXC
N2X (V XC -VsXC )
RN
が得られる。ここで、 N = N1 + N2が満たされ、また D/A変換回路が Nl回の積分 おいて電圧 V を供給し、 N2回の積分において電圧 V を供給している。
V =v -V
NX (VrXC -VsXC
NIX (C /C c ) XV
RP
N2X (V XC -v XC
が得られる。 c =c =c =c力 s満たされるとき、
V =v -v
=NX (Vr-Vs) -N2X (V - -v )
RP
が得られる。
[0063] この結果は、ノイズキャンセルされた信号 (Vr— Vs)が積分によって N倍に増幅され ることを示している。積分された信号成分 NX (Vr— Vs)から参照電圧差 (V -V
RP RN
)のN2倍を差し引くことによって、画素からの信号を N倍に増幅しても、増幅された信 号は所望の電圧範囲に収めることができることを意味する。また、 N回の積分により、 信号振幅が積分で N倍に増幅されると共にランダムノイズの振幅は sqrt (N)倍になる ので、積分動作によって信号対ノイズ比（S/N比）が改善され、ノイズ低減効果が得 られる。例えば、 16回の積分により S/N比で約 4倍の改善が得られる。つまり相対 的にノイズが 1/4になる。
[0064] 値 N2は上位のディジタルコードである。この後に説明される巡回 A/D変換をゲイ ンステージ 15の残余信号に施せば、高い分解能を有する下位ディジタルコードが得 られる。
[0065] 図 10は、巡回 A/D変換の動作を示す図面である。図 10のステップ（a)に示される ように、帰還スィッチ 35、 53を導通させて、ゲインステージ 15の残余信号をキャパシ タ 25、 41に標本化する。次いで、図 10のステップ（a)に示されるように、制御信号 V
C
に応じた電圧を D/A変換回路 21がキャパシタ 25、 41に加えて、キャパシタ 25、
ΟΝΤ
41の電荷をキャパシタ 31、 49に転送すると共に電荷の再配置を行う。この結果、ゲ インステージ 15の出力に演算結果が生成される。 A/D変換回路 17を用いてゲイン ステージ 15の出力信号からディジタル信号を生成する。ステップ (a)および (b)を繰り 返すことによって、所望のビット数の巡回 A/D変換を行う。
[0066] 第 1及び第 2の実施の形態の A/D変換器 11、 11a, l ibにおいて、図 1及び図 6 に示されるように、容量回路 27、 45のための容量回路 27bを用いることができる。
[0067] 容量回路 27に替えて容量回路 27bを用いると、第 2のキャパシタ 31の一端 31aは 反転入力 23aに接続される。第 2のスィッチ 29は第 2のキャパシタ 31の他端 31bと非 反転出力 23bとの間に接続される。容量回路 27bは、第 2のキャパシタ 31の他端 31 bと第 2のスィッチ 29との間の第 1のノード nodelに接続されたキャパシタ 30 (容量値 Cst)を含むことが好ましい。キャパシタ 30によれば、第 2のスィッチ 29のスイッチング に起因するノイズ（例えば、第 2のスィッチ 29として用いられた MOSアナログスィッチ にお!/、ては、チャージインジェクションノイズの電圧依存性）を低減できる。
[0068] 容量回路 45に替えて容量回路 27bを用いると、第 2のキャパシタ 31の一端 31aは 非反転入力 23cに接続される。第 2のスィッチ 29は第 2のキャパシタ 31の他端 31bと 反転出力 23dとの間に接続される。容量回路 27bがキャパシタ 30を用いれば、同様 に、チャージインジェクションノイズの電圧依存性）を低減できる。
[0069] また、第 1および第 2の実施の形態に係る A/D変換器 11、 11a, l ibは、プリアン プ 63を含むことができる。プリアンプ 63は、 CMOSイメージセンサの画素 2aとゲイン ステージ 15の入力 15aとの間に接続される。 [0070] プリアンプ 63は、演算増幅回路 65と、該演算増幅回路 65の反転入力 65aに接続 された第 1のキャパシタ 67と、該演算増幅回路 65の出力 65bと入力 65aとの間に接 続された第 2のキャパシタ 69およびスィッチ 71とを含み、第 1および第 2のキャパシタ 67、 69の容量比（C /C )に応じて第 1および第 2の信号 S l、 S 2を増幅する。こ
Al A2
のプリアンプ 63は、図 2に示すようなイメージセンサアレイ 2のカラムにアレイ状に並 列に配置することが有効である。まず、クロック φ spをアクティブにして、スィッチ 71を 導通させる。プリアンプ 63の入力は、画素 2aからのリセットレベル信号 Vrを受ける。こ の信号がキャパシタ 67 (C )に標本化される。その後に、スィッチ 71を非導通にする
A1
と、そのとき、プリアンプ 63は出力電圧 V を生成する。次いで、プリアンプ 63の入
OUT1
力は、画素 2aからの信号レベル信号 Vsを受ける。このときのプリアンプ 63は出力電 圧 V を生成する。
OUT 2
[0071] 電圧 V は、プリアンプ 63の入出力をクロック φ spに応答したスィッチ 71でショー
OUT1
トしたことにより直流的に定まる電圧値 (動作点) V にノイズが重畳した電圧となり、
SC
次のように表される。
V =V +Vnf + Vnl ( 1 )
OUTl SC
そのノイズ成分は、プリアンプ 63の容量にサンプルされ固定値として表されるノイズ（ フリーズノイズ) Vnfと、時間的に変動するノィ Vnlとを含む。
[0072] 電圧 V は、次の成分を含む。
OUT 2
V = (Vr— Vs) X C /C +V +Vnf + Vn2 (2)
OUT 2 Al A2 SC
第 1項は、キャパシタ C 力らキャパシタ C への移動電荷であり、画素からのノイズレ
Al A2
ベル信号を受けたキャパシタ C には、最初、電荷 Q (n) = C X (Vr—Vsc)が格
Al Al A1
納されており、その後に画素からの信号レベル信号を受けると、キャパシタ C には Q
A1
(s) = C X (Vs— Vsc)が格納され、この差分がキャパシタ C に転送される。第 1
Al Al A2
および第 3項は、それぞれ、フリーズノイズ Vnfと、時間的に変動するノィ Vn2とに 対応する。
[0073] つまり、 2つのレベル Vs，Vrに共通なノイズ成分がキャンセルされ、差分（Vr—Vs) 力 S、C とじ の比で増幅される。増幅された（Vr— Vs) X C / にノイズ成分など
Al A2 Al A2 が重畳されて!/、る。この 2つの電圧レベル V 、 VO に対して、多数回標本化を
OUT 2 UT1 行って積分を行った後、差 (V -V )を求める演算を行う。
OUT 2 OUT1
[0074] まず、電圧レベル V 、 V の差は、
OUT 2 OUT1
AV=V -V
OUT2 OUT1
= (Vr-Vs) X C /C +Vn2 -Vnl (3)
Al A2
と表される。
[0075] この は、両者の共通成分（アンプの動作点電圧と、フリーズノイズ成分）がキャン セルされる。このキャンセルが低ノイズ化において非常に重要である。式（2)は、画素 力、らの信号に対するノイズキャンセル (Vrと Vsの差を求める）動作が行われる力 S、フリ ーズノイズ成分が残ることを示す。一方、式（3)では、時間的に変動する成分 Vnlと Vn2との間には相関がないので、その成分によるノイズは増加する。
[0076] つまり、差 V -V を求める演算によってノイズが低減できるかどうかは、それ
OUT 2 OUT1
ぞれのノイズの大きさによる。実際、大きな C / を用いて利得を高くしたプリアン
Al A2
プのノイズを計算してみると、ノイズ成分 Vncが支配的である。さらに、この計算結果 は実際の測定により確認され、極めて高いノイズ低減が可能であることが明らかにな つた。測定の結果、 C / を大きくすると、式（2)に対応するキャンセルに比べて 4
Al A2
0%程度のノイズ低減効果が得られる。この測定では、 C /C = 20を用いた。好
Al A2
ましくは、比 C / は 8以上である。
Al A2
[0077] したがって、積分 A/D変換において、 V および V のそれぞれに対して、 N
OUTl OUT 2
回の積分を行うと、式（3)中のノイズ成分 Vnl、 Vn2が低減される。つまり、積分 A/ D変換では、式（3)の第 1項 (Vr—Vs) X C / は、 N倍に増幅される一方で、ラ
Al A2
ンダムなノイズ成分（Vn2、 Vnl)は sqrt (N)倍になるので、 N回の積分によって S/ Nが sqrt (N)倍向上する。別の言い方をすれば、入力換算のノイズが 1/sqrt (N)に なり、フリーズノイズの低減効果と合わせて極めて低雑音の読み出しが可能になる。 なお、プリアンプは、全差動構成でも良いし、内部の演算増幅器の変わりにシングノレ エンド入力、シングルエンド出力のアンプを用いても良い。
[0078] 以上説明したように、本実施の形態では、 A/D変換器が提供される。この A/D変 換器では、特にイメージセンサのカラムへの集積化に適し、簡単な回路構成により、 イメージセンサの信号の読み出しを低雑音で行いながら、広いダイナ； つた高分解能のディジタル値を出力する。そのために、イメージセンサの画素からの 信号に、ノイズキャンセルを行いながら、信号を多数回標本化して、積分による増幅 を行うことによってノイズの低減を図る。また、上記の積分の中間結果 (積分値を）を 逐次に比較器によってある基準値と比較する。比較結果が基準値よりも積分値が大 きいことを示す場合、積分値から所定の値を差し引くことによって、積分動作中に、 A /D変換器の出力が飽和するのを抑えると共に、この差し引いた回数を、粗い A/D 変換値として用いる。積分 A/D変換の後に、ノイズキャンセル及び積分に用いた回 路を利用して巡回 A/D変換を行い、下位ビットの A/D変換を行う。積分 A/D変 換からの上位ビットと巡回 A/D変換からの下位ビットとを併せて高分解能のディジタ ルコードを得る。さらに、積分 A/D変換に先だってプリアンプを設け、プリアンプで 発生するフリーズノイズを除去することによってさらに低雑音の信号読み出しを行う。
[0079] (第 2の実施の形態）
図 11は、 CMOSイメージセンサのための読み出し回路を概略的に示す図面である。 図 12は、この読み出し回路のためのタイミングチャートを示す。既に説明したように、 CMOSイメージセンサの画素は、リセット状態における第 1の信号と受光状態におけ る第 2の信号とを生成する。図 13は、イメージセンサを示す図面である。この読み出 し回路 81は、プリンアンプ 83と、積分器 85とを含む。プリアンプ 83は、演算増幅回 路 87と、該演算増幅回路 87の反転入力 87aに接続された第 1のキャパシタ 89と、該 演算増幅回路 87の非反転出力 87bと反転入力 87aとの間に接続された第 2のキャパ シタ 91を含む。プリアンプ 83は、第 1および第 2のキャパシタ 89、 91の容量比に応じ て、入力 93に受けた第 1の信号 S1および第 2の信号 S2を増幅する。また、プリンァ ンプ 83は、演算増幅回路 87の非反転出力 87bと反転入力 87aとの間に接続された スィッチ 95を含み、スィッチ 95は、クロック に応答する。演算増幅回路 87の非反 転入力 87cは、例えば接地線と!/、つた基準電位線に接続されて!/、る。
[0080] 積分器 85は、プリアンプ 83の出力 83aに接続された標本化スィッチ 97を含み、ま た、増幅された第 1の信号の複数回の積分を該標本化スィッチ 97を用いて行うと共 に増幅された第 2の信号の複数回の積分を該標本化スィッチ 97を用いて行うことに よって、第 1の信号と第 2の信号との差分を増幅する。読み出し回路 81によれば、増 幅された第 1の信号の複数回の積分を行うと共に、プリアンプ 83の出力 83aに積分 器 85の入力 85aが逆極性になるように、増幅された第 2の信号の複数回の積分を行 うので、積分器 85は、第 1の信号 S 1と第 2の信号 S 2との差分を示し増幅された信号 を提供する。
[0081] 具体的には、積分器 85では、該演算増幅回路 99の反転入力 99aとスィッチ 97との 間に第 1のキャパシタ 98が接続される。スィッチ 97はクロック φ 1に応答する。容量回 路 101が、該演算増幅回路 99の非反転出力 99bと反転入力 99aとの間に接続され る。容量回路 101が、直列に接続された第 2のキャパシタ 103およびスィッチ 105を 含む。積分器 85は、演算増幅回路 99の非反転出力 99bと反転入力 99aとの間に接 続されたスィッチ 107を含み、スィッチ 107は、クロック Φ Γ2に応答する。また、容量回 路 101は、第 2のキャパシタ 103とスィッチ 105との共通ノード node3に接続されたリ セットスィッチ 1 1 1を含む。容量回路 101は、共通ノード node3に接続された一端を 有するキャパシタ 109を含み、キャパシタ 109の他端は、例えば接地線といった基準 電位線に接続されている。キャパシタ 109は、リセットスィッチ 1 1 1のスイッチングノィ ズの電圧依存性を低減するために役立つ。第 1のキャパシタ 98とスィッチ 97との共 通ノード node4には、参照電圧 V を供給するためにイッチ 1 12が接続される。スィ
REF
ツチ 1 12はクロック φ 3に応答して動作する。
[0082] 積分器 85の出力 85bには、サンプル/ホールド（S/H)回路 1 13が接続されてお り、 S/H回路 1 13は、保持キャパシタ 1 1 5と、保持キャパシタ 1 1 5の一端 1 1 5aと積 分器 85の出力 85bとの間に接続された標本化スィッチ 1 1 7とを含む。保持された信 号は、同期スィッチ 1 19を介して水平走査線 121に接続されている。図 12に示され たタイミングチャートのためのクロックは、クロック生成器 123によって提供される。演 算増幅回路 87、 99の非反転入力には、例えば接地電位といった基準電位が供給さ れる。図 1 1に示された読み出し回路 81は、シングルエンド構成であるけれども、全差 動構成の演算増幅回路をプリアンプおよび積分器のために用いることができる。また 、積分器 85の出力に A/D変換器を接続して、例えば巡回 A/D変換を行うこともで きる。
[0083] 図 13は、イメージセンサ l aのブロック図を示す。この読み出し回路 81のアレイは、 イメージセルアレイ 2のカラムに設けられることができる。これにより、読み出し回路 81 は、簡単な回路構成によりイメージセンサの信号を低ノイズで読み出しできる。ィメー ジセルアレイ 2の画素 2aには、画素内電荷転送を行う方式を用いる。図 12に示され るように、タイミングチャートは、リセットレべノレ積分期間 Tと信号レべノレ積分期間 TS
R
とを含む。この実施例では、リセットレベル積分期間 T は 4つの期間 Τ 〜T の各々
R Rl R4 で積分が行われ、また信号レベル積分期間 Τは 4つの期間 Τ 〜Τ の各々で積分
S SI S4
が行われる。特に、リセットレベル積分期間 Τ の期間 Τ の前半 Τ では、クロック φ
R Rl RST
rに応答して、プリアンプ 83のリセットがスィッチ 95を用いて行われる。期間 T の後
R1 半 T では、標本化が行われる。本実施例では、リセットレベル積分期間 τ の期間
SAM R
τ は信号レベル積分期間 τの期間 τ と並列して行われる。このために、クロック φ
R4 S S1
1に応答してスィッチ 97が期間 Τ 、T のほぼ全体にわたって導通している。信号レ
R4 S 1
ベル積分期間 TSでは、クロック TXiに応答して第 2の信号 S2がプリアンプ 83に提供 される。プリアンプ 83は、増幅された第 2の信号 S2をクロック φ 1に応答してスィッチ 9 7を介してキャパシタ 98に標本化する。リセットレベル積分期間 T の期間 T および
R R4 信号レベル積分期間 Tの期間 T では、クロック φ 1のハイ期間が広くなつており、リ
S S1
セットレベル積分期間 Tでは各期間の前半でクロック φ 1はアクティブであるが、信
R
号レベル積分期間 Tでは各期間の後半でクロック φ 1はアクティブである。これ故に
S
、リセットレベル積分期間 Tでの積分器 85への積分は、リセットレベル積分期間 Tで
R R
の積分器 85への積分と逆極性に行われる。
[0084] 画素 2aの第 1の信号（リセットレベル） S1を出力に対して、プリアンプ 83に標本化す る。このとき、プリアンプ 83では、リセットスィッチ 95導通させキャパシタ 91をリセットす る。リセットの後に、リセットスィッチ 95を開いたとき、プリアンプ 83の出力 83aには、こ のリセット動作に伴うノイズが生成される。積分器 85は、この第 1の信号 S 1を積分する ために多数回の標本化を行う。
[0085] 次いで、画素 2aの第 2の信号（信号レベル） S2をプリアンプ 83に加える。この信号 は、プリアンプ 83内のキャパシタ 89、 91の容量比によって増幅される。積分器 85は 、第 1の信号 S1と第 2の信号 S2との差を示す信号を生成する。このとき、積分器 85は 、プリアンプ 83の出力 83aからの信号が逆極性となるように信号を多数回標本化する ことにより積分を行う。これらの処理の結果、積分器の出力は、プリアンプ 83の出力 8 3aからの第 1の信号 S 1と第 2の信号 S2との差を取りながら積分により増幅された信号 を提供する。その積分結果を S/H回路 113でサンプルして記憶し、水平走査線 12 1によって外部に読み出す。
[0086] 次いで、多重サンプリング積分回路を用いたイメージセンサの動作を説明する。図
14および図 15は、多重積分読み出し回路の動作を示す図面である。図 12に示され るタイミングチャートでは、 4回の標本化が行われている力 以下の一例の動作では、 画素 2aからのリセットレベル、信号レベルに対して、それぞれ 2回の積分を行う。引き 続く説明では、第 1および第 2の信号 S l、 S2として「V」、「V」を用いる。
R S
[0087] ステップ（a)では、プリアンプ 83の入力 83bに画素 2aのリセットレべノレ信号 Vを加
R
える。スィッチ 95を介して演算増幅回路 87の反転入力 87aを非反転出力 87bに接 続して、キャパシタ 89に信号 VRを標本化する。積分器 85では、スィッチ 107を導通 させて演算増幅回路 99の反転入力 99aと非反転入力 99bとを接続すると共に、クロ ック に応答してスィッチ 111を導通させる。これにより、キャパシタ 103の電荷をリ セットする。また、クロック 97に応答してスィッチ 97を導通させる。これにより、キャパシ タ 98の電荷をリセットする。
[0088] ステップ（b)では、クロック φ Γに応答してスィッチ 95を非道通にすると共に、クロック
φ Γ2に応答してスィッチ 107を非導通にする。キャパシタ 91には、スィッチやアンプ で発生した雑音成分がサンプルされ、出力 83aに現れる。積分器 85は、スィッチ 97 を介してプリアンプ 83からの信号をキャパシタ 98に標本化する。
[0089] ステップ（c)では、積分器 85のスィッチ 111を非導通にすると共にスィッチ 105を導 通にして、キャパシタ 98の電荷をキャパシタ 103に積分する。この時、積分器 85の出 力には、次式の電圧が現れる。
V (1) = C /C X Vndl (l) + C /C X C /C X Vnpd (l)
O 3 4 3 4 Bl B2
ここで、 Vndl (l)、 Vnpd (l)は、それぞれプリアンプ 83および画素 2aのソースフォ ロワのノイズ成分（時間的に変動するノイズ)である。括弧内の数字は、ステップの順 序に対応する。第 1項はプリアンプ 83に起因するノイズであり、第 2項は画素 2aに起 因するノイズであり、このノイズはプリアンプ 83によって増幅される。 [0090] ステップ（d)では、クロック φ 1に応答してスィッチ 97を非導通にすると共に、クロック φ 3に応答してスィッチ 112を導通させる。積分器 85のキャパシタ 98に電圧 VREFを 供給する。この電圧に対応する電荷がキャパシタ 98からキャパシタ 103へ移動する。 この時、積分器 85の出力には、次式の電圧が現れる。
V (1)=C /C X (Vnfl(l)+Vndl(l)-VREF)+C /C XC /C XVnpd
O 3 4 3 4 Bl B2
(1)
ここで、 Vnfl(l)はプリアンプ 83のフリーズノイズである。フリーズノイズは、キャパシタ に標本化されて固定した電荷として存在し、時間的に変動しない。
[0091] ステップ（e)では、クロック φ 2に応答してスィッチ 105を非導通にする。キャパシタ 1 03の一端 (積分器の出力に接続されるキャパシタ端子）が開放されているので、積分 結果はキャパシタ 103に保持される。また、クロック φΓ2に応答してスィッチ 107を導 通して、演算増幅回路 99の反転入力 99aを非反転出力 99bに接続する。
[0092] ステップ（ϋでは、読み出し回路 81の入力 93に第 2の信号 S2を供給する。この信 号 S2をプリアンプ 83は増幅する。積分器 85のキャパシタ 98は、増幅された信号を 受ける。この時、積分器 85の出力には次の電圧が現れる。
V (1)=C /C X (Vnfl(l)+Vndl(l)-V -Vndl(3))+C /C XC /C
O 3 4 REF 3 4 Bl B
X (Vnpd(l) -Vnpd(3) +V -V )
2 R S
[0093] ステップ（g)では、クロック φ 1に応答してスィッチ 97を非導通にすると共に、クロック φ 3に応答してスィッチ 112を導通させる。積分器 85のキャパシタ 98に電圧 VREFを 供給する。この電圧に対応する電荷がキャパシタ 98からキャパシタ 103へ移動する。 この時、積分器 85の出力には、次式の電圧が現れる。
V (1)=C /C X (Vnfl(l)+Vndl(l)-V — Vndl (3)— Vndl (4)— Vnfl (
O 3 4 REF
1)+V )+C /C XC /C X (Vnpd(l)-Vnpd(3)-Vnpd(4)+2X (V
REF 3 4 Bl B2 R
-v ))
s
=C /C X (Vndl(l)-Vndl(3)-Vndl(4))+C /C XC /C X (Vnpd(
3 4 3 4 Bl B2
1) - Vnpd (3) - Vnpd (4) + 2 X (V -V ))
R S
[0094] これら一連の動作から、まず、プリアンプ 83のフリーズノイズ成分 Vnflはキャンセル される。また、 N回の標本化により、入力信号 (V -V W 倍に増幅される。積分に
R S より、時間変動するノイズ成分 (Vnpd、 Vndl)も積分されるけれども、時間変動するノ ィズ成分は無相関でランダムである。これ故に、 N回の積分の結果、振幅で sqrt (2 X N— 1)倍に増幅される一方で、信号成分 (V -V )は、信号 Vおよび Vそれぞれ N
R S R S
回の積分により N倍に増幅される。
[0095] 加えて、プリアンプ 83の利得（キャパシタ比 C / により決定される）を高くできる
Bl B2
ので、プリアンプ 83の帯域制限の作用により、時間変動するノイズ成分は低減される 。好ましくは、比 C /C は 8以上である。
Bl B2
[0096] これらの 2つの効果により、非常に低ノイズでの信号読み出しが可能となる。さらに、 このように信号レベルおよびリセットレベルをそれぞれ多数回標本化して積分し両者 の差を求める処理を行うことによって、 1/fノイズも低減される。
[0097] 図 16は、ノイズ解析による見積もりを示すグラフである。図中の「INT」は積分回数 を示す。図 16を参照すると、プリアンプの利得が 1であり、複数回の積分を行わない とき、熱ノイズおよび i/fノイズを含むトータル入力換算ノイズは 232 H Vrmsであるけ れども、プリアンプ利得が 32倍であるとき、 56. 4 Vrmsにまで低減される。プリアン プ利得が 32倍であると共に 16回の積分を置こうとき、 18. 4 Vrmsにまで低減され る。なお、変換ゲインが 60 V/e—と仮定しており、この値は等価ノイズ電子数では 0. 3以下に相当する。ノイズが等価電子数換算で 0. 3以下になれば、信号電子の数 に応じて生じる離散的なレベルを大まかに識別できる。
[0098] 好適な実施の形態において本発明の原理を図示し説明してきた力 本発明は、そ のような原理から逸脱することなく配置および詳細において変更され得ることは、当 業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定 されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全 ての修正および変更に権利を請求する。

Claims

請求の範囲
[1] イメージセンサのための A/D変換器であって、
前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成 分を含む第 1の信号の複数回の標本化および標本値の積分を第 1の期間に行うと共 に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る成分を含 む第 2の信号の複数回の標本化および標本値の積分を第 1の信号に対する積分と は逆極性となるように第 2の期間に行うためのゲインステージと、
前記ゲインステージの前記出力からの信号に応じた第 1および第 2の値を取りうる ディジタル信号を提供する A/D変換回路と、
前記第 1の値の出現回数に対応する信号を提供する回路と、
前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記第 1の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に、前 記第 2の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を行う D/A変換回路と
を備え、
前記ゲインステージは、
前記標本化のための第 1のキャパシタと、
前記積分のための第 2のキャパシタと、
前記第 1のキャパシタに標本化された信号を前記第 2のキャパシタへ積分するため の演算増幅回路と
を含む、ことを特徴とする A/D変換器。
[2] 前記第 1のキャパシタは、前記 D/A変換回路に接続された一端および前記演算 増幅回路の反転入力に接続された他端を有しており、
前記ゲインステージは、
前記演算増幅回路の非反転出力と前記反転入力との間に接続された第 1の容量 回路と、
前記入力と前記第 1のキャパシタの前記一端との間に接続されており前記イメージ センサからの信号を標本化するための第 1のスィッチと、 前記反転入力と前記非反転出力との間に接続された第 1の帰還スィッチと を含み、
前記第 1の容量回路は、前記第 2のキャパシタおよび第 2のスィッチを有し、前記第 2のキャパシタおよび第 2のスィッチは直列に接続されている、ことを特徴とする請求 項 1に記載された A/D変換器。
[3] 前記ゲインステージは、前記ゲインステージの前記出力からの信号に応じたデイジ タル信号に対応して前記 D/A変換回路から提供される電圧信号に用いて、前記第 1および第 2の期間の後の第 3の期間に巡回 A/D変換を行う、ことを特徴とする請求 項 1または請求項 2に記載された A/D変換器。
[4] 前記 A/D変換回路は、前記巡回 A/D変換のために、前記ゲインステージの前 記出力からの信号に応じた三値のディジタル信号を前記第 3の期間に提供し、 前記ゲインステージは、
前記第 1のキャパシタの前記一端と前記非反転出力との間に接続された別の帰還 スィッチと、
前記第 1のキャパシタの前記他端と前記反転入力との間に接続された転送スィッチ と
を含む、ことを特徴とする請求項 3に記載された A/D変換器。
[5] 前記 A/D変換回路は、前記ゲインステージの前記出力からの信号を第 1および 第 2の参照信号と比較する比較器を含み、
前記比較器は、前記第 1の参照信号を前記第 2の期間に受け、
前記比較器は、前記第 2の参照信号を前記第 3の期間に受ける、ことを特徴とする 請求項 3または請求項 4に記載された A/D変換器。
[6] 前記第 2の参照信号の値は、前記第 1の参照信号の値より小さい、ことを特徴とする 請求項 5に記載された A/D変換器。
[7] 前記第 1のキャパシタは、前記標本化のために前記第 1および第 2の信号を受ける ように設けられており、
前記ゲインステージは、前記 D/A変換回路からの信号提供および前記第 1のキヤ パシタへの標本化のいずれか一方に応答して、前記演算増幅回路を用いて前記第 1の信号を前記第 2のキャパシタへ積分し、
前記ゲインステージは、前記 D/A変換回路からの信号提供および前記第 1のキヤ パシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用いて前記第 2の信号を前記第 2のキャパシタへ積分する、ことを特徴とする請求項 1〜請求項 6の V、ずれか一項に記載された A/D変換器。
前記ゲインステージは、前記標本化のための第 3のキャパシタおよび前記積分のた めの第 4のキャパシタを更に含み、
前記第 1および第 3のキャパシタの一方は、前記標本化のために前記第 1の信号を 受けるように設けられており、
前記第 1および第 3のキャパシタの他方は、前記標本化のために前記第 2の信号を 受けるように設けられており、
前記演算増幅回路は、前記 D/A変換回路からの信号に応答して、前記第 1およ び第 3のキャパシタに標本化された値を前記第 2および第 4のキャパシタに積分する 、ことを特徴とする請求項 1〜請求項 6のいずれか一項に記載された A/D変換器。 前記第 3のキャパシタは、前記 D/A変換回路に接続された一端および前記非反 転入力に接続された他端を有しており、
前記ゲインステージは、
前記第 1のキャパシタの前記一端と前記第 3のキャパシタの前記一端との間に接続 された第 3のスィッチと、
前記第 4のキャパシタおよび第 4のスィッチを有し、前記演算増幅回路の非反転入 力と前記演算増幅回路の反転出力との間に接続された第 2の容量回路と、
前記非反転入力と前記反転出力との間に接続された第 2の帰還スィッチと、 前記入力と前記第 3のキャパシタの前記一端との間に接続されており前記イメージ センサからの信号を標本化するための第 5のスィッチと
を更に含み、
前記第 4のキャパシタおよび前記第 4のスィッチは直列に接続されている、ことを特 徴とする請求項 8に記載された A/D変換器。 前記 D/A変換回路に接続された一端および前記非反転入力に接続された他端 を有する第 3のキャパシタと、
前記第 1のキャパシタの前記一端と前記第 3のキャパシタの前記一端との間に接続 された第 3のスィッチと、
第 4のキャパシタおよび第 4のスィッチを有し、前記演算増幅回路の非反転入力と 前記演算増幅回路の反転出力との間に接続された第 2の容量回路と、
前記非反転入力と前記反転出力との間に接続された第 2の帰還スィッチと を更に含み、
前記第 4のキャパシタおよび前記第 4のスィッチは直列に接続されている、ことを特 徴とする請求項 2〜請求項 7のいずれか一項に記載された A/D変換器。
[11] 前記 A/D変換回路は、前記ゲインステージが前記第 1および第 2の期間の後の第 3の期間に巡回 A/D変換のための動作を行うために、前記ゲインステージの前記 出力からの信号に応じた三値のディジタル信号を前記第 3の期間に提供し、 前記ゲインステージは、
前記第 1のキャパシタの前記他端と前記第 3のキャパシタの前記他端との間に接続 された第 6のスィッチと、
前記第 1のキャパシタの前記一端と前記非反転出力との間に接続された第 3の帰 還スィッチと、
前記第 3のキャパシタの前記一端と前記反転出力との間に接続された第 4の帰還ス イッチと、
前記第 1のキャパシタの前記他端と前記反転入力との間に接続された第 1の転送ス イッチと、
前記第 3のキャパシタの前記他端と前記非反転入力との間に接続された第 2の転 送スィッチと
を含む、ことを特徴とする請求項 10に記載された A/D変換器。
[12] 前記第 1の容量回路において、前記第 2のキャパシタの一端は前記反転入力に接 続されており、前記第 2のスィッチは前記第 2のキャパシタの他端と前記非反転出力 との間に接続されており、前記第 1の容量回路は、前記第 2のキャパシタの前記他端 と前記第 2のスィッチとの間の第 1のノードに接続された第 5のキャパシタを含む、こと を特徴とする請求項 1〜請求項 11のいずれか一項に記載された A/D変換器。
[13] 前記画素は CMOSイメージセンサの画素であり、前記画素の浮遊拡散層がリセット 状態に置かれたとき、前記画素からの信号により前記第 1の信号が提供され、前記リ セット後に前記浮遊拡散層が光誘起電荷の蓄積状態に置かれたとき、前記画素から の信号により前記第 2の信号が提供される、ことを特徴とする請求項 1〜請求項 12の V、ずれか一項に記載された A/D変換器。
[14] 前記イメージセンサの画素と前記ゲインステージの前記入力との間に接続され、前 記第 1および第 2の信号を提供するプリアンプを更に備え、
前記プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第 1のキ ャパシタと、該演算増幅回路の出力と前記入力との間に接続された第 2のキャパシタ と、前記出力と前記入力との間に接続されたスィッチとを含み、前記第 1および第 2の キャパシタの容量比に応じて前記画素からの信号を増幅し、
前記第 1の信号は前記プリアンプのノイズに係る成分を含み、
前記第 2の信号は、 0前記画素の浮遊拡散層がリセット状態にあるとき前記画素が 提供する信号と、前記リセット状態の後に前記浮遊拡散層が光誘起電荷の蓄積状態 にあるとき前記画素が提供する信号との差分を示す成分を前記プリアンプのノイズに 係る成分に加えて含む、ことを特徴とする請求項 1〜請求項 12のいずれか一項に記 載された A/D変換器。
[15] イメージセンサのための読み出し回路であって、前記イメージセンサの画素は、前 記画素の浮遊拡散層がリセット状態にあるとき第 1の信号を生成すると共に、前記画 素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき第 2の信号を生成し、
演算増幅回路と、該演算増幅回路の入力に接続された第 1のキャパシタと、該演算 増幅回路の出力と前記入力との間に接続された第 2のキャパシタを含み、前記第 1お よび第 2のキャパシタの容量比に応じて前記第 1および第 2の信号を増幅するブリア 前記プリアンプの出力に接続された標本化スィッチを含み、前記増幅された第 1の 信号の複数回の積分を該標本化スィッチを用いて行うと共に前記増幅された第 2の 信号の複数回の積分を第 1の信号に対する積分とは逆極性となるように該標本化スィ ツチを用いて行うことによって、前記第 1の信号と前記第 2の信号との差分を増幅する 積分器と、を備える、ことを特徴とする読み出し回路。
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