WO2014133293A1 - Finfet using ge and/or group iii-v compound semiconductor and manufacturing method therefor - Google Patents

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고대홍
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Abstract

The present invention provides a method for manufacturing a three-dimensional FinFET device, comprising: (a) a step for providing a substrate; (b) a step for forming, on the substrate, a sacrificial film composite layer consisting of multiple sacrificial film layers by means of multiple types of materials, wherein each material forming the sacrificial film layers consists of substances that have different etching rates and different reactions to an etchant; (c) a step for forming a trench structure by patterning the sacrificial film composite layer; (d) a step for forming an active channel layer by growing at least one of Ge and group III-V compound semiconductors within the trench structure; (e) a step for exposing a portion of the active channel layer by selectively etching and removing the uppermost sacrificial film layer of the sacrificial film composite layer; (f) a step for sequentially forming a gate dielectric film and a metal gate so as to surround the exposed active channel layer; (g) a step for forming a source and a drain by etching only a specific region of the metal gate; and (h) a step for forming, on the source and drain regions, a Ge film and a group III-V film comprising p-type and n-type impurities.

Description

GE 및/또는 Ⅲ-Ⅴ족 화합물 반도체를 이용한 FINFET 및 그 제조방법FINFET using GE and / or III-V compound semiconductor and its manufacturing method
본 발명은 Ge(germanium) 혹은 III-V족 화합물반도체를 이용한 FinFET(Fin Field Effect Transistor) 및 그 제조 방법에 관한 것이다.The present invention relates to FinFET (Fin Field Effect Transistor) using Ge (germanium) or group III-V compound semiconductor and a method of manufacturing the same.
최근의 반도체 산업은 무어의 법칙에 따라 마이크로칩에 저장할 수 있는 데이터의 양이 18개월마다 2배씩 증가하고 있으며, 이 방대한 데이터를 빠른 시간 내에 처리할 수 있도록 소자들의 속도 또한 비약적으로 증가하고 있다. 이러한 기술 발전에 부응하기 위해 많은 연구자들이 CMOS의 고집적화, 고속동작화을 위한 새로운 물질 및 구조 개발에 노력하고 있다.In recent years, according to Moore's law, the amount of data that can be stored on a microchip has doubled every 18 months, and the speed of devices is increasing dramatically to process this vast amount of data quickly. In order to meet these technological advances, many researchers are trying to develop new materials and structures for high integration and high speed operation of CMOS.
최근, 기존의 Si을 대체해 이동도(mobility)가 빠른 Ge이나 III-V족 화합물반도체를 이용하여 고속, 고전류 CMOS를 제작하려는 연구가 활발히 진행되고 있다. 하지만 Ge과 III-V족 화합물반도체를 이용해 소자를 제작하기 위해서는 기존의 Si을 중심으로 개발되어 온 반도체 공정과 호환 가능(compatible)해야 한다는 필수적인 전제 조건을 충족시킬 필요가 있다.Recently, researches are being actively made to manufacture high-speed, high-current CMOS using Ge or III-V group compound semiconductors, which have high mobility instead of existing Si. However, in order to fabricate devices using Ge and III-V compound semiconductors, it is necessary to satisfy the essential prerequisites that they must be compatible with semiconductor processes developed around Si.
최근에 보고된 연구들에 의하면 Si 기판 위에 Ge을 에피택셜하게 성장시켜 활성 채널층(active channel layer)으로 사용하는 pMOS와 III-V족 화합물반도체를 에피택셜하게 성장시켜 활성 채널층으로 하는 nMOS를 동시에 구현하는 CMOS 공정들이 보고되고 있다 (예컨대, M.M. Heyns et al., IEDM Tech. Dig., p.12.1.1 (2011)). 이는 Si 기판을 사용함으로써 로직(logic), 고주파 소자, 입출력 회로(input/output circuitry) 등의 기능을 가지는 블락(block)들을 동일한 플랫폼(platform)에 구현할 수 있게 해준다.Recently reported studies show that pMOS and III-V compound semiconductors are epitaxially grown using Ge as an active channel layer by epitaxially growing Ge on an Si substrate. Simultaneous CMOS processes have been reported (eg, MM Heyns et al ., IEDM Tech. Dig. , P. 12.1.1 (2011)). This makes it possible to implement blocks on the same platform that use logic, high-frequency devices, input / output circuitry, etc. by using Si substrates.
종래에 보고된 Ge과 III-V족 화합물반도체 CMOS 소자는, Si 기판 위에 Ge과 III-V족 화합물반도체를 선택적으로 에피택셜하게 성장시킨 후 그 위에 게이트 유전막(gate dielectric)과 금속 게이트(metal gate)를 증착하고, 포토리소그라피(photo-lithography)와 식각(etching) 공정을 진행하여 nMOS와 pMOS 구조를 형성한다. nMOS와 pMOS의 소오스(source)와 드레인(drain) 영역을 구현하기 위해 각각 독립적인 포토리소그라피 공정을 적용하여 고농도의 불순물을 주입한다. 이때 사용되는 공정은 이온 주입(ion implantation)이나 불순물을 포함한 막을 증착하는 방법 등이 있다. 이후 불순물들의 활성화(activation)을 위해 추가적인 어닐링(annealing) 공정을 도입하기도 한다.A conventionally reported Ge and III-V compound semiconductor CMOS device is characterized by selectively epitaxially growing Ge and III-V compound semiconductors on a Si substrate and thereafter a gate dielectric and a metal gate thereon. ), And photo-lithography and etching to form nMOS and pMOS structures. In order to realize source and drain regions of nMOS and pMOS, high concentrations of impurities are injected by applying independent photolithography processes. In this case, a process used may include ion implantation or a method of depositing a film containing impurities. Thereafter, an additional annealing process may be introduced for activation of impurities.
도 1은 현재 연구가 진행되고 있는 Ge, III-V족 화합물반도체 CMOS의 모식도이다.1 is a schematic diagram of a Ge, III-V compound semiconductor CMOS currently under study.
그러나, 도 1과 같이 Si 기판 위에 Ge과 III-V족 화합물반도체를 2차원적으로 성장시켜 트랜지스터를 제작하는 방법은 게이트 길이가 짧아짐에 따라 단채널 효과가 발생하는 문제점을 지니고 있다.However, a method of manufacturing a transistor by two-dimensionally growing Ge and group III-V compound semiconductors on a Si substrate as shown in FIG. 1 has a problem in that a short channel effect occurs as the gate length is shortened.
즉 2차원 평면 소자의 경우, 게이트 길이가 짧아짐에 따라 소오스와 드레인 사이의 공핍층이 연결(punchthrough)되어 트랜지스터가 오프(off) 상태에서도 전류가 흐르게 되는 문제점이 발생한다. 특히 활성 채널층에 존재하는 소오스와 드레인의 사이의 전위 장벽(potential barrier)이 드레인 전압에 의해 낮아지고 이에 따라 문턱 전압(threshold voltage) 이하에서도 전류가 흐르게 된다. 또한 소오스와 드레인 사이의 길이가 감소하면 활성 채널층에 유도되는 세로 방향의 전기장(longitudinal electric field)이 증가하게 된다. 보통 전자의 이동도는 전기장이 증가함에 따라 증가하지만, 전기장이 104 V/cm 이상부터는 전자 속도 증가가 둔해지다가 105 V/cm 근처에서는 전자의 이동도가 포화상태가 된다. 따라서 소오스와 드레인 사이의 전류가 전자의 포화 속도에 의해 결정이 되는 문제점을 야기한다.That is, in the case of the two-dimensional planar device, as the gate length becomes shorter, a depletion layer between the source and the drain is punched, causing a current to flow even when the transistor is turned off. In particular, the potential barrier between the source and the drain present in the active channel layer is lowered by the drain voltage, so that current flows even below the threshold voltage. In addition, decreasing the length between the source and drain increases the longitudinal electric field induced in the active channel layer. Normally, the mobility of electrons increases as the electric field increases, but when the electric field increases from 10 4 V / cm or higher, the electron velocity increases, and near 10 5 V / cm, the electron mobility becomes saturated. This causes a problem in that the current between the source and drain is determined by the saturation rate of the electrons.
이외에도 세로 방향의 전기장 증가에 의한 충돌 이온화 효과(impact ionization) 및 고온 전자(hot electron)에 의한 게이트 유전막의 열화 등이 단채널효과의 한 예로 볼 수 있다.In addition, impact ionization effects due to the increase in the electric field in the longitudinal direction and degradation of the gate dielectric film due to hot electrons may be examples of short channel effects.
이러한 문제점과 관련하여, FinFET, Trigate- 혹은 gate-all-around FET 구조와 같이 게이트가 3차원적으로 둘러싼 비평면 채널을 가지는 트랜지스터 구조에서는 채널에 대한 게이트의 정전기적 제어가 뛰어나게 되어 누설 전류(leakage current)를 감소시키고, 단채널 효과를 개선시킬 수 있게 된다. 또한 채널에 대한 게이트의 가제어성이 개선되어 subthreshold 특성도 개선되고, 동일한 면적에서 종래의 평면형 트랜지스터 대비 구동 전류도 크게 개선시킬 수 있다.Regarding this problem, transistor structures having non-planar channels surrounded by three-dimensional gates, such as FinFET, Trigate-, or gate-all-around FET structures, provide excellent electrostatic control of the gate to the channel, resulting in leakage current. current) and short channel effects can be improved. In addition, the controllability of the gate to the channel is improved to improve the subthreshold characteristics, and the driving current can be greatly improved compared to the conventional planar transistor in the same area.
그러나, 기존의 3차원 구조에 따르면, Si 기판을 패터닝한 후, 그 패터닝된 부분에 3차원 구조를 형성하고 있어(예컨대, 등록특허 제10-618827호 참조), 기판의 종류가 Si으로 제한되는 문제점이 있으며, 이로 인해 향후 이동도 향상을 위한 추가 개선이 제한적이라는 근본적인 한계를 갖고 있다.However, according to the existing three-dimensional structure, after patterning the Si substrate, the three-dimensional structure is formed on the patterned portion (see, for example, Patent No. 10-618827), the type of substrate is limited to Si There is a problem, which has a fundamental limitation that further improvement for future mobility is limited.
본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 이동도가 빠르면서 FinFET의 장점을 동시에 지니는 새로운 구조의 Ge 혹은 III-V족 화합물반도체로 제작된 3차원 FinFET 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.The present invention is to solve the problems in the prior art, a three-dimensional FinFET structure made of a Ge or group III-V compound semiconductor of a new structure having a fast mobility and at the same time have the advantages of FinFET and a method of manufacturing the same It aims to provide.
또한, 본 발명은 기판의 종류에 제한받는 일이 없이, 즉 임의 재료의 기판 위에 물질 특성이 우수한 재료를 선택적으로 사용하여 제조 가능한 3차원 FinFET 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.It is also an object of the present invention to provide a three-dimensional FinFET structure and a method of manufacturing the same, which can be manufactured by selectively using a material having excellent material properties on a substrate of any material, without being limited to the type of substrate.
또한, 본 발명은 특히 Ge 혹은 III-V족 화합물반도체 단결정 기판을 사용하는 것 대비 Si 기판 위에 결함(defect)이 적은 Ge 혹은 III-V족 화합물반도체를 선택적으로 에피택셜하게 성장시켜 트랜지스터를 제작하여 높은 가격 경쟁력을 갖는 3차원 FinFET 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.In addition, the present invention is to produce a transistor by selectively epitaxially growing a Ge or III-V compound semiconductor with less defects on a Si substrate, compared to using a Ge or III-V compound semiconductor single crystal substrate. An object of the present invention is to provide a three-dimensional FinFET structure having a high price competitiveness and a method of manufacturing the same.
또한, 본 발명은 Ge의 pMOS와 III-V족 화합물반도체의 nMOS를 Si 기판 위에 선택적으로 구현하되, FinFET 구조를 갖게 하여 게이트 길이가 20 nm 이하에서도 동작 가능한 CMOS 소자를 제작하는 방법을 제시하는 것을 목적으로 한다.In addition, the present invention provides a method for fabricating a CMOS device capable of selectively implementing a pMOS of Ge and nMOS of a group III-V compound semiconductor on a Si substrate, but having a FinFET structure to operate even at a gate length of 20 nm or less. The purpose.
상기 목적을 달성하기 위하여, 본 발명에 따라서, (a) 기판을 제공하는 단계; (b) 상기 기판 상에 복수 종류의 재료에 의해 복수의 희생막 층으로 구성되는 희생막 복합층을 형성하는 단계로서, 상기 희생막 층을 구성하는 각각의 재료는 에칭 속도가 다르고 엣천트(etchant)에 대해 반응성이 다른 물질들로 구성되는 것인, 상기 희생막 복합층 형성 단계와; (c) 상기 희생막 복합층을 패터닝하여, 트렌치 구조를 형성하는 단계; (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 활성 채널층을 형성하는 단계; (e) 상기 희생막 복합층의 최상부의 희생막 층을 선택적으로 에칭하여 제거하여, 상기 활성 채널층의 일부를 노출시키는 단계; (f) 상기 노출된 활성 채널층을 둘러싸도록 게이트 유전막과 금속 게이트를 순차적으로 형성하는 단계; (g) 상기 금속 게이트의 특정 영역만 식각하여 소스와 드레인을 형성하는 단계; (h) 상기 소스와 드레인 영역에 n형 및 p형 불순물을 포함한 III-V족 막과 Ge 막을 형성하는 단계를 포함하는 3차원 FinFET 소자 제조 방법이 제공된다.In order to achieve the above object, according to the present invention, (a) providing a substrate; (b) forming a sacrificial film composite layer composed of a plurality of sacrificial film layers by a plurality of kinds of materials on the substrate, wherein each material constituting the sacrificial film layer has a different etching rate and an etchant; Forming a sacrificial film composite layer which is composed of materials different from each other; (c) patterning the sacrificial film composite layer to form a trench structure; (d) growing at least one of Ge and a III-V compound semiconductor in the trench structure to form an active channel layer; (e) selectively etching away the sacrificial film layer of the sacrificial film composite layer to expose a portion of the active channel layer; (f) sequentially forming a gate dielectric layer and a metal gate to surround the exposed active channel layer; (g) etching only a specific region of the metal gate to form a source and a drain; (h) a method of manufacturing a three-dimensional FinFET device comprising forming a group III-V film and a Ge film including n-type and p-type impurities in the source and drain regions.
한 가지 실시예에 있어서, 상기 희생막 복합층 중 최하부의 희생막 층은 그 두께가 상기 트렌치 구조의 폭보다 2배 이상이 되도록 형성될 수 있다.In an embodiment, the lowermost sacrificial layer of the sacrificial layer may be formed to have a thickness greater than or equal to twice the width of the trench structure.
한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 희생막 복합층을 패터닝하여, 상기 트렌치 구조를 형성할 수 있다.In example embodiments, the trench structure may be formed by using a Si substrate as the substrate and patterning the sacrificial layer composite layer to expose the Si substrate in step (c).
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 Ge 층을 형성할 수 있다.In an embodiment, in step (d), a Ge layer may be formed in the trench structure.
한 가지 실시예에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.In one embodiment, the Ge layer may be formed so that the ratio of the height and width in the trench structure is two or more.
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 III-V족 화합물반도체 층을 형성할 수 있다.In one embodiment, in step (d) it can form a group III-V compound semiconductor layer in the trench structure.
한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.In one embodiment, the group III-V compound semiconductor layer may be formed so that the ratio of the height and width in the trench structure is two or more.
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성할 수 있다.In an embodiment, the Ge layer may be formed on the exposed Si substrate in the trench structure in step (d), and a III-V group compound semiconductor layer may be formed thereon.
한 가지 실시예에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.In one embodiment, the Ge layer may be formed so that the ratio of the height and width in the trench structure is two or more.
한 가지 실시예에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성할 수 있다. 이 경우, 상기 III-V족 화합물 반도체는 InAs을 이용할 수 있다.In one embodiment, a group III-V compound semiconductor having a lower bandgap energy than Ge may be formed on the Ge layer. In this case, InAs may be used for the group III-V compound semiconductor.
한 가지 실시예에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성할 수 있다.In one embodiment, a group III-V compound semiconductor layer composed of a plurality of layers may be formed on the Ge layer.
한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다. 이 경우, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성할 수 있다.In one embodiment, the group III-V compound semiconductor layer is composed of a plurality of layers having different bandgap energy, of which the group III-V compound between the upper group III-V compound semiconductor layer and the Ge layer The semiconductor layer may be one having a bandgap energy greater than that of the uppermost group III-V compound semiconductor layer. In this case, the uppermost group III-V compound semiconductor layer may be formed of InGaAs, and the group III-V compound semiconductor layer formed directly on the Ge layer may be formed of InP or GaAs.
본 발명의 다른 양태에 따라서, 기판과; 상기 기판 상에 형성된 희생막으로서, 상기 희생막은 소정의 패턴으로 에칭되어, 트렌치 구조를 형성하고 있는 것인, 상기 희생막과; 상기 희생막 중의 트렌치 구조 내의 노출된 상기 기판 상에 증착되어 적어도 일부가 상기 희생막으로부터 돌출하여 채널 역할을 수행하는 반도체층과; 상기 돌출된 반도체층 상에 형성된 게이트 유전막과; 상기 게이트 유전막 상에 형성된 금속 게이트를 포함하고, 상기 반도체층은 상기 기판과 다른 종류의 재료로 구성되는 것을 특징으로 하는 3차원 FinFET 소자가 제공된다.According to another aspect of the invention, a substrate; A sacrificial film formed on the substrate, wherein the sacrificial film is etched in a predetermined pattern to form a trench structure; A semiconductor layer deposited on the exposed substrate in the trench structure in the sacrificial layer, at least a portion of the semiconductor layer protruding from the sacrificial layer to serve as a channel; A gate dielectric layer formed on the protruding semiconductor layer; A three-dimensional FinFET device is provided, comprising a metal gate formed on the gate dielectric layer, wherein the semiconductor layer is made of a different kind of material from the substrate.
한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용할 수 있다.In one embodiment, a Si substrate can be used as the substrate.
상기 3차원 FinFET 소자에 있어서, 상기 트렌치 구조 내에 상기 반도체층으로서 Ge 층이 형성될 수 있다.In the 3D FinFET device, a Ge layer may be formed as the semiconductor layer in the trench structure.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.In the three-dimensional FinFET device, the Ge layer may be formed so that the ratio of the height and width in the trench structure is two or more.
상기 3차원 FinFET 소자에 있어서, 상기 트렌치 구조 내에 상기 반도체층으로서 III-V족 화합물반도체 층이 형성될 수 있다.In the 3D FinFET device, a group III-V compound semiconductor layer may be formed as the semiconductor layer in the trench structure.
상기 3차원 FinFET 소자에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.In the three-dimensional FinFET device, the group III-V compound semiconductor layer may be formed so that the ratio of height and width in the trench structure is two or more.
상기 3차원 FinFET 소자에 있어서, 상기 트렌치 구조 내에서 상기 반도체층은 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체 층을 포함할 수 있다.In the 3D FinFET device, the semiconductor layer in the trench structure may include a Ge layer formed on a Si substrate and a III-V group compound semiconductor layer formed thereon.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.In the three-dimensional FinFET device, the Ge layer may be formed so that the ratio of the height and width in the trench structure is two or more.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 이용할 수 있고, 이 경우, InAs을 이용할 수 있다.In the 3D FinFET device, the group III-V compound semiconductor formed on the Ge layer may use a lower bandgap energy than the Ge, and InAs may be used in this case.
상기 3차원 FinFET 소자에 있어서, 상기 Ge 층 위에 상기 III-V족 화합물 반도체층은 복수의 층으로 구성될 수 있다.In the 3D FinFET device, the group III-V compound semiconductor layer may be formed of a plurality of layers on the Ge layer.
상기 3차원 FinFET 소자에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다.In the three-dimensional FinFET device, the group III-V compound semiconductor layer is composed of a plurality of layers having different bandgap energy, among which group III-V between the group III-V compound semiconductor layer and the Ge layer As the compound semiconductor layer, one having a band gap energy larger than that of the upper group III-V compound semiconductor layer may be used.
상기 3차원 FinFET 소자에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성될 수 있다.In the three-dimensional FinFET device, the uppermost Group III-V compound semiconductor layer is composed of InGaAs, and the Group III-V compound semiconductor layer formed directly on the Ge layer may be composed of InP or GaAs.
본 발명은 고속동작화를 위한 Ge 및/또는 III-V족 화합물반도체를 이용한 CMOS FinFET 구조를 제공하고 또 그 제조 공정에 있어, 공정 상의 단순화 및 FinFET이 지니고 있는 구조적 장점을 기대할 수 있다.The present invention provides a CMOS FinFET structure using Ge and / or Group III-V compound semiconductors for high speed operation, and can be expected to simplify the process and the structural advantages of the FinFET in the manufacturing process thereof.
즉, 본 발명은 Ge 및/또는 III-V족 화합물반도체를 선택적 에피택셜하게 성장한 후 FinFET 구조를 만들어 게이트 길이가 감소함에 따라 부수적으로 발생하는 단채널효과 등을 억제하고, 또 이종접합구조를 상기한 바와 같이 구성하여, 누설 전류 및 on-off 특성의 전환 기울기 등이 우수하고 구동 전류 및 신뢰성을 향상시킬 수 있는 CMOS 소자를 제공한다. 또한 공정 상 self-aligned 된 구조 내에서 FinFET을 제작하기에 공정 단순화를 기대할 수 있다.That is, the present invention selectively grows Ge and / or group III-V compound semiconductors to form a FinFET structure to suppress the short-channel effect that occurs incidentally as the gate length decreases, and the heterojunction structure is described above. The present invention provides a CMOS device which is excellent in leakage current and switching slope of on-off characteristics and can improve driving current and reliability. Process simplification can also be expected to fabricate FinFETs in self-aligned structures.
도 1은 종래의 Ge, III-V족 화합물반도체 CMOS 소자의 단면도이다.1 is a cross-sectional view of a conventional Ge, III-V compound semiconductor CMOS device.
도 2는 본 발명에 따른 Ge, III-V족 화합물반도체를 이용한 CMOS FinFET의 모식도이다.2 is a schematic diagram of a CMOS FinFET using Ge, III-V compound semiconductor according to the present invention.
도 3 내지 도 8은 본 발명의 한 가지 실시예에 따라 CMOS FinFET 소자를 제조하는 과정을 보여주는 도면이다.3 through 8 illustrate a process of fabricating a CMOS FinFET device according to an embodiment of the present invention.
이하에서는, 첨부 도면을 참조하여, 본 발명의 실시예를 구체적으로 설명한다. 이하의 설명에 있어서, 당업계에 이미 널리 알려진 구성(예컨대, 박막 형성, 식각 공정 등)에 대한 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명에서 제시하는 FinFET 구조 및 그 제조 방법의 특징적 구성을 쉽게 이해할 수 있을 것이다.EMBODIMENT OF THE INVENTION Hereinafter, with reference to an accompanying drawing, embodiment of this invention is described concretely. In the following description, the description of the construction (for example, thin film formation, etching process, etc.) that is well known in the art will be omitted. Even if this description is omitted, those skilled in the art will be able to easily understand the characteristic configuration of the FinFET structure and the manufacturing method proposed in the present invention through the following description.
도 2에는 본 발명의 한 가지 실시예에 따른 CMOS FinFET 소자의 구조가 모식적으로 도시되어 있다. 도시한 바와 같이, 본 발명에 따른 CMOS FinFET은 희생막(1)과 희생막(2)를 이용하여 형성된 트렌치 구조(T) 내에 Si 기판(10) 위에 Ge 층(버퍼층)(11), InP 층, InGaAs 층 등을 포함하는 III-V족 화합물반도체(12)가 적층된 이종접합구조(즉, 기판(Si)과 다른 종류의 물질이 epitaxial하게 증착된 구조)와, III-V족 화합물반도체 이종접합구조를 3차원적으로 둘러싸고 있는 게이트 유전막(13)과 금속 게이트(14), 금속 게이트 양 옆으로 오믹 접촉된 소오스 및 드레인 영역(도시 생략) 등을 포함한다.2 schematically shows the structure of a CMOS FinFET device according to one embodiment of the present invention. As shown, the CMOS FinFET according to the present invention is a Ge layer (buffer layer) 11, InP layer on the Si substrate 10 in the trench structure (T) formed by using the sacrificial film 1 and the sacrificial film (2) Heterojunction structure in which group III-V compound semiconductor 12 including an InGaAs layer and the like is laminated (that is, a structure in which epitaxial deposition of a substrate (Si) and other kinds of materials is deposited), and group III-V compound semiconductor heterogeneous The gate dielectric layer 13 and the metal gate 14 that surround the junction structure three-dimensionally, and source and drain regions (not shown) in ohmic contact to both sides of the metal gate are included.
이하에서는, 상기 본 발명에서 제시한 CMOS FinFET 구조를 제조하는 과정을 구체적으로 설명한다.Hereinafter, a process of manufacturing the CMOS FinFET structure proposed in the present invention will be described in detail.
먼저, 도 3에 도시한 바와 같이, Si 기판(10)을 준비한다. 본 발명의 한 가지 실시예에서는 FinFET 구조를 형성하기 위한 기판으로서 Si 기판을 이용하지만, 본 발명은 이에 제한되지 않는다는 것에 유의하여야 한다. 즉 종래의 기술에 따르면, 기판을 식각하여 FinFET 구조를 형성하는데, 이로 인하여 사실상 기판 종류가 Si 기판으로 제한되는 제약이 있다. 그러나, 본 발명에서는 기판을 식각하는 것이 아니라, 종래 기술과 달리 기판 위에 소정의 희생막을 형성하여 기판 위에 FinFET 구조를 형성하므로, 반드시 Si 기판을 이용할 필요는 없다. 그러나, Si 기판이 경제적인 관점에서 가장 이점이 있고 또 기존의 반도체 공정이 Si에 기반하고 있기 때문에, 본 발명의 실시예 역시 Si 기판을 이용한다. 또한, 본 발명에 따르면, Si 기판을 이용하고도 이하에서 설명하는 바와 같이, Ge 및/또는 III-V족 화화물 반도체를 이용할 수 있다. 종래에 따르면, Ge을 이용하고자 하면, Ge 기판을 이용하여 FinFET 소자를 제조하고 있으나, 이 경우 Ge 단결정 기판은 매우 고가이므로, 경제성이 떨어지는 단점이 있다. 이는 III-V족 화합물 반도체 역시 마찬가지이다. 그러나, 본 발명에서 제시하는 독특한 공정 및 구조로 인하여, Si 기판을 이용하면서도 Ge 및/또는 III-V족 화화물 반도체를 이용하여 FinFET 구조를 구현할 수 있다.First, as shown in FIG. 3, the Si substrate 10 is prepared. One embodiment of the present invention uses a Si substrate as the substrate for forming the FinFET structure, but it should be noted that the present invention is not limited thereto. In other words, according to the related art, the substrate is etched to form a FinFET structure, which effectively limits the type of substrate to the Si substrate. However, the present invention does not necessarily etch the substrate, but unlike the prior art, since a predetermined sacrificial film is formed on the substrate to form a FinFET structure on the substrate, it is not necessary to use a Si substrate. However, embodiments of the present invention also use Si substrates because Si substrates are most economically advantageous and existing semiconductor processes are based on Si. In addition, according to the present invention, a Ge substrate and / or a group III-V compound semiconductor can be used as described below even using a Si substrate. According to the related art, in order to use Ge, a FinFET device is manufactured by using a Ge substrate. However, in this case, since the Ge single crystal substrate is very expensive, there is a disadvantage in that economic efficiency is low. The same applies to the III-V compound semiconductor. However, due to the unique process and structure proposed in the present invention, it is possible to implement a FinFET structure using a Ge substrate and / or a group III-V nitride semiconductor while using a Si substrate.
이어서, Si 기판(10)에 희생막(1)과 희생막(2) 및 희생막(1)을 순차적으로 증착하여 희생막 복합층을 형성한다. 이때 희생막(1)의 두께는 후속 공정에서 형성되는 트렌치 구조(T)의 폭(W)보다 2배 이상이 되도록 한다. 즉 본 발명의 일실시예에서, 후속하여 Ge 층이 트렌치 구조 내에 형성되는데, Si 기판과의 격자상수 차이로 인하여 Ge 내부에 전위가 발생하게 된다. 그러나, 희생막(1)의 두께를 트렌치 구조(T)의 폭보다 2배 이상으로 하게 되면, 전위의 발생 부분을 트렌치 구조의 하부에 집중시킬 수 있어, 게이트 부분에서의 결함을 감소시킬 수 있으므로, 상기와 같이 형성한다.Subsequently, the sacrificial film 1, the sacrificial film 2, and the sacrificial film 1 are sequentially deposited on the Si substrate 10 to form a sacrificial film composite layer. At this time, the thickness of the sacrificial layer 1 is to be twice or more than the width W of the trench structure T formed in a subsequent process. That is, in one embodiment of the present invention, a Ge layer is subsequently formed in the trench structure, and a potential is generated inside Ge due to the lattice constant difference with the Si substrate. However, when the thickness of the sacrificial film 1 is more than twice the width of the trench structure T, the portion of dislocations can be concentrated in the lower portion of the trench structure, so that defects in the gate portion can be reduced. It is formed as above.
또한 희생막(1)과 희생막(2)은 화학적, 물리적인 식각 방법으로 etching rate가 다른 두 물질간에 선택비가 있는 조합으로 선택한다. 일례로 희생막(1)은 산화막(SiO2)(HF에 대해 active), 희생막(2)은 질화막(Si3N4)(HF에 inactive)을 사용할 수 있다.In addition, the sacrificial film 1 and the sacrificial film 2 are selected by a combination having a selectivity between two materials having different etching rates by chemical and physical etching methods. For example, the sacrificial film 1 may use an oxide film SiO 2 (active to HF), and the sacrificial film 2 may use a nitride film Si 3 N 4 (inactive to HF).
다음에, 도 4와 같이 희생막 복합층을 선택적으로 식각하는데, 이때 종래의 반도체 공정에서 사용하는 방법을 선택한다. 특히 희생막 복합층 상부에 포토리지스트를 도포한 후 식각 마스크를 이용하여 포토리소그라피 공정을 진행한 후, 반응성 이온 에칭이나 플라즈마 에칭법을 통해 트렌치 구조(T)를 형성한다. 이때 Si 기판(10)까지 식각하는 것을 특징으로 한다. 즉 트렌치 내부에서 성장시키는 Ge 층은 Si 층이 노출되어야만 증착할 수 있다. 만약, 트렌치 구조 형성시 Si 기판이 노출되지 않은 상태로 희생막 1 도중에서 식각이 멈춘다면, 후속되는 Ge 증착시 증착이 이루어지지 않게 된다. 즉 SEG(Selective Epitaxial Growth) 공정을 이용하면, Si 기판 상에서는 Ge 증착이 잘 되지만, 희생막으로 둘러싸인 트렌치 측벽은 Ge 증착이 잘 이루어지지 않는다. 따라서, 트렌치 구조 형성시 Si 기판을 노출시키는 것이 바람직하다. 이는 Ge 층 없이 III-V족 화합물 반도체를 바로 Si 기판 상에 형성하는 경우에도 마찬가지이다.Next, the sacrificial film composite layer is selectively etched as shown in FIG. 4, at which time, a method used in a conventional semiconductor process is selected. In particular, after the photoresist is applied on the sacrificial film composite layer, a photolithography process is performed using an etching mask, and then a trench structure T is formed by reactive ion etching or plasma etching. In this case, the Si substrate 10 may be etched. That is, the Ge layer growing inside the trench can be deposited only when the Si layer is exposed. If the etching is stopped during the sacrificial layer 1 without the Si substrate being exposed during the formation of the trench structure, deposition is not performed during subsequent Ge deposition. In other words, when using a Selective Epitaxial Growth (SEG) process, Ge is well deposited on the Si substrate, but Ge deposition is not well performed on the trench sidewalls surrounded by the sacrificial film. Therefore, it is desirable to expose the Si substrate when forming the trench structure. This is also the case when forming a III-V compound semiconductor directly on a Si substrate without a Ge layer.
이어서, 트렌치 구조(T) 내부를 Ge 및/또는 III-V족 화합물반도체로 도 5와 같이 채운다. 일례로 트렌치 내부로 노출된 Si 기판(10) 위에 Ge을 선택적으로 에피택셜하게 성장시켜, Ge 층(11)(버퍼층)을 형성한다. Ge 층의 성장은 저메인(GeH4) 가스 등을 이용하며, Si 기판이 노출된 부분에서만 선택적으로 성장하게끔 염화 수소(HCl), 염소(Cl2)와 같은 식각 가스를 동시에 주입하거나 증착과 식각 공정을 반복적으로 진행할 수 있다. 이때 상기한 바와 같이, Ge은 트렌치 하부인 Si 기판과의 계면에서 발생하는 실 전위(threading dislocations) 등이 측벽에 고립될 수 있도록 임계 두께 이상의 두께를 가지는 것을 특징으로 한다. 예컨대, 트렌치 구조 내에서 Ge층의 높이와 폭의 비는 2이상인 것이 바람직하다. III-V족 화합물 반도체만으로 트렌치 구조 내에 형성하는 경우도 마찬가지이다. 이후 Ge 층 상부에 InP과 InGaAs 등의 III-V족 화합물반도체(12)를 증착하여 이종접합구조를 형성한다. 이 이종접합구조는 FinFET의 활성 채널층으로 이용된다.Next, the inside of the trench structure T is filled with Ge and / or a group III-V compound semiconductor as shown in FIG. 5. For example, Ge is selectively epitaxially grown on the Si substrate 10 exposed inside the trench to form the Ge layer 11 (buffer layer). The growth of the Ge layer is performed by using a germane (GeH 4 ) gas and the like, by simultaneously injecting an etching gas such as hydrogen chloride (HCl) and chlorine (Cl 2 ) to selectively grow only in the exposed portion of the Si substrate, and by depositing and etching processes Can be repeated repeatedly. At this time, as described above, Ge has a thickness greater than or equal to a threshold thickness so that threading dislocations occurring at an interface with the Si substrate under the trench can be isolated on the sidewall. For example, the ratio of the height and width of the Ge layer in the trench structure is preferably two or more. The same applies to the case where the III-V compound semiconductor is formed only in the trench structure. Thereafter, a III-V group compound semiconductor 12 such as InP and InGaAs is deposited on the Ge layer to form a heterojunction structure. This heterojunction structure is used as the active channel layer of the FinFET.
한편, 본 실시예에서는 Si 기판이 노출된 트렌치 구조(T) 내에 Ge 층(11)과 InP과 InGaAs의 III-V족 화합물반도체(12)를 순차적으로 형성하고 있으나, 본 발명은 이에 제한되지 않는다. 즉, Ge 층(11)만을 트렌치 구조(T) 내에 형성할 수도 있다. 그러나 여러 전기적 특성의 개선을 위해 Ge 층(11) 위에 이동도가 빠른 InP과 InGaAs 등의 III-V족 화합물반도체(12)를 추가로 증착하는 것이 바람직하다. 또한, Ge 층(11) 대신에 InP과 InGaAs 등의 III-V족 화합물반도체(12)를 트렌치 구조(T) 내의 노출된 Si 기판(10) 상에 바로 형성할 수도 있다. 그러나, Ge과 비교하여(약 4%) InP과 InGaAs 등의 III-V족 화합물반도체(12)는 Si 기판과의 격자 상수 차이(약 8%)가 너무 크므로, Ge 층(11)을 그 사이에 형성하여, 격자 상수가 점차적으로 변화하도록 하는 것이 바람직하다. 따라서, 본 실시예에서 Ge 층(11)의 격자 상수와 관련하여 일종의 버퍼층 역할을 하게 된다.Meanwhile, in the present embodiment, the Ge layer 11 and the group III-V compound semiconductors 12 of InP and InGaAs are sequentially formed in the trench structure T where the Si substrate is exposed, but the present invention is not limited thereto. . That is, only the Ge layer 11 may be formed in the trench structure T. However, in order to improve various electrical properties, it is preferable to further deposit III-V group compound semiconductors 12 such as InP and InGaAs having high mobility on the Ge layer 11. Instead of the Ge layer 11, group III-V compound semiconductors 12 such as InP and InGaAs may be formed directly on the exposed Si substrate 10 in the trench structure T. However, compared with Ge (about 4%), the group III-V compound semiconductors 12 such as InP and InGaAs have a large lattice constant difference (about 8%) from that of the Si substrate, so that the Ge layer 11 is removed. It is preferable to form in between so that a lattice constant may change gradually. Therefore, in this embodiment, it serves as a kind of buffer layer in relation to the lattice constant of the Ge layer 11.
한편, 상기 이종접합구조(Ge 층(11) 및 화합물반도체(12))는 밴드갭 에너지 관점에서 그 재료를 선택하여 증착하는 것이 바람직하다. 즉 Ge 층으로의 전류 흐름을 억제하여, 누설 전류를 억제할 수 있도록 이종접합 구조의 재료를 선택한다. 구체적으로, 상기한 바와 같이, Ge 층은 그 역할 중 대부분이 버퍼 역할을 하게 되고, InGaAs 층이 주로 채널 역할을 한다. 이때, Ge 은 밴드갭 에너지가 0.66 eV이고, InGaAs가 약 0.74 eV이다. 따라서, InGaAs로부터 Ge 층으로 전류가 흐를 수 있다(누설 전류). 그러나, 본 실시예에서와 같이, InGaAs와 Ge 사이에 InGaAs보다 밴드갭에너지가 높은 III-V족 화합물(예컨대, InP(1.27 ev), GaAs(1.43 eV))을 형성하면, InGaAs 층에서 이동하는 전자나 홀은 InP, GaAs의 에너지 장벽으로 인하여 하부쪽으로, 즉 Ge 쪽으로 이동하기가 힘들어, 누설 전류를 감소시킬 수 있다. 즉, 본 발명은 Ge 및/또는 III-V족 화합물 반도체를 이용하여, 단채널 효과를 억제할 수 있는 FinFET 구조를 실현함과 동시에, 상기와 같이 누설 전류의 억제라는 효과도 동시에 달성할 수 있다.On the other hand, the heterojunction structure (Ge layer 11 and the compound semiconductor 12) is preferably deposited by selecting the material from the viewpoint of the band gap energy. That is, the material of the heterojunction structure is selected so that current flow to a Ge layer can be suppressed and leakage current can be suppressed. Specifically, as described above, most of the Ge layer serves as a buffer, and the InGaAs layer mainly serves as a channel. At this time, Ge has a bandgap energy of 0.66 eV and InGaAs of about 0.74 eV. Thus, current can flow from the InGaAs to the Ge layer (leakage current). However, as in the present embodiment, when In-GaAs and Ge form III-V compounds having a higher bandgap energy than InGaAs (e.g., InP (1.27 ev) and GaAs (1.43 eV)), they move in the InGaAs layer. Electrons or holes are difficult to move downward, that is, Ge, due to the energy barriers of InP and GaAs, thereby reducing leakage current. That is, the present invention realizes a FinFET structure capable of suppressing short channel effects by using Ge and / or III-V compound semiconductors, and at the same time achieves the effect of suppressing leakage current as described above. .
또한, 이종접합구조에서 Ge 층을 맨 하부에 형성하는 경우, 상기와 같이 두 층 이상의 III-V족 화합물 반도체를 구성하는 대신에, InAs(약 0.35 eV)와 같이 Ge보다 밴드갭 에너지가 낮은 III-V족 화합물 반도체를 이용하는 경우 그 화합물 반도체를 복층이 아닌 단층으로 구성하여도, 누설 전류 억제 효과를 달성할 수 있다.In addition, when the Ge layer is formed at the bottom of the heterojunction structure, instead of forming two or more III-V compound semiconductors as described above, III having a lower bandgap energy than Ge such as InAs (about 0.35 eV) In the case of using a group-V compound semiconductor, the leakage current suppression effect can be achieved even when the compound semiconductor is composed of a single layer instead of a multilayer.
다음에, 도 6에 도시한 바와 같이 트렌치 내부에 형성된 이종접합구조를 제외하고 최상의 희생막(1)을 선택적으로 식각한다. 이때 하부에 있는 희생막(2)에서 선택적으로 에칭 스탑이 되도록 상기 식각을 수행한다. 희생막(1)을 선택적으로 식각하는 화학적 식각 방법은 케미컬(chemical)을 이용하는 방법이 있으며, 물리적 식각 방법으로는 반응성 이온 에칭이나 플라즈마 에칭법 등이 있다. 일례로, 희생막(1)으로서 산화막, 희생막(2)으로서 질화막을 적용한 경우에는, 불산(HF)을 이용하여 Ge 혹은 III-V족 화합물반도체, 희생막(2) 등은 식각되지 않고 산화막만 선택적으로 식각할 수 있다.Next, as shown in FIG. 6, the best sacrificial film 1 is selectively etched except for the heterojunction structure formed in the trench. At this time, the etching is performed to selectively etch stop in the sacrificial layer (2) at the bottom. Chemical etching methods for selectively etching the sacrificial film 1 include chemical methods, and physical etching methods include reactive ion etching and plasma etching. For example, when an oxide film as the sacrificial film 1 and a nitride film as the sacrificial film 2 are applied, Ge or III-V compound semiconductors, the sacrificial film 2, etc. are not etched using hydrofluoric acid (HF), but the oxide film is not etched. Only etching can be done selectively.
이어서, 도 7에 도시한 바와 같이 게이트 유전막(13)을 증착한다. 이 게이트 유전막은 산화막, 질화막 및 높은 유전 상수를 가지는 물질을 이용하여 형성할 수 있다. 예컨대, 산화막(SiO2), 질화막(Si3N4), 산화질화막(SiON), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2) 등과 같은 높은 유전 상수(high-k)를 가지는 물질 등을 이용하여, 게이트 유전막을 구성할 수 있다. 즉 기존의 반도체 소자에서는 산화막(SiO2)을 게이트 유전막으로 사용하여 왔으나, 소자의 소형화를 위해 산화막의 두께를 줄일 필요가 있다. 그러나, 산화막의 두께를 줄이게 되면, 그에 따라 게이트와 채널 영역 사이의 누설 전류가 증가하게 된다. 따라서, 본 발명에서는 유전막의 물리적 두께는 그대로 유지하면서 등가 산화막 두께(equivalent oxide thickness; EOT)를 낮출 수 있도록 고유전 상수 물질을 이용하는 것이 바람직하다.Subsequently, a gate dielectric film 13 is deposited as shown in FIG. 7. This gate dielectric film can be formed using an oxide film, a nitride film, and a material having a high dielectric constant. For example, high dielectric constants such as oxide (SiO 2 ), nitride (Si 3 N 4 ), oxynitride (SiON), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), and zirconium oxide (ZrO 2 ) A gate dielectric film can be formed using a material having high-k) or the like. That is, in the conventional semiconductor device, an oxide film (SiO 2) has been used as the gate dielectric film, but the thickness of the oxide film needs to be reduced in order to miniaturize the device. However, reducing the thickness of the oxide film increases the leakage current between the gate and the channel region accordingly. Therefore, in the present invention, it is preferable to use a high dielectric constant material so as to lower the equivalent oxide thickness (EOT) while maintaining the physical thickness of the dielectric film.
다음에, 도 8에 도시한 바와 같이 같이 금속 게이트(14)를 증착하고(예컨대, 알루미늄(Al), 텅스텐(W), 질화티타늄(TiN), 질화탄탈늄(TaN) 및 폴리 실리콘(poly Si), 실리콘 실리사이드(silicide) 등), 포토리소그라피 공정을 통해 특정한 영역만 금속 게이트를 패터닝한다. 이때 포토리소그라피 공정은 기존에 반도체 공정에 많이 사용되고 있는 포토레지스트 및 식각 마스크를 이용할 수 있다. 이후 반응성 이온 에칭 공정이나 플라즈마 에칭 공정을 통해 금속 게이트를 선택적으로 식각한다. 금속 게이트 양 옆으로 식각된 부분은 각각 소스와 드레인 영역에 해당되며, 이 부분을 선택적으로 식각한 후, 불순물이 첨가된 Ge과 III-V족 화합물반도체를 증착하여 pMOS와 nMOS에 맞는 소오스와 드레인을 형성한다. 이때 III-V족 화합물반도체에 도핑(doping)하는 불순물은 n 형이며 주로 황(S), 셀레늄(Se), 텔레늄(Te) 등이 있으며, Ge에 도핑하는 p 형 불순물은 주로 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 있다. 이어서, 이러한 불순물들이 활성화되도록 어닐링을 수행하며, 이때 그 온도와 시간은 소자의 성능을 열화시키지 않는 범위에서 진행시킨다.Next, as illustrated in FIG. 8, the metal gate 14 is deposited (for example, aluminum (Al), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), and polysilicon (poly Si). ), Silicon silicide, etc.) and photolithography processes only pattern metal gates in specific regions. In this case, the photolithography process may use a photoresist and an etching mask that are conventionally used in a semiconductor process. Thereafter, the metal gate is selectively etched through a reactive ion etching process or a plasma etching process. The portions etched on both sides of the metal gate correspond to source and drain regions, respectively, and then selectively etched, and then source and drain suitable for pMOS and nMOS by depositing impurity-added Ge and III-V compound semiconductors. To form. The impurity doping to the III-V compound semiconductor is n-type, and mainly sulfur (S), selenium (Se), and telenium (Te), and the p-type impurity doping to Ge is mainly boron (B). ), Aluminum (Al), gallium (Ga), indium (In) and the like. Then, annealing is performed to activate these impurities, at which time the temperature and time proceed in a range that does not degrade the performance of the device.
이후 소오스와 드레인 영역에 오믹 접촉을 하고, 외부 회로와 금속 배선으로 상호접속 시키면 CMOS 소자가 제작된다. 이와 같이 제작된 CMOS 소자는 FinFET 구조를 지니고 있어 단채널 효과를 억제함과 동시에, 상기와 같은 구조적 특성으로 인하여 누설 전류가 작은 장점을 지니면서, Ge과 III-V족 화합물반도체를 활성 채널층으로 사용하여 고속 동작 소자에 적합하다.Thereafter, ohmic contact is made to the source and drain regions, and interconnected with an external circuit and a metal wiring to form a CMOS device. The CMOS device fabricated as described above has a FinFET structure to suppress short channel effects and to have a small leakage current due to the above-described structural characteristics, while using Ge and III-V compound semiconductors as active channel layers. It is suitable for high speed operation device.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 예컨대, 상기 실시예에서는 희생막 복합층을 3개의 층으로 구성하였으나, 2개의 층으로 구성할 수도 있다. 즉, 에천트(etchant)와 그 에천트에 대해 반응하는 희생막의 재료 등을 적절히 조합하여 선택하면, 2개의 층으로부터 본 발명의 구성/효과를 달성할 수 있다. 즉 희생막 복합층은 복수 종류의 재료에 의해 복층으로 구성되기만 하면 된다. 따라서, 본 발명은 후술하는 특허청구범위 내에서 상기 실시예를 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.While the present invention has been described with reference to preferred embodiments, it is to be understood that the present invention is not limited to the above embodiments. For example, in the above embodiment, the sacrificial film composite layer is composed of three layers, but may be composed of two layers. In other words, if the etchant and the material of the sacrificial film reacting with the etchant are appropriately selected and selected, the configuration / effect of the present invention can be achieved from the two layers. In other words, the sacrificial film composite layer only needs to be composed of multiple layers of plural kinds of materials. Accordingly, the present invention can be variously modified and modified within the scope of the claims to be described later, all of which fall within the scope of the invention. Accordingly, the invention is limited only by the claims and the equivalents thereof.

Claims (27)

  1. (a) 기판을 제공하는 단계;(a) providing a substrate;
    (b) 상기 기판 상에 복수 종류의 재료에 의해 복수의 희생막 층으로 구성되는 희생막 복합층을 형성하는 단계로서, 상기 희생막 층을 구성하는 각각의 재료는 에칭 속도가 다르고 엣천트(etchant)에 대해 반응성이 다른 물질들로 구성되는 것인, 상기 희생막 복합층 형성 단계와;(b) forming a sacrificial film composite layer composed of a plurality of sacrificial film layers by a plurality of kinds of materials on the substrate, wherein each material constituting the sacrificial film layer has a different etching rate and an etchant; Forming a sacrificial film composite layer which is composed of materials different from each other;
    (c) 상기 희생막 복합층을 패터닝하여, 트렌치 구조를 형성하는 단계;(c) patterning the sacrificial film composite layer to form a trench structure;
    (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 활성 채널층을 형성하는 단계;(d) growing at least one of Ge and a III-V compound semiconductor in the trench structure to form an active channel layer;
    (e) 상기 희생막 복합층의 최상부의 희생막 층을 선택적으로 에칭하여 제거하여, 상기 활성 채널층의 일부를 노출시키는 단계;(e) selectively etching away the sacrificial film layer of the sacrificial film composite layer to expose a portion of the active channel layer;
    (f) 상기 노출된 활성 채널층을 둘러싸도록 게이트 유전막과 금속 게이트를 순차적으로 형성하는 단계;(f) sequentially forming a gate dielectric layer and a metal gate to surround the exposed active channel layer;
    (g) 상기 금속 게이트의 특정 영역만 식각하여 소스와 드레인을 형성하는 단계;(g) etching only a specific region of the metal gate to form a source and a drain;
    (h) 상기 소스와 드레인 영역에 n형 및 p형 불순물을 포함한 III-V족 막과 Ge 막을 형성하는 단계(h) forming a group III-V film and a Ge film including n-type and p-type impurities in the source and drain regions;
    를 포함하는 3차원 FinFET 소자 제조 방법.3D FinFET device manufacturing method comprising a.
  2. 청구항 1에 있어서, 상기 희생막 복합층 중 최하부의 희생막 층은 그 두께가 상기 트렌치 구조의 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of claim 1, wherein the lowermost sacrificial film layer of the sacrificial film composite layer is formed so that its thickness is twice or more than the width of the trench structure.
  3. 청구항 1에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 희생막 복합층을 패터닝하여, 상기 트렌치 구조를 형성하는 것인 3차원 FinFET 소자 제조 방법.The method of claim 1, wherein using the Si substrate as the substrate, and patterning the sacrificial film composite layer to expose the Si substrate in the step (c) to form the trench structure.
  4. 청구항 3에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 Ge 층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.4. The method of claim 3, wherein in step (d), a Ge layer is formed in the trench structure.
  5. 청구항 3에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of claim 3, wherein the Ge layer is formed in the trench structure such that a ratio of height and width thereof is 2 or more.
  6. 청구항 3에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에 III-V족 화합물반도체 층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.4. The method of claim 3, wherein in step (d), a III-V compound semiconductor layer is formed in the trench structure.
  7. 청구항 6에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of claim 6, wherein the group III-V compound semiconductor layer is formed in the trench structure such that a ratio of height and width thereof is two or more.
  8. 청구항 3에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The 3D FinFET device according to claim 3, wherein in step (d), the Ge layer is formed on the exposed Si substrate in the trench structure, and a III-V compound semiconductor layer is formed thereon. Manufacturing method.
  9. 청구항 8에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of claim 8, wherein the Ge layer is formed in the trench structure such that a ratio of height and width thereof is two or more.
  10. 청구항 8에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of claim 8, wherein a III-V compound semiconductor having a band gap energy lower than that of Ge is formed on the Ge layer.
  11. 청구항 10에 있어서, 상기 III-V족 화합물 반도체는 InAs인 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of claim 10, wherein the group III-V compound semiconductor is InAs.
  12. 청구항 8에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성하는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The method of manufacturing a three-dimensional FinFET device according to claim 8, wherein a III-V compound semiconductor layer composed of a plurality of layers is formed on the Ge layer.
  13. 청구항 12에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The group III-V compound semiconductor layer according to claim 12, wherein the group III-V compound semiconductor layer is composed of a plurality of layers having different bandgap energies, and a group III-V compound semiconductor layer between the uppermost group III-V compound semiconductor layer and the Ge layer. Has a bandgap energy greater than that of the uppermost III-V compound semiconductor layer.
  14. 청구항 13에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 3차원 FinFET 소자 제조 방법.The 3D FinFET device according to claim 13, wherein the uppermost Group III-V compound semiconductor layer is composed of InGaAs, and the Group III-V compound semiconductor layer formed directly on the Ge layer is composed of InP or GaAs. Manufacturing method.
  15. 기판과;A substrate;
    상기 기판 상에 형성된 희생막으로서, 상기 희생막은 소정의 패턴으로 에칭되어, 트렌치 구조를 형성하고 있는 것인, 상기 희생막과;A sacrificial film formed on the substrate, wherein the sacrificial film is etched in a predetermined pattern to form a trench structure;
    상기 희생막 중의 트렌치 구조 내의 노출된 상기 기판 상에 증착되어 적어도 일부가 상기 희생막으로부터 돌출하여 채널 역할을 수행하는 반도체층과;A semiconductor layer deposited on the exposed substrate in the trench structure in the sacrificial layer, at least a portion of the semiconductor layer protruding from the sacrificial layer to serve as a channel;
    상기 돌출된 반도체층 상에 형성된 게이트 유전막과;A gate dielectric layer formed on the protruding semiconductor layer;
    상기 게이트 유전막 상에 형성된 금속 게이트A metal gate formed on the gate dielectric layer
    를 포함하고, 상기 반도체층은 상기 기판과 다른 종류의 재료로 구성되는 것을 특징으로 하는 3차원 FinFET 소자.3. The 3D FinFET device of claim 1, wherein the semiconductor layer is formed of a material different from that of the substrate.
  16. 청구항 15에 있어서, 상기 기판으로서 Si 기판을 이용하는 것을 특징으로 하는 3차원 FinFET 소자.The three-dimensional FinFET device according to claim 15, wherein a Si substrate is used as the substrate.
  17. 청구항 15 또는 청구항 16에 있어서, 상기 트렌치 구조 내에 상기 반도체층으로서 Ge 층이 형성되어 있는 것을 특징으로 하는 3차원 FinFET 소자.The 3D FinFET device according to claim 15 or 16, wherein a Ge layer is formed in the trench structure as the semiconductor layer.
  18. 청구항 17에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자.18. The 3D FinFET device of claim 17, wherein the Ge layer is formed such that a ratio of height and width in the trench structure is two or more.
  19. 청구항 15 또는 청구항 16에 있어서, 상기 트렌치 구조 내에 상기 반도체층으로서 III-V족 화합물반도체 층이 형성되어 있는 것을 특징으로 하는 3차원 FinFET 소자.The 3D FinFET device according to claim 15 or 16, wherein a III-V group compound semiconductor layer is formed in the trench structure as the semiconductor layer.
  20. 청구항 19에 있어서, 상기 III-V족 화합물 반도체 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자.20. The 3D FinFET device of claim 19, wherein the group III-V compound semiconductor layer is formed such that a ratio of height and width thereof is greater than or equal to two in the trench structure.
  21. 청구항 15 또는 청구항 16에 있어서, 상기 트렌치 구조 내에서 상기 반도체층은 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체 층을 포함하는 것을 특징으로 하는 3차원 FinFET 소자.17. The three-dimensional FinFET device of claim 15 or 16, wherein said semiconductor layer in said trench structure comprises a Ge layer formed on a Si substrate and a group III-V compound semiconductor layer formed thereon.
  22. 청구항 21에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 3차원 FinFET 소자.22. The 3D FinFET device of claim 21, wherein the Ge layer is formed such that a ratio of height and width in the trench structure is two or more.
  23. 청구항 21에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 특징으로 하는 3차원 FinFET 소자.22. The 3D FinFET device of claim 21, wherein the III-V compound semiconductor formed on the Ge layer has a lower bandgap energy than the Ge.
  24. 청구항 23에 있어서, 상기 III-V족 화합물 반도체는 InAs인 것을 특징으로 하는 3차원 FinFET 소자.The 3D FinFET device of claim 23, wherein the group III-V compound semiconductor is InAs.
  25. 청구항 21에 있어서, 상기 Ge 층 위에 상기 III-V족 화합물 반도체층은 복수의 층으로 구성되는 것을 특징으로 하는 3차원 FinFET 소자.The 3D FinFET device according to claim 21, wherein the III-V compound semiconductor layer is formed of a plurality of layers on the Ge layer.
  26. 청구항 25에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 3차원 FinFET 소자.The group III-V compound semiconductor layer according to claim 25, wherein the group III-V compound semiconductor layer is composed of a plurality of layers having different bandgap energies, and a group III-V compound semiconductor layer between the uppermost Group III-V compound semiconductor layer and the Ge layer. Has a bandgap energy greater than that of the uppermost III-V compound semiconductor layer.
  27. 청구항 26에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 3차원 FinFET 소자.27. The 3D FinFET device of claim 26, wherein the uppermost Group III-V compound semiconductor layer is comprised of InGaAs, and the Group III-V compound semiconductor layer formed directly on the Ge layer is comprised of InP or GaAs. .
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